JP2010539772A - アナログ−ディジタルコンバータ - Google Patents

Abstract

アナログ−ディジタルコンバータであって、アナログ信号を受け取るためのアナログ信号入力と、基準電圧信号を受け取るための基準電圧入力と、複数の比較器と、を有し、各比較器の一方の入力は、前記アナログ信号入力に接続され、各比較器のもう一方の入力は、前記基準電圧信号の一部分のそれぞれを受け取るように接続され、前記アナログ−ディジタルコンバータの動作モードを決定するために、前記複数の比較器の少なくとも１つを選択的に作動または停止させることができるアナログ−ディジタルコンバータが提供される。
【選択図】 図２

Description

アナログ−ディジタルコンバータ（ＡＤＣ）はよく知られており、連続的なアナログ信号を離散的なディジタル信号に変換する。ＡＤＣのほとんどは、入力信号のサンプリング回路と、サンプリングされた入力を、定義されたディジタルレベル数に変換する（すなわち、６ビットのコンバータは、６４の離散レベルを弁別することができる）変換回路という２つの基本機能から成る。従来のタイプのＡＤＣは、あらかじめ定義された変換伝達関数または法則に従って、アナログ信号をディジタル信号に変換する。この法則は、所定のビット長に対する対数、指数、または、線形などである。公知の非線形コンバータの例として、電気通信業界におけるＡ−ｌｏｗ／μ−ｌｏｗ ＰＣＭコーデックがある。このようなＡＤＣは、電力消費が最適化されているが、この電力消費は、通常は、異なる法則を使用するように調整することができない。例えば、６ビット線形コンバータとして設計されたコンバータは、通常、内部回路部品のほとんどが電力供給を受けなければならないため、対数則を実装するように変更することができない。また、サンプルレートを下げることによって、あるいは、分解ビット数を減らすことによってＡＤＣの電力を低減できることも知られている（ただし、ＡＤＣが、一般的で公知の手法の多くを使用して実装されている場合には、この後者の手法の電力低減量は一般には小さい）。しかし、これらの手法は、非常に高速なコンバータを実装するには理想的でない。

フラッシュコンバータとして知られているほかのタイプのＡＤＣは、非常に高速のアプリケーションに適しており、入力電圧がその基準電圧を超えたときに、逐次的に「高」を示す多数の並列レベル比較器ブロックから構成されている。このコンバータは、レベルの数にほぼ等しい数のコンバータから構成され、その後に、比較器の並列の出力信号を標準的なバイナリ表現に変換するための後処理ディジタルブロックが設けられている。この変換手法は、従来のパイプライン化されたコンバータより非常に高速であるが、かなり多量の電力を消費する。

アナログ信号を２ビットのバイナリ信号に変換する従来のフラッシュアナログ−ディジタルコンバータ２が、図１に示される。コンバータ２は、アナログ信号Ｖｉｎを受け取るための入力４と、基準電圧Ｖｒｅｆを受け取るための基準電圧入力６とを有し、入力６は、直列に配置された４つの抵抗器８に接続されている。それぞれ電圧供給Ｖ＋により電力供給されている３つの比較器１０（それぞれＳ１，Ｓ２，Ｓ３で示す）が設けられており、３つの比較器１０の非反転入力は、アナログ信号Ｖｉｎに接続されている。各比較器１０の反転入力は、２つの抵抗器８の間の点のそれぞれに接続されている。このため、抵抗器８は、比較器１０のそれぞれの分圧器として機能し、この結果、比較器の反転入力は、それぞれＶｒｅｆ／４、２Ｖｒｅｆ／４、３Ｖｒｅｆ／４の電圧を受け取る。比較器１０の出力（それぞれＤ１，Ｄ２，Ｄ３で示す）は、ディジタル変換ブロック１２に供給され、ディジタル変換ブロック１２は、受け取った比較器出力を、２ビットのバイナリ信号（Ｂ０，Ｂ１）に変換する。説明を簡単にするために、本図には、４レベルの２ビットコンバータを示すが、この方法はこれよりレベルの多いコンバータにも同様に適用される。

各比較器１０は、アナログ信号Ｖｉｎが、反転入力に引加されている基準電圧Ｖｒｅｆの分数倍（一部；portion）のそれぞれよりも高い場合「１」を出力し、低い場合「０」を出力する。このため、アナログ入力Ｖｉｎが２Ｖｒｅｆ／４と３Ｖｒｅｆ／４の間にある場合、比較器Ｓ１とＳ２は「１」を出力し（すなわちＤ１とＤ２が１となり）、比較器Ｓ３は「０」を出力する（すなわちＤ３が０となる）。出力が１から０に変化する比較器が、アナログ信号が、個々の比較器の基準電圧レベルより小さくなる点である。このタイプの変換は、「サーモメータコード化」として知られている。サーモメータコードは、変換ブロック１２によって適切なバイナリ出力コードに変換される。

このタイプのＡＤＣ２は、アナログ入力電圧Ｖｉｎを全ての基準電圧レベルと同時に比較するため、優れた高速性能を有する。このため、測定の実行に要する時間が、１つの比較器が状態を変更するために要する時間と等しくなる。

しかし、上記のように、このタイプのアナログ−ディジタルコンバータの電力消費は適度であるものの、変換伝達関数または法則を選択することができない。

このため、本発明の目的は、変換のための法則を柔軟に選択でき、電力消費を改善するアナログ−ディジタルコンバータを提供することにある。

アナログ−ディジタルコンバータであって、アナログ信号を受け取るためのアナログ信号入力と、基準電圧信号を受け取るための基準電圧入力と、複数の比較器と、を有し、各比較器の一方の入力は、前記アナログ信号入力に接続され、各比較器のもう一方の入力は、前記基準電圧信号の一部分のそれぞれを受け取るように接続され、前記アナログ−ディジタルコンバータの動作モードを決定するために、前記複数の比較器の少なくとも１つを選択的に作動または停止させることができるアナログ−ディジタルコンバータが提供される。

本発明の第２の態様によれば、上記のアナログ−ディジタルコンバータを有するポータブルデバイスが提供される。

公知のアナログ−ディジタルコンバータのブロック図である。 本発明の一態様に係るアナログ−ディジタルコンバータのブロック図である。 本発明に係るＡＤＣを使用した場合の、異なる法則の電力利得の比較を示すグラフである。 異なる比較器の構成の電力消費を示す表である。 異なる比較器の構成の電力消費を示す表である。

本発明について、添付の図面を参照して例示のみを目的としてここに記載する。

図２は、本発明の一態様に係る例示的なアナログ−ディジタルコンバータ（ＡＤＣ）を示す。このアナログ−ディジタルコンバータ２２は、アナログ信号を２ビットのバイナリ信号に変換する。コンバータ２２は、アナログ信号Ｖｉｎを受け取るための入力２４と、基準電圧Ｖｒｅｆを受け取るための基準電圧入力２６とを有し、入力２６は、直列に配置された４つの抵抗器２８に接続されている。それぞれ電圧供給Ｖ＋により電力供給されている３つの比較器３０（それぞれＳ１，Ｓ２，Ｓ３で示す）が設けられており、３つの比較器３０の非反転入力は、アナログ信号Ｖｉｎに接続されている。各比較器３０の反転入力は、２つの抵抗器２８の間の点のそれぞれに接続されている。このため、抵抗器２８は、比較器３０のそれぞれの分圧器として機能し、この結果、比較器の反転入力は、それぞれＶｒｅｆ／４、２Ｖｒｅｆ／４、３Ｖｒｅｆ／４の電圧を受け取る。比較器３０の出力（それぞれＤ１，Ｄ２，Ｄ３で示す）は、変換ブロック３２に供給され、変換ブロック３２は、受け取った出力を、２ビットのバイナリ信号（Ｂ０，Ｂ１）に変換する。

上で説明したように、各比較器３０は、アナログ信号Ｖｉｎが、反転入力に引加されている基準電圧Ｖｒｅｆの分数倍（一部；portion）のそれぞれよりも高い場合「１」を出力し、低い場合「０」を出力する。このため、アナログ入力Ｖｉｎが２Ｖｒｅｆ／４と３Ｖｒｅｆ／４の間にある場合、比較器Ｓ１とＳ２は「１」を出力し（すなわちＤ１とＤ２が１となり）、比較器Ｓ３は「０」を出力する（すなわちＤ３が０となる）。出力が１から０に変化する比較器が、アナログ信号が、個々の比較器の基準電圧レベルより小さくなる点であるこのサーモメータコードは、変換ブロック３２によって適切なバイナリ出力コードに変換される。

本発明の一態様によれば、ＡＤＣ２２の動作モードを選択するために、比較器３０のうちの少なくとも１つが、選択的に作動または停止されるように切り替えられる。この図の実施形態では、比較器３０のそれぞれは、各比較器３０が、他の比較器３０とは独立して、あるいは、他の比較器３０と共に、選択的に作動または停止されるように切り替えられる。しかし、別の実施形態では、比較器３０の１つまたは一部が、選択的に作動または停止されてもよい点に留意されたい。回路を停止する方法にはいくつかの方法が存在し、図２に示す実装は、他の実装の採用を除外するものではない点に留意されたい。

この図の実施形態では、１つ以上の比較器３０が、比較器３０とその電圧供給Ｖ＋の間に配置され、それぞれ制御信号Ｃ１，Ｃ２，Ｃ３によって制御されている個々のスイッチ３４を使用して、選択的に作動または停止される。

ＡＤＣ２２は、比較器３０を選択的に作動または停止させることによって、異なる測定感度（すなわち、出力におけるビット数）と変換伝達関数（例えば対数関数）とを実装することができる。ＡＤＣ２２の感度が変更可能であり、電力消費に直接影響する。これにより、例えば、モニタモード中、または信号品質が特に良好であり、ビット数が少なくても問題ない場合に、電力消費を最適化することができる。更に、このＡＤＣ２２を使用して複雑な検出機構を実現することができる。

本発明によればスイッチ３４が好ましいが、比較器３０を選択的に作動または停止させるために、適切なものであれば、ほかのどのようなタイプの部品を使用してもよいことを、当業者は認めるであろう。

また、ＡＤＣ２２が３つの比較器３０を有するように図示されているが、使用する比較器３０の個数は、必要に応じてどのような数でもよいという点に留意されたい。例えば、所望の出力が、とりうる６４通りの入力信号レベルを表す７ビットのバイナリ信号である場合、ＡＤＣには６３の比較器が必要となる。比較器の個数が多い場合の電力の削減量は、図に示した単純な２ビットの例よりも大きくなる点に留意されたい。

スイッチ３４間の制御信号を生成するための部品は、図２に図示されていない。

比較器３０の１つ以上に対する電力供給が図２に示すように切り替えられる場合、ＡＤＣ２２が使用されるアプリケーションに応じて、ＡＤＣ２２の電力消費を削減することが可能である。一例では、例えば「スリープ」モードでは、アナログ信号入力２４において信号をモニタするために、最下位の比較器（Ｓ１）が作動状態に保持され、他のコンバータ３０が全て停止されうる。図２の例では、この状態は、比較器３０が消費する電力の６６％の削減に相当する（１つの比較器を作動させ、２つの比較器を停止している）。

更に、第２の比較器（Ｓ２）を作動させ、他の全ての比較器をオフに切り替えるだけで、ＡＤＣ２２の解像度を２ビットから１ビットに低減させ、この場合も電力を節約することが可能である。これを、６ビット（３２の比較器を使用）または７ビット（６４の比較器を使用）などの複雑なコンバータに拡張した場合には、あらかじめ定義されたアルゴリズムに従って、適切な比較器３０を事前に選択することによって、コンバータ２２の感度を動的に変更する、または検出「窓」に完全な解像度を設定する一方で、電力の一部しか消費させないことが可能である。また、これらの「窓」を入力信号遷移点の近傍に設定して、このような点での弁別度を高く設定することができる。

別の利点として、対数信号検出法則を与えるために選択した比較器３０を選択的に作動させることによって、非線形法則（例えば単純なｌｏｇ（２）の法則）を実装することができる点が挙げられる。

これらの場合のいずれにおいても、ＡＤＣ２２の絶対解像度または最大解像度は一定であるが、これらを変更可能であることは、当業者は認めるであろう。しかし、コンバータ２２の性能および電力は、ＡＤＣ２２における作動中の比較器３０の総数を減らすことによって、常に（または、その他のやり方で（or otherwise））電力を節約するために最適化される。

本発明に係るＡＤＣ２２によって実装されうる変換転送関数のいくつかの例が、図３のグラフに示される。このグラフは、選択した５つの異なる法則による、線形入力信号とディジタルバイナリ出力信号との関係を示す。グラフ上に異なる法則を分析する（resolve）ために、変換が３２の状態（５ビット）に制限されているが、当業者が認めるように、他のどのような弁別レベルにも拡張することができる。このグラフは、５ビットの線形変換法則、４ビットの線形変換法則、３ビットの線形変換法則、５ビットの精度の窓の窓検出器、４ビットの対数変換法則、の異なる変換法則を示す。これらの法則は本発明を使用して実装可能な例に過ぎず、当業者はこれらの組合せを選択することができる。本発明の特有の特徴は、電力を更に節約するために、コンバータを動的に変更することができるという点にある。この例として、信号領域の感度を向上せるために、ディジタル制御を使用して「窓」領域が調整される「トラッキング窓検出器」などがある。

コンバータ２２の節電は、作動中の比較器３０の個数に正比例する。このため、７ビット（６４レベル）のＡＤＣの場合、７ビット線形コンバータ（全ての比較器に電力供給されている）の電力消費を１００％とすると、１レベルしきい値検出器（すなわち１つの比較器）は、約１．５％しか要さず、総範囲の２５％で動作する７ビット窓検出器は、２５％の電力を使用する。５ビットフルレンジ検出器は、比較器の７５％をオフにすることが可能であるため、同様に２５％の電力を使用する。

図４は、異なる法則について、６４の比較器３０の電力消費およびＡＤＣにおける作動中の比較器３０を示す表である。最初の列は、比較器３０に対応する入力レベルを示し、２番目の列はバイナリ値を示し、残りの列は、特定の法則において比較器３０のいずれが作動しているかを示す。この表の一番下に、作動される比較器の個数と、全ての比較器を作動させる、基準となる７ビットコンバータと比較した各法則の相対的な電力消費とが示される。

本発明の重要な技術的利点は、非常に高速のコンバータの電力消費を最適化できる一方で、必要に応じて、完全な機能を保つことにある。複雑かつ非線形な変換法則（動的に変更されるものも含め）を実装することができる。このため、このＡＤＣは、特に電池駆動デバイスに適している。

このため、上記の本発明は、弁別するディジタルレベル数に略正比例して電力消費を削減し、プログラム制御下で動的に変更することができる。

Claims (14)

1. アナログ−ディジタルコンバータであって、
   アナログ信号を受け取るためのアナログ信号入力と、
   基準電圧信号を受け取るための基準電圧入力と、
   複数の比較器と、を有し、各比較器の一方の入力は、前記アナログ信号入力に接続され、各比較器のもう一方の入力は、前記基準電圧信号の一部分のそれぞれを受け取るように接続され、
   前記アナログ−ディジタルコンバータの動作モードを決定するために、前記複数の比較器の少なくとも１つを選択的に作動または停止させることができるアナログ−ディジタルコンバータ。
2. 前記複数の比較器の２つ以上を、選択的に作動または停止させることができる請求項１に記載のアナログ−ディジタルコンバータ。
3. 前記複数の比較器のそれぞれを、選択的に作動または停止させることができる請求項２に記載のアナログ−ディジタルコンバータ。
4. 作動または停止させることができる前記比較器は、互いに独立して作動または停止させることができる請求項２または３に記載のアナログ−ディジタルコンバータ。
5. 比較器とその電圧供給の間にスイッチが設けられ、前記比較器を選択的に作動または停止させるために前記スイッチが制御される請求項１〜４のいずれか１項に記載のアナログ−ディジタルコンバータ。
6. 前記スイッチまたは各スイッチは、個々の制御信号によって制御される請求項５に記載のアナログ−ディジタルコンバータ。
7. 前記比較器の前記出力をバイナリコードに変換するための変換ブロックを更に有する請求項１〜６のいずれか１項に記載のアナログ−ディジタルコンバータ。
8. 前記比較器の前記出力は、サーモメータコードである請求項１〜７のいずれか１項に記載のアナログ−ディジタルコンバータ。
9. 前記少なくとも１つの比較器は、前記コンバータの実効的な（effective）量子化を変更するために選択的に作動または停止される請求項１〜８のいずれか１項に記載のアナログ−ディジタルコンバータ。
10. 前記少なくとも１つの比較器は、１つの比較器を作動させるスリープモードと、複数の比較器を作動させる動作モードとの間で切り替えるために、前記コンバータを選択的に作動または停止する請求項１〜９のいずれか１項に記載のアナログ−ディジタルコンバータ。
11. 前記アナログ信号入力に接続されている各比較器の前記入力は、各比較器の非反転入力である請求項１〜１０のいずれか１項に記載のアナログ−ディジタルコンバータ。
12. 前記基準電圧の前記個々の一部を受け取るために接続されている各比較器の前記入力は、各比較器の反転入力である請求項１〜１１のいずれか１項に記載のアナログ−ディジタルコンバータ。
13. 前記基準電圧信号の前記個々の一部は、分圧回路によって各比較器に供給される請求項１〜１２のいずれか１項に記載のアナログ−ディジタルコンバータ。
14. 請求項１〜１３のいずれか１項に記載のアナログ−ディジタルコンバータを有するポータブルデバイス。
    

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