JP2010527509A - アブレーション膜を用いたマイクロサイズデバイスの接続 - Google Patents

アブレーション膜を用いたマイクロサイズデバイスの接続 Download PDF

Info

Publication number
JP2010527509A
JP2010527509A JP2010504047A JP2010504047A JP2010527509A JP 2010527509 A JP2010527509 A JP 2010527509A JP 2010504047 A JP2010504047 A JP 2010504047A JP 2010504047 A JP2010504047 A JP 2010504047A JP 2010527509 A JP2010527509 A JP 2010527509A
Authority
JP
Japan
Prior art keywords
channel
ablation
die
providing
connection
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2010504047A
Other languages
English (en)
Other versions
JP2010527509A5 (ja
Inventor
ザキ アリ，モハマド
アクセル ストルト，ピーター
アレン ホーキンス，ギルバート
マイケル ステファニー，トーマス
Original Assignee
イーストマン コダック カンパニー
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by イーストマン コダック カンパニー filed Critical イーストマン コダック カンパニー
Publication of JP2010527509A publication Critical patent/JP2010527509A/ja
Publication of JP2010527509A5 publication Critical patent/JP2010527509A5/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00015—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
    • B81C1/00261—Processes for packaging MEMS devices
    • B81C1/00301—Connecting electric signal lines from the MEMS device with external electrical signal lines, e.g. through vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/12—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using thick film techniques, e.g. printing techniques to apply the conductive material or similar techniques for applying conductive paste or ink patterns
    • H05K3/1258—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using thick film techniques, e.g. printing techniques to apply the conductive material or similar techniques for applying conductive paste or ink patterns by using a substrate provided with a shape pattern, e.g. grooves, banks, resist pattern
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/321—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by conductive adhesives
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2207/00—Microstructural systems or auxiliary parts thereof
    • B81B2207/09—Packages
    • B81B2207/091—Arrangements for connecting external electrical signals to mechanical structures inside the package
    • B81B2207/098—Arrangements not provided for in groups B81B2207/092 - B81B2207/097
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4864—Cleaning, e.g. removing of solder
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1131—Manufacturing methods by local deposition of the material of the bump connector in liquid form
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24226—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the item being planar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/244—Connecting portions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/2499—Auxiliary members for HDI interconnects, e.g. spacers, alignment aids
    • H01L2224/24991—Auxiliary members for HDI interconnects, e.g. spacers, alignment aids being formed on the semiconductor or solid-state body to be connected
    • H01L2224/24992—Flow barrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/27011—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature
    • H01L2224/27013—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature for holding or confining the layer connector, e.g. solder flow barrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73217—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009—Pre-treatment of the connector or the bonding area
    • H01L2224/8203—Reshaping, e.g. forming vias
    • H01L2224/82035—Reshaping, e.g. forming vias by heating means
    • H01L2224/82039—Reshaping, e.g. forming vias by heating means using a laser
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/821—Forming a build-up interconnect
    • H01L2224/82101—Forming a build-up interconnect by additive methods, e.g. direct writing
    • H01L2224/82102—Forming a build-up interconnect by additive methods, e.g. direct writing using jetting, e.g. ink jet
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82909—Post-treatment of the connector or the bonding area
    • H01L2224/82951—Forming additional members
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83009—Pre-treatment of the layer connector or the bonding area
    • H01L2224/83051—Forming additional members, e.g. dam structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92142—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92144—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01077—Iridium [Ir]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/0781—Adhesive characteristics other than chemical being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09372—Pads and lands
    • H05K2201/09472—Recessed pad for surface mounting; Recessed electrode of component
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10674—Flip chip
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/01—Tools for processing; Objects used during processing
    • H05K2203/0104—Tools for processing; Objects used during processing for patterning or coating
    • H05K2203/013—Inkjet printing, e.g. for printing insulating material or resist
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/05—Patterning and lithography; Masks; Details of resist
    • H05K2203/0562—Details of resist
    • H05K2203/0568—Resist used for applying paste, ink or powder
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/14—Related to the order of processing steps
    • H05K2203/1461—Applying or finishing the circuit pattern after another process, e.g. after filling of vias with conductive paste, after making printed resistors
    • H05K2203/1469—Circuit made after mounting or encapsulation of the components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0011—Working of insulating substrates or insulating layers
    • H05K3/0017—Etching of the substrate by chemical or physical means
    • H05K3/0026—Etching of the substrate by chemical or physical means by laser ablation
    • H05K3/0032—Etching of the substrate by chemical or physical means by laser ablation of organic insulating material
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/107—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by filling grooves in the support with conductive material
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/12—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using thick film techniques, e.g. printing techniques to apply the conductive material or similar techniques for applying conductive paste or ink patterns
    • H05K3/1241—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using thick film techniques, e.g. printing techniques to apply the conductive material or similar techniques for applying conductive paste or ink patterns by ink-jet printing or drawing by dispensing
    • H05K3/125—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using thick film techniques, e.g. printing techniques to apply the conductive material or similar techniques for applying conductive paste or ink patterns by ink-jet printing or drawing by dispensing by ink-jet printing
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/94—Laser ablative material removal

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Micromachines (AREA)
  • Parts Printed On Printed Circuit Boards (AREA)
  • Manufacturing Of Printed Wiring (AREA)

Abstract

マイクロサイズのデバイスに接続を供する方法であって、当該方法は：少なくとも上側表面を有するベースとなるアブレーション材料を供する工程；ダイを供する工程であって、前記ダイは、第1及び第2表面を有し、かつ少なくとも前記第1表面上に結合パッドを有する、工程；前記少なくとも第1表面が前記のベースとなるアブレーション材料の少なくとも上側表面と接するように前記ダイを設ける工程；並びにアブレーションによって前記ダイに近接する前記アブレーション材料内にチャネルを形成する工程；を有する。前記ダイに対する流体的、電気的、光学的、磁気的、又は機械的接続を供する材料が前記チャネル内に設けられる。

Description

本発明は概してマイクロサイズデバイスの分野に関し、より詳細にはマイクロサイズデバイスへの接続を供する方法に関する。当該方法には、アブレーション膜の利用に基づいて複数のマイクロサイズデバイスを相互に接続する方法が含まれる。より具体的には本発明は、マイクロサイズデバイスへの流体的、電気的、光学的、磁気的、及び機械的接続を供するアブレーション手段に関する。
マイクロサイズデバイスはたとえば、アナログデバイス社（Analog Devices Inc）によって製造されている直線及び角加速度を検出するマイクロ加速度計及びマイクロジャイロスコープ、ある特定の分子蒸気-たとえば一酸化炭素又はエタノール-の存在を検出するのに用いられる化学感受性の電界効果型トランジスタ、自動システム又はマイクロホンシステムでの圧力を測定する圧力センサ-たとえば音声の検出及び再生を行うのに携帯電話で用いられているようなもの-、並びに赤外線による物体の検出を行う光センサを有する。これら及び他のマイクロサイズデバイスはマイクロシステム技術(MST)の当業者にとって周知である。また、係るマイクロサイズデバイスの高価でないパッケージングを行う際に生じる困難は当技術分野において周知である。そのような困難が生じる理由は、一部にはマイクロサイズデバイスのサイズが小さいために正確な接続位置の設定が要求されることで、またその接続には多くの異なる種類-たとえば電気的、機械的、又は流体（蒸気）的-があるからである。物体が小さいため、多くの相互接続デバイスはシステムアプリケーションに組み込まれて良い。それに加えてデバイスは小さいため、たとえば機械的応力-具体的にはデバイスの集合が動作する外部環境-温度又は湿度-の変化による-によってその機能を損なわないように接続を行わなければならない。
マイクロデバイスの接続にこれまで用いられてきた手段には、自動ワイヤボンディング装置の使用、ボールグリッドアレイ技術の使用、温度に適合した膨張係数を有する複数の材料を用いた特殊パッケージの作製、及び不活性な又は化学的に制御された雰囲気中でデバイスを密封するパッケージの使用が含まれる。たとえこれらの技術が洗練された解決法を提供するとしても、たとえばテキサスインスツルメンツ社（Texas Instruments Inc.）によって製造されるマイクロミラーデバイス(MMD)のパッケージングの場合においてよく知られているように、その実施はコストをかけずには行えない。近年、ポリマー膜上のマイクロサイズデバイスのアレイのマウント及び接続を行う従来よりも低コストの解決法が実現可能となってきた。そのポリマー膜上には、たとえば流体のインクジェットプリントを含む多くの手法による堆積が可能な導電線がパターニングされている。係る流体は堆積された時点で導電性であっても良いし、又は後続の処理-たとえば熱アニーリング-によって導電性となっても良い。これらの膜は典型的には柔軟性を有しているので、機械的応力によってマイクロサイズデバイスの機能を損ないにくい。
本発明に関連した導電線を堆積する一の手段は、導電性流体を堆積してポリマー膜中に作られた-たとえばポリマー膜のレーザーアブレーションによって-チャネルを充填することである。以降そのようなポリマー膜をアブレーション膜と呼ぶ。MSTの技術分野において周知であるように、マイクロサイズデバイスは続いて導電線に隣接して設けられ、かつ接続-典型的には電気的接続-は、典型的にはデバイスすなわち「ダイ」への電気リード線への信頼性のある接続を保証するための様々な手法を用いて実現されて良い。様々な手法とはたとえば、ワイヤボンディング、フリップチップボンディング、電気メッキ、及び導電性材料の堆積-インクジェット手段による導電性流体の堆積を含む-を有する。
図1aを参照すると、従来技術に係るアブレーション膜5の断面が図示されている。アブレーション膜5は、基板10-典型的にはポリアミド又はポリカーボネートのような柔軟性ポリマー-及び1層以上のエネルギー吸収層20を有する。エネルギー吸収層20は強力な放射線の露光によって全部又は一部が除去可能、換言するとたとえば近赤外レーザーからの放射線によってアブレーション可能である。近赤外レーザーからの放射線によって除去可能なアブレーション膜の組成物がたとえば特許文献1に開示されている。特許文献1はさらに、後続像用のような、フレキソ材料を紫外線に露光するためのフォトリソグラフィマスクとして、一旦アブレーションされたアブレーション膜を用いることを検討している。特許文献1に記載されたアブレーション膜は追加層を有して良い。その追加層は、基板又はエネルギー吸収層以外の層-たとえば積層に用いられる剥離層及び液体をはじくための表面エネルギー制御層-の目的を果たして良い。それにより、一旦アブレーションされたアブレーション膜は様々な目的を果たすことができる。多くの他の種類のポリマーアブレーション材料及びレーザーアブレーション方法は、パターン及び構造を作製するためのレーザーアブレーション及びレーザー処理の技術分野においては周知である。たとえば特許文献2は、金属及び無機材料を含む広範囲の材料をアブレーションし、かつアブレーションによってその材料の表面を変化させる、近赤外よりも短波長での短パルスを用いたレーザーアブレーション処理について記載している。
図1bを参照すると、より複雑な構造である他の従来技術に係るアブレーション膜5の断面が図示されている。アブレーション膜5は基板10及び多重層30を有する。多重層30の一部はエネルギー吸収層である。これらの層は強力放射線によって全部又は一部が除去可能である。他の層は、所望の色若しくは表面特性-たとえば疎水性-を供して良いし、又は複数の層の分離を可能にする剥離層を有して良く、かつ上若しくは下に存在するエネルギー吸収層が放射線を吸収するときに除去（アブレーション）されて良い。
図2a-図2bを参照すると、図1aのアブレーション膜5内にチャネル40を形成する従来技術に係る断面及び上面をそれぞれ図示している。アブレーション膜5は上述したように、2層のエネルギー吸収層20及び基板10を有する。チャネル40のベース50は、アブレーション処理によって変化させる-たとえば表面を親水性にする-ことができる。
アブレーションによるパターニングに続くアブレーション膜についての既知用途の多くについては、塗布された流体-たとえば粒子状金属のような導電性材料を含む流体-を閉じこめるアブレーション膜の幾何学形状及び表面特性に依存している。これらの流体は典型的には周知の手法-たとえばアブレーションチャネル内に存在しない余剰流体の除去-たとえば機械的なブレードの一掃-に続くインクジェット噴射又は流体槽での浸漬-によって堆積される。図2cを参照すると、アブレーション膜5中のアブレーションチャネル40に導電性材料60を形成する従来技術に係る方法の断面図が示されている。たとえば導体60は、金属先駆体を含む液体をチャネル40へジェット噴射（インクジェットプリント手段によることが好ましい）し、続いてその液体をアニーリングして生成されて良い。導体60はたとえば、ダイマティックス社(Dimatix,Inc.)及びカボット社(Cabot Corporation)によって市販されている。
ポリマー膜中に形成されたチャネルへの導体の堆積はさらに、たとえばチャネル内又は膜表面上でパターニングされる導体を有するポリマー膜の上側表面にマイクロサイズデバイスを位置設定することによって、マイクロサイズデバイスを共に電気的に接続するのに用いられてきた。位置設定手段は、機械的な設置か、又はエイリアンテクノロジー社（Alien Technologies Inc.）によって実施されている自己集合のいずれか1つである。マイクロサイズデバイスは導体付近に適切な方法で設置される。続いて、（複数の）マイクロサイズデバイスから（複数の）導体へ延在して電気的接続を確立する1つ以上の導体金属片が堆積される。自己整合位置設定法は、マイクロサイズデバイスと基板の両方に作られた幾何学的特徴部位を一致させることによる位置合わせ、又は特許文献3及び特許文献4に記載された化学成分の使用を含む。その化学成分の使用は、マイクロサイズデバイスへ適用することで適合する化学成分を引き付けるように基板上にパターンのようなものを生成するように堆積される。たとえば発光ダイオードアレイはディスプレイ用途に作製されて良い。
米国特許出願公開第2005/0227182号明細書 米国特許第7115514号明細書 米国特許出願公開第2006/0134799号明細書 米国特許出願公開第2006/0057293号明細書
たとえ係る従来技術が使用可能な相互接続デバイスのアレイを供することができるとしても、マイクロサイズデバイスの設置方法は、費用対効果の良い接続-たとえば電気的接続を確立するための導電性金属片で作られた接続-の提供を可能にするのに十分な精度がなければならない。そのような精度は一般的には、自己整合プロセスについて実現することは困難で、かつ厳密なピックアンドプレース法で実現するには費用がかかる。しかも導電性片の堆積は高価で、時間を要し、かつ接続がフレキシブル基板上で頑丈でなければならない場合には信頼性の点で問題となる。それに加えて、係る手法は一般的には電気的接続以外の接続形式-たとえば流体接続、磁気的接続、光学的接続、若しくは機械的接続、又は上記の混合接続-には適用できない。
本発明は上述した問題の1つ以上を解決することに関する。簡単にまとめると、本発明の一の態様によると、本発明はマイクロサイズデバイスへの接続を供する方法に関する。当該方法は：少なくとも上側表面を有するベースとなるアブレーション材料を供する工程；ダイを供する工程であって、前記ダイは、第1及び第2表面を有し、かつ少なくとも前記第1表面上に結合パッドを有する、工程；前記少なくとも第1表面が前記のベースとなるアブレーション材料の少なくとも上側表面と接するように前記ダイを設ける工程；並びにアブレーションによって前記ダイに近接する前記アブレーション材料内にチャネルを形成する工程；を有する。前記ダイに対する流体的、電気的、光学的、磁気的、又は機械的接続を供する材料が前記チャネル内に設けられる。
本発明は、上にマイクロサイズデバイスを有するようにアブレーション材料を拡張して使用することによって以下のような利点を有する。
マイクロサイズデバイスの設置を、該デバイスへの又は該デバイス間の接続の基本経路のパターニングよりも先に行うことができる。その接続には、機械的接続、光学的接続、磁気的接続、流体的接続、又は電気的接続が含まれる。
接続は上述した種類の結合であって良く、個々の接続型よりも、実質的にプロセスの複雑性を伴わずに実現可能である。
接続に対するマイクロサイズデバイスの位置合わせは、従来必要とされてきたマイクロサイズデバイスに対する自己整合接続の複雑性を伴わない自己整合となりうる。
マイクロサイズデバイスの位置設定及び位置合わせの記録が製造過程中に含まれる。
本発明のこれら及び他の態様、目的、特徴、及び利点は、好適実施例についての以下の詳細な説明、特許請求の範囲に記載された請求項、及び添付図面を参照することによってより明確に理解される。
従来技術に係るアブレーション膜の断面である。 従来技術に係るアブレーション膜の断面である。 アブレーション膜中にチャネルを形成する従来技術を表す断面図である。 アブレーション膜中にチャネルを形成する従来技術を表す上面図である。 アブレーション膜中のアブレーションチャネルに導電性材料を形成する従来技術を断面で表している。 本発明のアブレーション膜70の実施例を断面で概略的に表している。 2つのコンタクト領域を有する本発明のマイクロサイズデバイスの上面を図示している。 2つのコンタクト領域を有する本発明のマイクロサイズデバイスの断面を図示している。 3つのコンタクト領域を有する本発明のマイクロサイズデバイスの上面を図示している。 2つのコンタクト領域を有する本発明のマイクロサイズデバイスの上面を表す図3a-bの代替実施例である。 コンタクト領域（実線で塗りつぶされている）を有するマイクロサイズデバイス（ダイ）の断面を図示している。そのコンタクト領域は、そのダイの上部からその左端にわたって部分的に延在している。 3つのコンタクト領域（破線）を有するマイクロサイズデバイス（ダイ）を図示している。その3つのコンタクト領域はアブレーション膜の上側表面でそのコンタクト領域の上面を下にした状態で設けられている。 コンタクト領域（破線）を有する2つのマイクロサイズデバイス（ダイ）を図示している。その3つのコンタクト領域はアブレーション膜の上側表面でそのコンタクト領域の上面を下にした状態で設けられている。 コンタクト領域にまで拡張する、アブレーション膜のレーザーアブレーションによって形成されるチャネルを有する図4bの2つのダイを図示している。 d-eは、図4cのチャネルをダイに対して自己整合するように形成する方法を図示している。 a-bは、インクジェットプリント及び流体コーティングの分野において周知である、インクジェットプリント手段及び流体-たとえば導電性インク-を図4cのアブレーションチャネルへ滴下又は浸漬する手段による堆積の様子を図示している。 フレキシブルブレードを用いた流体の滴下手段によって余剰に塗布された流体を除去する一の手法を表している。 図2dのダイ、チャネル、及び塗布された流体の断面をより詳細に図示している。 a-cは、ダイへの接続が光学的接続である場合についての図2dのダイ、チャネル、及び塗布された流体の断面をより詳細に図示している。 a-cは、ダイへの接続が磁気的接続である場合についての図2dのダイ、チャネル、及び塗布された流体の断面をより詳細に図示している。 a-cは、ダイへの接続が流体的接続である場合についてのダイ、チャネル、及び上に塗布された層の断面をより詳細に図示している。 a-fは、ダイへの接続が流体的接続である別な典型的場合についてのダイ、チャネル、及び上に塗布された層の断面をより詳細に図示している。 a-cは、ダイへの接続が機械的接続である別な典型的場合についてのダイ、チャネル、及びチャネル材料の断面をより詳細に図示している。 a-bは、ダイへの接続が離れている、つまりチャネル内の材料がダイのコンタクト領域近くにあるが物理的に接触していない場合についてのダイ、チャネル、及びチャネル材料の断面をより詳細に図示している。 多種類のマイクロサイズデバイスへの電気的接続、光学的接続、磁気的接続、機械的接続、及び流体的接続を含む多種類の多接続の上面図を表している。そのマイクロサイズデバイスは、電気的信号、光学的信号、磁気的信号、機械的信号、及び流体的信号を発生させて、それらの信号に応答するデバイスを含む。
マイクロサイズとは、機能にとって重要となる特徴部位が典型的には一次元において1〜100μmであって、かつ後続の処理によってパターニングされる材料層をフォトリソグラフィ露光する工程を含む処理で作製されるデバイスを意味する。マイクロ流体デバイスは、主たる機能が、流体材料（気体及び液体）の輸送、分析、若しくは分配、又は若しくは分析された流体材料に関する情報の輸送、分析、若しくは分配であるデバイスであって、たとえば生化学材料及びそれらの物理化学特性のためのセンサを意味するが、これに限定されるわけではない。マイクロ流体マイクロデバイスはまた、電気信号又は光信号を含むアナログ又はデジタル形式の情報を受信し、かつ出力としてアナログ又はデジタル形式の流体信号-たとえば流体接続中での圧力変化又は化学組成の変化-を生成することができる。マイクロサイズの光デバイスは、光学データ形式の情報-光パルス列又は光波長のアナログ入出力を含む-を受信し、処理し、かつ/又は送信し、かつ電気出力及び光出力を含む様々な方法で光刺激に対して応答して良い。光マイクロデバイスはまた、アナログ又はデジタル形式の情報-電気的情報又は機械的情報を含む-を受信し、かつアナログ又はデジタル形式の光信号を出力として生成することもできる。機械マイクロサイズデバイスは、アナログ又はデジタル形式の機械的刺激-疑似静的機械運動だけでなく音波やパルスを含む-に対して敏感で、このような機械的刺激を生成し、かつ電気出力及び光出力を含む様々な方法で機械的刺激に対して応答して良い。機械マイクロサイズデバイスはまた、アナログ又はデジタル形式の情報-電気的情報又は光学的情報を含む-を受信し、かつアナログ又はデジタル形式の機械信号又は音響信号を出力として生成することもできる。磁気マイクロサイズデバイスは、アナログ又はデジタル形式の磁気的刺激-疑似静的磁場だけでなく時間変化する磁場を含む-を検知し、かつ電気出力及び光出力を含む様々な方法で磁気的刺激に対して応答して良い。磁気マイクロサイズデバイスはまた、アナログ又はデジタル形式の情報-電気的情報又は光学的情報を含む-を受信し、かつアナログ又はデジタル形式の機械信号又は磁気信号を出力として生成することもできる。
図2dを参照すると、本発明のアブレーション膜70の一実施例が図示されている。アブレーション膜70は基板80及び2層のエネルギー吸収層75を有する。ここで、マイクロサイズデバイス（ダイ）90はアブレーション膜70の上側表面上に設けられ、かつ自己整合チャネル100がレーザーアブレーションによってダイ90の一端に近接するように形成される。レーザーアブレーションの技術分野において周知であるように、1層以上のエネルギー吸収層75にエネルギーが吸収される結果、そのエネルギー吸収層から材料が除去され、かつ周辺層の化学的性質に依存して隣接する層から材料が除去される。図2dのダイ90には、アブレーション膜に対向する面上に結合パッド110を有する1つ以上のコンタクト領域が供される。金属先駆体を含む液体120は、たとえばインクジェットプリント手段によって、チャネル100へジェット噴射される。プリントエレクトロニクスの技術分野において周知であるように、金属先駆体とは、乾燥又はアニーリングされるときに導体となる流体である。図2dの金属先駆体を含む液体120はチャネル100を満たし、かつそのチャネルに隣接するダイ90の一部の下を流れる。それによりアニーリングされるときに、金属結合パッド110への直接接続によって、ダイ90への電気的及び機械的接続が供される。有利となるように、ダイ90への電気的接続は、チャネル100への流体の塗布処理と同時になされる。
図3a-3bを参照すると、マイクロサイズデバイス（ダイ）90の上面及び断面が図示されている。マイクロサイズデバイス90は、保護層135によって部分的に保護されている2つの（対称的に設けられた）コンタクト領域130を有し、かつコンタクト領域130間であってコンタクト領域130の側面に沿って隆起した支持構造140を有する。ダイ90に支持構造140を供することは、後述するように、ダイ90への様々な種類の接続を作成する上で有利となる。
図3cを参照すると、保護層135によって部分的に保護されている3つのコンタクト領域130を有し、かつ一部のコンタクト領域130を隔離する隆起した支持構造140を有するマイクロサイズデバイス（ダイ）90の代替実施例の上面及び断面が図示されている。
図3dを参照すると、保護層135によって部分的に保護されている2つの（非対称的に設けられた）コンタクト領域130を有し、かつそのコンタクト領域を隔離する隆起した支持構造140を有するマイクロサイズデバイス（ダイ）90の代替実施例の上面が図示されている。後でダイ90の端部付近に塗布される液体の、より直接的な流路を供することでその液体をコンタクト領域130へ流すため、保護層135は、コンタクト領域130の一部の中にあるダイ90の端部にまでは延在しない。
図3eを参照すると、後でダイ90の端部付近に塗布される液体の、より直接的な流路を供することでその液体をコンタクト領域130へ流すため、ダイ90の上部からダイ90の左端にわたって部分的に延在するように設けられたコンタクト領域130を有するマイクロサイズデバイス（ダイ）90の代替実施例の断面が図示されている。たとえ図3dがダイ90への電気的接続を表しているとしても、図3dに図示された保護層135の位置及び隆起した支持構造140の使用は、ダイ90への接続の全種類を供するのに有用である。
図4aを参照すると、アブレーション膜70の上側表面上で上面を下に向けた状態で設けられた3つのコンタクト領域130を有するマイクロサイズデバイス（ダイ）90の上面が図示されている。ダイ90は、たとえば熱を加えながら膜70へ押圧することによって、又はダイ90の一部-たとえばコンタクト領域130の一部を隔離する隆起した支持構造140（隆起した支持構造140は基板の上側表面に隣接して存在するので、この上面では見えない）-に少量の接着剤（図示されていない）を塗布することによって、アブレーション膜70に対して軽く固定されている。ダイ90は厳密に設けられていないことに留意して欲しい。つまりダイの中心及びアブレーション膜70に対するダイの角度は厳密に制御されていない。
図4bを参照すると、アブレーション膜70の上側表面上で上面を下に向けた状態で設けられたコンタクト領域130を有する2つのマイクロサイズデバイス（ダイ）90が図示されている。ダイ90は、たとえば熱を加えながら膜70へ押圧することによって、又はダイ90の一部に少量の接着剤を塗布することによって、アブレーション膜70に対して軽く固定されている。ダイ90は厳密に設けられていないことに留意して欲しい。つまりダイの中心、アブレーション膜70に対するダイの角度、及び互いのなすダイの角度は厳密に制御されていない。
図4cを参照すると、図4bの2つのダイ90が図示されている。チャネル150は、コンタクト領域130にまで延在するアブレーション膜70のレーザーアブレーションによって形成されることが好ましい。チャネル150は、そのチャネル方向がチップの方向に対して整合するように形成される。つまり図4cでは、チップはアブレーション膜70の端部に対してある角度をなすように配向しているにもかかわらず、チャネル150はコンタクト領域130に最近接するチップの端部に対して垂直に形成される。
図4d-4eを参照すると、ダイ90に対して自己整合するように図4cのチャネル150を形成する方法が図示されている。たとえ図4d-4eが基板80を覆う2層のエネルギー吸収層75を有する実施例を図示しているとしても、1層のエネルギー吸収層も概ね適当である。走査された放射線-たとえばレーザービーム-源は、ダイ90の端部に到達するまでアブレーション膜70の一部をアブレーションする。ダイ90の端部では、放射線のエネルギーが膜70から反射されることで、ダイ90の位置及び配向角によらず、チャネル150の形成はダイ90の端部で厳密に中止される。必要な場合には、厳密に設置されていないダイ90の位置はカメラによって検出され、かつメモリファイル内に記憶される。このファイルは、エネルギービームを走査する際に検索され、かつ、ビームをダイ90上の所望の位置（チップがアブレーション膜70の端部に対してある角度をなすように配向しているにもかかわらず、典型的にはコンタクトパッドの位置で、かつコンタクト領域に最近接するチップの端部に対して垂直である）へ向かうように動かすようにスキャナを制御するのに用いられる。ダイ90は主としてコンタクト領域130を隔離する隆起した支持構造140によって支持され、それによりコンタクト領域130とアブレーション膜70の上側表面との間にある程度の空間が存在することに留意して欲しい。
図5a-5bを参照すると、図4cのアブレーションチャネル150へのインクジェットプリント手段及び流体160-たとえば導電性インク160a（以降で示す）-の滴下又は浸漬手段による塗布の様子が図示されている。これはインクジェットプリント及び流体コーティングの分野において周知である。図5aは導電性インク160を滴下する処理を表している。ここではこの滴下は自然に起こっている。図5bは多数の液滴によって塗布された導電性流体160の最終位置を表している。導電性流体の分野において周知であるように、その流体は典型的には硬化して固形物-161で表されている-を形成する。以降では図の影付けは、流体と硬化した流体とを区別しない。
図6aを参照すると、フレキシブルブレード170を用いることによって流体滴下手段によって塗布された余剰流体161を除去する一の手法が図示されている。
図6bを参照すると、図5aに図示されたダイ90、チャネル150、及び塗布された流体161の断面がより詳細に図示されている。本発明によると、流体161はダイ90の一部の真下へウィッキングし、かつダイ90のコンタクト領域と物理的に接触する。この実施例は、ダイ90への接続が電気的接続である場合を図示している。たとえば薄膜材料の分野において周知であるように、流体が金属先駆体を含んでいるか、又は導電性ポリマー材料である場合には、電気的接続は塗布された流体161aから形成されて良い。チャネル150内の材料はアニーリング後コンタクト領域130aと電気的に接触する。そのようにして形成されたマイクロサイズデバイス90への接続により、デバイスは、デジタル又はアナログの電気信号形式でデータを送受信することが可能となる。誘電電流検出の分野において周知であるように、導電性材料がコンタクト領域130a近接して設けられている限り、導電性材料はコンタクト領域130aと物理的に接している必要はない。図6bにおけるコンタクト領域130aは電気的に応答する素子を有して良い。電気的に応答する素子とはたとえば、MSTデバイスの分野において周知であるように、電圧若しくは電流源、又は電圧若しくは電流検出器である。アブレーション膜の上側表面と保護コーティング135との間だけでなくアブレーション膜の上側表面とコンタクト領域130aとの間にも空間が存在することが保証されるので、図6bの支持構造140は、流体161aがコンタクト領域へウィッキングされるのを助ける。図6bの支持構造140はまた、アブレーション膜の上側表面と接しているので、流体161aがダイの右側にあるコンタクト領域130aへウィッキングされるのを防止することをも助ける。
図7a-7cを参照すると、ダイ90への接続が光学的接続である場合について図5aに図示されたダイ90、チャネル150、及び塗布された流体160の断面がより詳細に図示されている。この場合、チャネル150内に堆積される材料160は光学的に透明である（161bで表されている）。本発明によると、流体161bはダイ90の一部の真下へウィッキングされ、かつダイ90のコンタクト領域130bと物理的に接触する。流体161bが光学的に透明な材料-たとえばポリカーボネート又はベンゾクロロヘキサルボレンのようなポリマー-である場合では、チャネル150内の材料161bは硬化又はアニーリング後、ダイ上のコンタクト領域130bと光学的に接触する。この場合では、コンタクト領域130bは光学応答素子を有する。光学応答素子とはたとえば、有機ポリマーから作られるLED光源又はZnSeのような堆積膜若しくはドーピングされたシリコン半導体接合から作られる光検出器である。そのようにして形成されたマイクロサイズデバイス90への接続により、デバイスは、デジタル又はアナログの光信号形式でデータを送受信することが可能となる。光学的に透明な材料がコンタクト領域130b近接して設けられている限り、光学的に透明な材料はコンタクト領域130bと物理的に接している必要はない。なぜなら光は透明材料と光センサとの間のギャップを通過して進行できるからである。アブレーション膜の上側表面とコンタクト領域130bとの間に空間が存在することが保証されるので、図7cの支持構造140は、流体161bがダイの左側のコンタクト領域へウィッキングされるのを助ける。図7cの支持構造140はまた、アブレーション膜の上側表面と接しているので、流体161aがダイの右側にあるコンタクト領域130bへウィッキングされるのを防止することをも助ける。
上で開示したように電気的接続130aはダイ90の右部分に設けられて良く、かつ接続することに留意して欲しい。
図8a-8cを参照すると、ダイ90への接続が磁気的接続である場合について図5aに図示されたダイ90、チャネル150、及び塗布された流体161cの断面がより詳細に図示されている。この場合、チャネル150内に堆積される材料161cは高い磁気感受率を有する磁気的に活性な材料である（161cで表されている）。本発明によると、流体161cはダイ90の一部の真下へウィッキングされ、かつダイ90のコンタクト領域130cと物理的に接触する。これらのコンタクト領域130cは一対のチャネルとして図示されている。その一対のチャネルは印加磁場に対して敏感なコンタクト領域130cに対して磁場を伝える。たとえばコンタクト領域130cはホール型磁場センサであって良い。流体161bが磁気的に活性な材料-たとえば鉄又は鉄合金-である場合では、チャネル150内の材料は硬化又はアニーリング後、ダイ上のコンタクト領域130cと磁気的にやり取りする。この場合では、コンタクト領域130cは磁気応答回路を有する。磁気応答回路とはたとえば、MSTデバイス分野において周知であるように、ホールセンサ又は磁気部分を有する可動機械トランスデューサである。そのようにして形成されたマイクロサイズデバイス90への接続により、デバイスは、デジタル又はアナログの磁気信号形式でデータを送受信することが可能となる。磁気的に活性な材料がコンタクト領域130c近接して設けられている限り、磁気的に活性な材料はコンタクト領域130cと物理的に接している必要はない。
図9a-9cを参照すると、ダイ90への接続が流体的接続である場合についてマイクロサイズデバイスすなわちダイ90、チャネル150、及び上に設けられたコンフォーマルな積層体180の断面がより詳細に図示されている。図中、色は、空のチャネル150と外部から抽出された流体161dで満たされたチャネルとを区別しないことに留意して欲しい。この場合、コンタクト領域130dは、チャネル150内に存在する流体161dの化学的性質又はレオロジーに応答する手段を有する。たとえばコンタクト領域130dは、たとえば外部から抽出された流体160d（たとえば気体又は液体）のイオン含有量に敏感な化学的に敏感な電界効果型トランジスタ(CHEM-FET)（130dで表されている）であって良い。あるいはコンタクト領域130dは伝導率検出器、湿度検出器、ガスセンサ、又はMIPレゾネータのような分子に固有なセンサであって良い。コンタクト領域130dはまた、生物学的解析又は処理を行うデバイスへ流体をウィッキングするためにマイクロデバイス自体の内に作られた流体開口部であっても良い。この場合、マイクロデバイスは、チャネル150内にある外部から抽出された流体を引き込み、又は分配するポンプ手段を有して良い。外部から抽出された流体160dは液体又は気体を有して良い。この場合の一の実施例では、チャネル150内には材料は堆積されず、コンフォーマルな積層膜180（図9c）が少なくともダイ90のこれらの部分にわたって設けられる。チャネル150はチャネルに対するキャップとして機能するように形成される。
ダイ90の左側部分は上述したように接続された電気的コンタクト130aを有して良いことに留意して欲しい。
あるいはその代わりに（図10a-10f）、犠牲材料がチャネル150内に設けられて良い。たとえばワックスのような相変化液体がチャネル内に塗布され、かつ冷却によって硬化されて良い。この実施例によると、犠牲流体161eはダイ90の一部の真下へウィッキングされ、かつダイ90のコンタクト領域130dと物理的に接触して良い。続いて流体シーラントが、たとえばアブレーション膜全体、又は少なくともダイとチャネルを有する部分、及び外部から抽出される流体161dのためのチャネル150を形成するために後で除去される犠牲材料161eにわたってディップコーティング又はスプレイコーティングによってコーティングされて良い。犠牲材料161eは、たとえば化学分解又は加熱による材料の気化によって除去（161dで表されている）されて良い。いずれかの手順によると、流体チャネル150は、ダイ90の（複数の）コンタクト領域と流体をやり取りするようにアブレーション膜内に形成される。そのようにして形成されたマイクロサイズデバイスへの接続によって、デバイス90は、化学成分の含有量-たとえばチャネル内に既に存在する流体の塩の存在-に、又はチャネルから導入及び/若しくは除去される流体に応答することが可能となる。流体はたとえば流体の圧力又は誘電率によって検知される。同様に流体が気体である場合には、センサはチャネル内で拡散又は循環する分子種-たとえばエタン-を検出することができる。
図10a-10fを参照すると、ダイ90への接続が流体的接続である他の典型的な場合についてダイ90、チャネル150、及び上に堆積された層の断面が図示されている。この場合、コンタクト領域130dは、生物学的解析又は処理を行うデバイスへ流体をウィッキングするため、デバイス表面上に画定された開口部又はセンサというよりは、マイクロデバイス自体の内に作られた流体開口部である。マイクロデバイスは、チャネル150内にある外部から抽出された流体を引き込み、又は分配するポンプ手段及びマイクロデバイス中の流体の生化学的特性を解析するデータ解析手段を有して良い。そのような流体の機能はマイクロ全体解析システムの分野において周知である。図10a-10cでは、図6a-6cのところで述べたように、事実上電気的なチャネル接続をマイクロデバイスの右側に供する工程が含まれる。実際本発明は、1つのダイへの接続、及び複数のダイ90の間での接続に多種類の接続を用いることを予想している。このような接続には、電気的接続、光学的接続、磁気的接続、及び流体的接続が含まれる。図10a-10cでは、流体チャネルは、上述したように、密閉層のコーティングに続いて犠牲材料が流体塗布され、その後犠牲材料が除去される処理を用いて形成される。
図11a-11cを参照すると、ダイ90への接続が機械的接続である他の典型的な場合についてダイ90、チャネル150、及びチャネル材料161fの断面が図示されている。この場合、コンタクト領域130fは機械的作用に応答するので、チャネル材料の静的運動（歪み）の検知若しくは発生、又は振動運動-つまり音波-の検知若しくは発生を行うことができる。多くのマイクロデバイス-たとえばピエゾカンチレバー及び静電アクチュエータ-はMST技術の分野において周知である。これらはそのような全ての機能を有している。図11a-11cでは、図6a-6cのところで述べたように、事実上電気的なチャネル接続をマイクロデバイスの右側に供する工程が含まれる。実際本発明は、1つのダイへの接続、及び複数のダイ90の間での接続に多種類の接続を用いることを予想している。このような接続には、電気的接続、光学的接続、磁気的接続、及び流体的接続が含まれる。
図12a-12bを参照すると、ダイ90への接続が遠隔である、つまりチャネル150内の材料がダイ90のコンタクト領域130に近接しているが物理的に接触していない場合についてダイ90、チャネル150、及びチャネル材料160の上面及び断面が図示されている。チャネル150内に塗布された流体160の場合について考慮している図12bに図示されているように、ダイ90の下では流体160はウィッキングされない。これは、界面での張力を低くして、かつ流体がウィッキングされないように-たとえば水ベースの流体が概してテフロンコーティングされたダイの下でウィッキングされないように-ダイ90の表面と流体160を選ぶことによって実現可能である。この場合、コンタクト領域130は依然として、電気的接続、光学的接続、磁気的接続、及び流体的接続を検知し、又は送受信できるが、感度は低下する。多くのマイクロデバイスはMSTの技術分野において既知である。たとえば図12aの右側に図示された電流によって発生する磁場の小さな変化、又は図12aの左側に図示されている暖かい流体の流れによって発生する小さな温度変化を検出することができる磁気検出器及び温度センサである。
最後に図13を参照すると、多種類の多数接続を有する多数のマイクロサイズデバイスを有するアブレーション膜70の上面が図示されている。多種類の多数接続には、電気的接続、光学的接続、磁気的接続、及び流体的接続が含まれる。そのような相互接続したマイクロサイズデバイスのアレイ-電気信号、光信号、磁気信号、機械信号、及び流体信号を発生させ、かつこれらに応答するデバイスを含む-が、MST技術の分野において周知であるように、マイクロシステムとして機能する。図13で述べ、かつ図示したように、本発明は、接続がアブレーション膜上で厳密に位置設定されていないデバイスにされることを考慮している。チャネル150は、集光された放射線（たとえばレーザー）によって自己整合するようにして形成されて良い。そのような自己整合は、たとえばデジタルカメラによるマイクロサイズデバイスの位置を検出し、メモリファイル内でこの情報を記憶し、かつ係るファイルからの情報を用いて集光された放射線ビームをダイ上の所望の位置（典型的にはコンタクトパッドの位置）へ向けて走査することにより行われて良い。
5 アブレーション膜
10 基板
20 エネルギー吸収層
30 多重層
40 チャネル
50 ベース
60 導体
70 アブレーション膜
75 エネルギー吸収層
80 基板
90 ダイ
100 チャネル
110 金属結合パッド
120 液体
130 コンタクト領域
130a 導電性コンタクト領域
130b 光学コンタクト領域
130c 磁気コンタクト領域
130d 外部コンタクト領域
130f 機械的コンタクト領域
135 保護層
140 隆起した支持構造
150 チャネル
160 流体
160a 導電性インク
160d 外部から抽出された流体
161 硬化した液体（固体）
161a 導電性材料/塗布された流体
161b 光接続
161c 磁気接続
161d 外部接続
161e 犠牲接続
161f 機械接続
170 フレキシブルブレード
180 コンフォーマルな積層膜

Claims (33)

  1. マイクロサイズのデバイスに接続を供する方法であって：
    少なくとも上側表面を有するベースとなるアブレーション材料を供する工程；
    ダイを供する工程であって、前記ダイは、第1及び第2表面を有し、かつ少なくとも前記第1表面上に結合パッドを有する、工程；
    前記の少なくとも第1表面が前記のベースとなるアブレーション材料の少なくとも上側表面と接するように、前記ダイを設ける工程；並びに
    アブレーションによって前記ダイに近接する前記アブレーション材料内にチャネルを形成する工程；
    を有する方法。
  2. 前記のアブレーションによって形成されたチャネル内に材料を設けることで該チャネル内に接続材料を供する工程をさらに有する、請求項1に記載の方法。
  3. 前記のアブレーションによって形成されたチャネル内に流体を設けることで該流体のウィッキングによって前記ダイの一部への接続を供する工程をさらに有する、請求項1に記載の方法
  4. ウィッキングを制御するために前記マイクロサイズデバイス上に支持構造をさらに有する、請求項1に記載の方法。
  5. 前記の設けられたマイクロデバイスの位置を決定して結果を記憶する工程；及び
    事前に位置決定された前記マイクロデバイスに対して前記アブレーションチャネルを位置合わせさせる工程；
    をさらに有する、請求項1に記載の方法。
  6. 前記チャネルを満たす材料が流体である、請求項2に記載の方法。
  7. 前記チャネルを満たす材料が前記ダイへの（複数の）電気的接続を供する、請求項2に記載の方法。
  8. 前記チャネルを満たす材料が磁性材料である、請求項2に記載の方法。
  9. 前記チャネルを満たす材料が光を伝える、請求項2に記載の方法。
  10. 前記チャネルを満たす材料が音又は運動に応答する、請求項2に記載の方法。
  11. 前記マイクロサイズデバイス上に構造を供することで、前記デバイスへの流体的接続、電気的接続、光学的接続、及び機械的接続を供する工程をさらに有する、請求項1に記載の方法。
  12. プリントプレート上にマウントされたマイクロサイズデバイスを接続する方法であって：
    アブレーションプリントプレートを供する工程；
    前記プリントプレート上に少なくとも第1及び第2マイクロサイズデバイスをマウントする工程であって、各マイクロサイズデバイスは1つ以上の電気的接続又は1つ以上の光学的接続のいずれかを有する、工程；
    前記プリントプレート内で前記マイクロサイズデバイスの各々の間にマイクロサイズチャネルをアブレーションによる形成する工程
    前記チャネル内に導体又は光学素子のいずれかを設ける工程；
    並びに
    前記第1及び第2マイクロサイズデバイスの前記電気的接続又は光学的接続の間で、前記導体又は光学素子を接続する工程；
    を有する方法。
  13. 前記電気的接続又は光学的接続のいずれかの効率的な接続を供するために前記チャネル内又は改善されたチャネル内にウィッキング可能な物質を設ける工程をさらに有する、請求項12に記載の方法。
  14. 前記のチャネル内での電気的接続又は光学的接続のいずれかを安定させるために前記チャネル内又は改善されたチャネル内に硬化可能な物質を設ける工程をさらに有する、請求項12に記載の方法。
  15. 前記のチャネル内での電気的接続又は光学的接続のいずれかをさらに安定させるために前記チャネル内又は改善されたチャネル内に接合剤を設ける工程をさらに有する、請求項12に記載の方法。
  16. 前記第1及び第2マイクロサイズデバイスのいずれかとして電気デバイスを供する工程をさらに有する、請求項12に記載の方法。
  17. 前記電気デバイスとして能動的電気デバイスを供する工程をさらに有する、請求項12に記載の方法。
  18. 前記電気デバイスとして受動的電気デバイスを供する工程をさらに有する、請求項12に記載の方法。
  19. 前記マイクロサイズデバイスを受け取るために前記のアブレーションプリントプレート内にエンボス加工部分を有する工程をさらに有する、請求項12に記載の方法。
  20. 前記マイクロサイズデバイスの対向する端部に沿って複数の結合パッドを供する工程をさらに有する、請求項12に記載の方法。
  21. マウント目的で前記マイクロサイズデバイス又はアブレーションプリントプレートのいずれかの上に接合剤を設ける工程をさらに有する、請求項12に記載の方法。
  22. 前記チャネル内にマイクロ流体デバイスを設ける工程をさらに有する、請求項12に記載の方法。
  23. 前記マイクロサイズデバイスの位置を決定して該決定の結果を記憶する工程をさらに有する、請求項12に記載の方法。
  24. 前記の記憶された結果に従って1つ以上のアブレーションチャネルを設ける工程をさらに有する、請求項12に記載の方法。
  25. 少なくとも上側表面を有するベースとなるアブレーション材料；
    第1表面を有し、かつ該第1表面が前記のベースとなるアブレーション材料の第1表面と接する、ダイ；及び
    前記ダイに近接する前記アブレーション材料内に設けられたチャネル；
    を有する装置。
  26. 前記流体のウィッキングによって前記ダイの一部への接続を供する前記のアブレーションにより形成されるチャネル内に導電性でかつウィッキング可能な流体をさらに有する、請求項25に記載の装置。
  27. 前記チャネルが事前に位置設定されたマイクロデバイスに対して位置合わせされている、請求項25に記載の装置。
  28. 前記導電性材料が流体である、請求項25に記載の装置。
  29. 前記導電性材料が導体である、請求項25に記載の装置。
  30. 前記導電性材料が磁性材料である、請求項25に記載の装置。
  31. 前記導電性材料が光を伝える、請求項25に記載の装置。
  32. 前記チャネルを満たす材料が音又は運動に応答する、請求項25に記載の装置。
  33. 前記マイクロサイズデバイス上に構造を供することで、前記デバイスへの流体的接続、電気的接続、光学的接続、及び機械的接続を供する工程をさらに有する、請求項25に記載の装置。
JP2010504047A 2007-04-19 2008-04-04 アブレーション膜を用いたマイクロサイズデバイスの接続 Pending JP2010527509A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/737,187 US7696013B2 (en) 2007-04-19 2007-04-19 Connecting microsized devices using ablative films
PCT/US2008/004406 WO2008130493A2 (en) 2007-04-19 2008-04-04 Connecting microsized devices using ablative films

Publications (2)

Publication Number Publication Date
JP2010527509A true JP2010527509A (ja) 2010-08-12
JP2010527509A5 JP2010527509A5 (ja) 2012-05-31

Family

ID=39643402

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010504047A Pending JP2010527509A (ja) 2007-04-19 2008-04-04 アブレーション膜を用いたマイクロサイズデバイスの接続

Country Status (5)

Country Link
US (3) US7696013B2 (ja)
EP (1) EP2147463A2 (ja)
JP (1) JP2010527509A (ja)
CN (1) CN101681851A (ja)
WO (1) WO2008130493A2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020504438A (ja) * 2016-11-21 2020-02-06 スリーエム イノベイティブ プロパティズ カンパニー 回路ダイと相互接続部との間の自動位置合せ

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9142475B2 (en) 2013-08-13 2015-09-22 Intel Corporation Magnetic contacts
EP3127148A4 (en) * 2014-03-31 2017-11-15 Multerra Bio, Inc. Low-cost packaging for fluidic and device co-integration
EP3022765A4 (en) 2014-09-26 2017-04-26 Intel Corporation Flexible packaging architecture
DE102016212666A1 (de) * 2016-07-12 2018-01-18 Schweizer Electronic Ag Verfahren zur Herstellung eines Leiterplattenelements und Leiterplattenelement
EP3355667A1 (de) * 2017-01-30 2018-08-01 Siemens Aktiengesellschaft Verfahren zur herstellung einer elektrischen schaltung und elektrische schaltung
DE102017221544A1 (de) * 2017-11-30 2019-06-06 Contitech Antriebssysteme Gmbh Flexibles Produkt
US20190204505A1 (en) * 2017-12-30 2019-07-04 Texas Instruments Incorporated Additive photonic interconnects in microelectronic device
JP2021524671A (ja) * 2018-05-21 2021-09-13 スリーエム イノベイティブ プロパティズ カンパニー 回路ダイを含む極薄でフレキシブルなデバイス

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006332615A (ja) * 2005-04-25 2006-12-07 Brother Ind Ltd パターン形成方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5472539A (en) * 1994-06-06 1995-12-05 General Electric Company Methods for forming and positioning moldable permanent magnets on electromagnetically actuated microfabricated components
AU7101000A (en) * 1999-09-10 2001-04-10 Caliper Technologies Corporation Microfabrication methods and devices
WO2002086162A1 (en) 2001-04-23 2002-10-31 Samsung Electronics Co., Ltd. Molecular detection chip including mosfet, molecular detection device employing the chip, and molecular detection method using the device
DE10205127A1 (de) * 2002-02-07 2003-08-28 Infineon Technologies Ag Halbleiterbauteil mit Sensor- bzw. Aktoroberfläche und Verfahren zu seiner Herstellung
US20060177349A1 (en) 2003-03-18 2006-08-10 Jacob Thaysen Chemical sensor
US7014727B2 (en) * 2003-07-07 2006-03-21 Potomac Photonics, Inc. Method of forming high resolution electronic circuits on a substrate
US7115514B2 (en) * 2003-10-02 2006-10-03 Raydiance, Inc. Semiconductor manufacturing using optical ablation
US8142987B2 (en) * 2004-04-10 2012-03-27 Eastman Kodak Company Method of producing a relief image for printing
US7951580B2 (en) * 2004-04-21 2011-05-31 The Regents Of The University Of California Automated, programmable, high throughput, multiplexed assay system for cellular and biological assays
DE102004041595A1 (de) * 2004-04-30 2005-12-01 Markus Gruber Messzelle sowie Verfahren zum Herstellen einer Messzelle und Messvorrichtung zur Aufnahme einer derartigen Messzelle
US7629026B2 (en) * 2004-09-03 2009-12-08 Eastman Kodak Company Thermally controlled fluidic self-assembly
US8796583B2 (en) * 2004-09-17 2014-08-05 Eastman Kodak Company Method of forming a structured surface using ablatable radiation sensitive material
US7687277B2 (en) * 2004-12-22 2010-03-30 Eastman Kodak Company Thermally controlled fluidic self-assembly
US20080199362A1 (en) 2005-02-15 2008-08-21 Agency For Science, Technology And Research Microfluidics Package and Method of Fabricating the Same

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006332615A (ja) * 2005-04-25 2006-12-07 Brother Ind Ltd パターン形成方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020504438A (ja) * 2016-11-21 2020-02-06 スリーエム イノベイティブ プロパティズ カンパニー 回路ダイと相互接続部との間の自動位置合せ
JP7190430B2 (ja) 2016-11-21 2022-12-15 スリーエム イノベイティブ プロパティズ カンパニー 回路ダイと相互接続部との間の自動位置合せ

Also Published As

Publication number Publication date
US20100112758A1 (en) 2010-05-06
WO2008130493A3 (en) 2009-03-19
US20100109168A1 (en) 2010-05-06
CN101681851A (zh) 2010-03-24
WO2008130493A2 (en) 2008-10-30
US20080258313A1 (en) 2008-10-23
EP2147463A2 (en) 2010-01-27
US7696013B2 (en) 2010-04-13

Similar Documents

Publication Publication Date Title
JP2010527509A (ja) アブレーション膜を用いたマイクロサイズデバイスの接続
US6351390B1 (en) Method for applying a microsystem or a converter on a substrate, and device manufactured accordingly
US10602036B2 (en) Electronic module and method of manufacturing the same
US7398684B2 (en) Semiconductor sensor having weight of material different than that of weight arranging part
US20180035548A1 (en) Patterned layer compound
US8074350B2 (en) Method of printing electronic circuits
US11101189B2 (en) Semiconductor device package and method of manufacturing the same
US20070159803A1 (en) MEMS device seal using liquid crystal polymer
US7516543B2 (en) Method for manufacturing semiconductor component with a media channel
JP2006511969A (ja) 液体の小滴でのマイクロメートル寸法の電子物体の操作
JP2004508548A (ja) ３次元マイクロフローセルを製造する方法及び３次元マイクロフローセル
JP4893281B2 (ja) カバーキャップの取付構造
JP6569359B2 (ja) 電子デバイス、液体噴射ヘッド、および、電子デバイスの製造方法
JP2010087321A (ja) Ｍｅｍｓモジュール
CN113826221A (zh) 用于制造结构元件的方法和结构元件
JP2005121632A (ja) Ｑｃｍセンサー用圧電振動子の実装構造
JP4497054B2 (ja) デバイス実装構造、液体吐出ヘッド、液体吐出装置、電子デバイスおよび電子装置
JP4862988B2 (ja) 配線基板及び半導体装置の製造方法
Niittynen Comparison of sintering methods and conductive adhesives for interconnections in inkjet-printed flexible electronics
US11945714B2 (en) Electronic device and corresponding method
JP2009246128A (ja) 基板への集積回路チップの実装方法及び集積回路チップの実装装置
KR101507200B1 (ko) Ｍｅｍｓ 패키지 및 그 제조 방법
JP2007167727A (ja) 液滴吐出ヘッド及び液滴吐出装置
CN110579514A (zh) 具有由框架结构限定的功能结构的装置及其制造方法
JP2006084316A (ja) Ｑｃｍセンサー用圧電振動子の実装構造

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110330

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110330

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120327

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120912

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120925

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20130305