JP2010522980A - 高温熱アニールによる薄層の質の向上 - Google Patents

高温熱アニールによる薄層の質の向上 Download PDF

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Abstract

本発明は、ドナー基板から得られる半導体材料の層を備える構造を形成するための方法に関する。この方法は、以下の連続的ステップ、(a)原子種を注入して、ドナー基板中所定の深さに脆化ゾーンを形成するステップと、(b)ドナー基板をレシーバ基板に対して組み付けるステップと、(c)エネルギーを供給して、高温剥離アニールを実施することによって、脆化ゾーンでドナー基板から得られる層を剥離するステップと、(d)上記層の表面状態の改善を考慮して該層の仕上げ処理を行うステップとを含み、ステップ(c)では、上記高温剥離アニールが、該高温剥離アニールの最高温度に対応する高温に達することを可能にする上り勾配に従って展開し、上記高温への暴露時間が、剥離後に得られる構造の表面における重大な欠陥性の出現を防止するように制限されることを特徴とする。
【選択図】 図1

Description

本発明は、複合構造の製造に関する。より正確に言えば、本発明は、ドナー基板から得られる半導体材料の層を備える構造を形成する方法を提案する。この方法は以下の連続的ステップ、
(a)原子種を注入して、ドナー基板中の所定の深さに脆化ゾーンを形成するステップと、
(b)ドナー基板をレシーバ基板に対して組み付けるステップと、
(c)エネルギーを供給して、脆化ゾーンでドナー基板から得られる層を剥離するステップと、
(d)ドナー基板から得られる層の表面状態の改善を考慮して該層の仕上げ処理を行うステップとを含む。
上述のこれらのタイプの方法は、当業者には既に公知である。Smart Cut(商標)タイプの方法は、本発明の好ましい一実施形態に対応する一例である。
このような方法により、半導体材料の薄層を備える構造を製造することが可能となる。
上記技術についての詳細を得るために、当業者は、例えば以下の文献を参照することができる。
J.−P.COLINGE、「Silicon−on−Insulator technology:materials to VLSI,second edition」、p.50〜51、Kluwer Academic Publishers、1991
このような方法によって得られる構造は、マイクロエレクトロニクス、光学及び/又はオプトエレクトロニクスの分野における用途のために実施される。
これらの構造は、得られる層がシリコンである場合にはシリコンオンインシュレータ(SOI)型であり、得られる層が歪み(strained)シリコンである場合には歪みSOI(sSOI)型である。他のタイプの複合構造を得ることもできる。
ステップ(a)は、1種以上のイオン化種をドナー基板に注入する工程で構成されている。その工程によって、注入エネルギーに応じて、多少埋め込まれた欠陥のゾーンが後に形成される。これらの欠陥は、成長することができ、ステップ(c)において得られる層の剥離をもたらす。
ステップ(c)で使用されるエネルギーは、剥離アニールによって少なくとも部分的には熱の形で供給される。その結果、熱収支(heat budget)(すなわち、第1の手法においては、温度/熱処理時間の対)を考慮して、取り除くべき層が剥離される瞬間を決定しなければならない。
この熱収支を超えると、(オーブンの上部と底部との間の)温度分布も重要である。
ステップ(c)において行われる剥離の後、粗さ、取り除いた層中の欠陥及び/又は表面の結晶品質の低下を一般に観測することができる。
特定の用途を前提とすると、使用する構造の表面状態についての仕様は一般に非常に厳しい。薄層の粗さは、構造上に作製することになる構成要素の品質をある程度まで決定するパラメータである。
これらの表面欠陥を処理するために、基板の自由面がその後の使用に向けて兼ね備えていなければならない最終的な粗さの要件に適合させる目的で、仕上げ処理を実施するとすることができる。
これらの仕上げステップは、方法をより複雑に、またより高コストにする傾向にある本方法の追加的なステップに対応する。
上述のような表面欠陥を低減させるための公知の方法が、「高温」(本文では通常500℃を超える温度に対応する)で剥離アニール(ステップ(c))を行うことで構成される。
米国特許出願公開第2003/0216008号明細書及び国際公開第2005/086228号パンフレットは、特に、剥離を開始するためにウエハを所定の時間「高温」へ暴露することによる、このような剥離アニールの例を提供している。
これらの文献は、剥離アニールが一部「高温」で行われた場合には粗さが低減され、これによって仕上げステップを簡略化することが可能となることを実証している。
実際には、「高温」での剥離アニールを延長する行為により、剥離から生じる特定の表面欠陥を「修復する」ことが可能となると考えられる。
しかしながら、このような温度で剥離アニールを行う行為により望ましくない効果がもたらされ、製造された構造からドナー基板を剥離することが時に困難である。
このことは、組立体を「高温」にさらした場合に、ドナー基板の、また製造される構造の剥離界面における再付着現象によって説明される。
本発明は、上記問題を緩和し、特に、再付着の危険性を低減させることによって「高温」剥離アニールの実施を可能にすることを提案する。このために、本発明は、ドナー基板から得られる半導体材料の層を備える構造を形成するための方法を提案する。この方法は、以下の連続的ステップ、(a)原子種を注入して、ドナー基板中の所定の深さに脆化ゾーンを形成するステップと、(b)ドナー基板をレシーバ基板に対して組み付けるステップと、(c)エネルギーを供給して、高温剥離アニールを実施することによって、脆化ゾーンでドナー基板から得られる層を剥離するステップと、(d)ドナー基板から得られる層の表面状態の改善を考慮して該層の仕上げ処理を行うステップと、を備え、ステップ(c)では、高温剥離アニールが、該高温剥離アニールの最高温度に対応する高温に達することを可能にする上り勾配、すなわち上昇ランプに従って展開し、高温への暴露時間が、剥離後に得られる構造の表面における重大な欠陥性(defectivity)の出現を防止するように制限されることを特徴とする。
この方法の好ましいが限定的ではない態様は以下のとおりである。
・上記高温での暴露時間(D)は、高温の一次関数(L)である限界以下である。
・一次関数がD=(−3/5)HT+450の形を有し、式中のHTが摂氏温度で表される高温であり、式中のDが分で表される前記高温での上記暴露時間である。
・上記高温での暴露時間(D)は、上記限界(L)に等しい。
・上記上り勾配の直後に温度が低下する下り勾配、すなわち、下降ランプが続くように、上記高温での暴露時間は、ゼロである。
・上り勾配において、温度が1分当たり10℃上昇する。
・下り勾配において、温度が1分当たり10℃低下する。
・上り勾配中に高温が到達する最大値が500℃を超える。
・上り勾配中に高温が到達する最大値が600℃を超える。
・上り勾配中に達する最高温度が700℃〜750℃である。
・上記ステップ(a)が共注入ステップであり、好ましくは水素種及びヘリウム種を、典型的には上記水素を最初に注入することによって注入する。
加えて本発明は、本発明の方法のステップ(a)、ステップ(b)及びステップ(c)を行った後に得られるシリコンオンインシュレータ型構造に関し、この構造は、剥離後に測定される粗さが10×10μmの表面において10オングストロームRMSである。
本発明に従って剥離アニール中に実施される熱収支を表す。 従来公知のような技術剥離アニール中に実施される熱収支を表す。 0、10及び30分に等しい最高温度への暴露時間それぞれについての、剥離アニール中に達する最高温度による剥離後のSOI構造の平均粗さ(DWNヘーズで表される)を表す。 「高温」への暴露時間が30分に等しく、「高温」が500℃に等しい公知のタイプの剥離アニールを実施することによって得られるSOI構造について、剥離後に観測される欠陥マップを表す。 「高温」への暴露時間が30分に等しく、「高温」が600℃に等しい公知のタイプの剥離アニールを実施することによって得られるSOI構造について、剥離後に観測される欠陥マップを表す。 「高温」への暴露時間が30分に等しく、「高温」が675℃に等しい公知のタイプの剥離アニールを実施することによって得られるSOI構造について、剥離後に観測される欠陥マップを表す。 675℃に等しい温度「ピーク」を示す本発明による剥離アニールを実施することによって得られるSOI構造について、剥離後に観測される欠陥のマップを表す。 「高温」の値及び暴露時間が可変である剥離アニールを受けた構造の剥離のしやすさに関して得られる結果を示す。 剥離アニール中に達する最高温度別の剥離後のSOI構造の平均粗さ(DWNヘーズで表される)を表し、これらの構造はそれぞれ、異なるタイプの注入、水素+ヘリウム、ヘリウム+水素、水素のみによって得られた。 剥離アニール中に達する最高温度別の10×10μm表面について測定した平均局所的粗さRMSを表す図であり、これらの構造はそれぞれ、異なるタイプの注入、水素+ヘリウム、ヘリウム+水素、水素のみによって得られた。 異なる注入条件について、またいくつかの「高温」値について、本発明による剥離アニールを行うことによる剥離の「実行可能性」をまとめた表である。
既に言及したとおり、本発明は、本文への序論において言及した一般的なステップ(a)〜(c)又はステップ(a)〜(d)による、ドナー基板から得られる半導体材料の層を備える構造の製造に関する。
半導体材料の層は、種の注入によって脆化したドナー基板における剥離によって得られる。
特に、本発明は、可能な仕上げステップの前に、Smart Cut(商標)タイプの方法を実施することによって、特に、剥離アニールの後に得られる構造の粗さ及び欠陥性を低減させることによって、得られる構造の品質を向上させることができる。
本発明により、これらの仕上げステップを最小限に抑え、その結果、この方法の継続時間を短縮することも可能となる。
本発明による方法の関連において、ドナー基板への注入(ステップ(a))の様々な条件、及び剥離アニール(ステップ(c))の様々な条件を評価して、SOI型構造を得た。
従って、注入ステップ(a)を、H、H+He及びHe+Hと記される3つの変形例に従って実施した。
・H:水素のみの注入(本文で議論することになる条件は、1.0×1016cm−2に等しい濃度及び32keVに等しい注入エネルギーに対応する)。
・He+H:ヘリウムとその後の水素との順次共注入(本文で議論することになる条件は、これら2つの種のそれぞれについて1.0×1016cm−2に等しい濃度ならびに水素についての32keVに等しい注入エネルギー及びヘリウムについての52keVに等しい注入エネルギーに対応する)。
・H+He:水素とその後のヘリウムとの順次共注入(本文で議論することになる条件は、これら2つの種のそれぞれについて1.0×1016cm−2に等しい濃度ならびに水素についての32keVに等しい注入エネルギー及びヘリウムについての52keVに等しい注入エネルギーに対応する)。
従って、有利な変形例においては、本発明は共注入ステップに進むことになる。一般に、ステップ(a)は、1種又は複数種が注入されるので、注入ステップと表すことになる。
共注入は注入する種の量を減少させることが特定されている。
この注入ステップの後、ドナー基板をレシーバ基板と接触させることによって組付けステップ(b)を実施する。
これら組み合わせられた基板はその後、所定の温度の変化に従って剥離アニールを受ける。
図1に示すように、剥離アニールは、約1時間の200℃に等しい温度範囲から始まる。これは結合界面の強化に寄与する。
その後温度は、500℃以上の「高温」まで上昇する間、上り勾配に従って(1分当たり10℃とすることができる速度で)上昇する。
高温に達し次第、200℃程度の温度に達するまで、(1分当たり10℃とすることができる速度で)すぐに温度を低下させ、その結果「高温」への暴露を制限する。
図2は、「高温」が所定の範囲で(例えば、30分程度の継続時間を有するとすることができる)安定される公知のタイプの剥離アニールを示す。
剥離アニールの後のSOI構造の品質を特徴付けるために、構造はいくつかの試験、すなわち「粗さ試験」、「欠陥性試験」を受ける。
これら2種類の試験により、構造の2つの区別される品質が示される。
粗さは、剥離後の、転写された層の表面の粗さである。公知の「高温」剥離アニールは、この粗さを低減させようとする。
本明細書の意味ではすべての場合において、欠陥性は、代表的な粗さ量よりも実質的に大きい欠陥に対応する。これらの欠陥は、転写された層の部分的な引き裂き(tearing)に対応する。従って、欠陥性は、層のその転写前の可能性のある再付着を示す。本明細書において、用語「欠陥」はこの欠陥性に対応し、それ故、粗さを特に対象とはしない。
DWNヘーズ(Haze)測定は、得られる構造の表面全体で測定される平均粗さを表している。このヘーズは、分析しようとする表面を走査するSP1によって測定する。そのSP1の原理は、波長が488nmに等しいレーザビームに反応してウエハが拡散する光度の検出に基づいている。拡散した光度を、異なる寸法の2種類のチャネル、すなわち「狭い」チャネル(すなわちDNNヘーズ)又は「大きい」チャネル(すなわちDWNヘーズ)によって取り戻す。
図3は、最高温度における0分(すなわち、本発明による剥離アニール)、10分及び30分に等しい暴露時間についての、剥離アニール中に達する最高温度による剥離後のSOI構造のDWNヘーズを示す。
図4a、図4b及び図4cは、SOI構造における剥離後、SP1によって観測した欠陥マップを示す。図4a、図4b及び図4cのそれぞれにおいて、最高剥離アニール温度は、500℃、600℃及び675℃に等しい。「高温」での暴露は30分間である(公知のタイプの剥離アニール)。
図3、図4a、図4b及び図4cにおいて、注入条件は先に言及した条件である。
図3は、公知であり、また先に言及したように、剥離アニール温度を上昇させる行為によって粗さが改善されることを明確に示している。実際には、図3に示すように、暴露時間にかかわらず、最高剥離アニール温度が上昇した場合に平均粗さが改善される(低減される)。
加えて、図3は、高温での暴露時間を減少させる行為により、良好な条件においてより高温で剥離アニールを行うことが可能となることを示している。
より正確に言えば、700℃を超える剥離温度(この剥離温度においては30分の範囲の場合)及び750℃を超える剥離温度(この剥離温度においては10分の範囲の場合)について、転写しようとする層を正確に剥離することが実際には困難、又は不可能でさえあったことが、図3にその品質が示されている構造において観測されている。
このことは、図4a、図4b及び図4cに示す結果に匹敵する。
実際には、「高温」を上昇させる行為によって、得られた構造において転写された層の縁部に引き裂きが増大されたこと、基板を剥離することが困難であったことを、これらの図面においては留意されたい。
加えて、これらの高温においては、シリコン−シリコン結合による再付着の現象に留意されたい。
従って、図4cにおいては、ウエハの縁部において数多くの引き裂きが見られる。
図4c(同じ「高温」値に対応する)と比較して縁部における欠陥が著しく減少した図5において見られるように、本発明に適合する剥離アニールを適切に導入した場合には、この引き裂き現象が低減される。
図6の表は、全体的に、「高温」での暴露時間を削減することが提示する利点を示している。
実際には、高温を上昇させる行為により剥離後の粗さが改善されるが、これにより基板の再付着が起こる可能性が高いことが上でわかった。
図6の表は、様々な剥離アニール条件(「高温」値、この「高温」での暴露時間)後に得られる欠陥性に関する結果を示す。
この表において、ボックスが白色である場合には、これは剥離が正しくおこなわれたことを示し、色むら(白色+灰色又は黒色+灰色)がある場合には、基板を分離することがますます困難となるが、不可能ではないことを示し、逆にボックスが黒色である場合には、基板がかなり損なわれ又はさらに破壊され、これにより過剰な再付着が生じることを示す。
例えば、750℃を超える「高温」での30分の露光時間では、基板を剥離することが不可能であった。一方、同じ「高温」でのより短い露光時間では、基板を剥離することが可能であった。
図6の表では、欠陥性に関して良好な品質を有する構造を得ることを可能にする限界条件(剥離アニール中の最高温度の値をHTと表しており、この最高温度における暴露時間をDと表している)の範囲を定める限界Lを特定する。この限界Lにより2つのフィールドD1とD2とに分離される。
フィールドD1は、受け入れ可能な条件に対応する。フィールドD2は、非常に重大な欠陥性を招く条件に対応する。
本発明によれば、剥離アニールをフィールドD1において行う。すなわち、限界値よりも低い「高温」値と限界値よりも短い暴露時間とが維持される。
限界Lは、暴露時間Dが実質的に最高温度HTの一次関数である条件に対応することが観測されている。
より正確に言えば、限界Lは、下記式に対応するとして特徴付けることができる。
D=(−3/5)HT+450
この限界の実証おかげで、限界点Lに対応する時間D及び温度HTを選択することによって高温での暴露を最適化することが可能である。
本実施形態の変形例において、剥離アニール中に達する最大「高温」への暴露は瞬時で、この最大値に達したらすぐに温度を低下させる。このことは特に、図1の例に対応する。
図7及び8は、剥離アニールの様々な最高温度値について、また注入の様々な変形例についての、SOI構造に対する剥離アニールが終わった後に得られる粗さを示す。
これらの図面において、下記が指定されている。
・最高剥離アニール温度が500℃に等しい場合、使用するアニールは、500℃で30分の範囲を有する公知のタイプである(図2参照)。
・最高剥離アニール温度が500℃を超える場合、本発明の変形例に従って、アニールは500℃を超える温度「ピーク」を示すが、すぐに再度下降する(図1参照)。
図7において、DWNヘーズは、3種類の注入変形例についてSOI構造に対して測定されており、最高剥離アニール温度(500℃〜800℃)の関数として表されている。
最も高い最高温度に向かって減少するDWNヘーズの一般的な展開が見られる。表面状態の改善に対応するこの減少は、600℃を超える最高温度について特に顕著である。
最も重要な利得がH+Heの変形例について観測されることもわかる。実際には、650℃未満の温度ではDWNヘーズが非常に高いが、650℃からは減少し、He+H変形例によるDWNヘーズに急速に追いつく。
SP1において行った図7に示す観測を、原子間力顕微鏡(AFM)によって行った粗さ測定と相関させるべきである。これにより、欠陥の寸法の平方自乗平均(RMS)によって特徴付けられる粗さを、AFMを用いて2×2μm〜40×40μmの表面にわたって測定される表面の一部を走査することによって決定することが可能となる。このRMS粗さはオングストローム(Å)で表される。
そこで、剥離アニール熱収支の最高温度別のSOI構造の10×10μmの表面にわたって測定されるRMS粗さを、図8に示す。
RMS粗さは、剥離アニール温度に従って減少する。これら2つの原子種の共注入に関する変形例は、Hの変形例による粗さ未満の粗さを示すことに留意されたい。
加えて、これら3つの変形例について、600℃を超える温度まで剥離アニールを行うことが特に有利であることが観測されている。
750℃からは、これら2つの原子種の共注入に関する変形例によって、等価の粗さを有する表面を得ることが可能となる。
すべての場合において、高温への暴露時間を最小限に抑える(特に、剥離により生じる表面欠陥を修復、又はいずれにしても低減させるために)ことによって、所定の「高温」まで剥離アニールを行う。
試験したこれら3つの注入変形例について、図9の表は、剥離中に最高温度に達したらすぐに温度が低下する変形例における剥離アニール後の基板の剥離の実行可能性を(図6の表と同じ原理で)示す。
この表は、H+He注入により欠陥性に関して最良の結果がもたらされることを示している。これにより、このタイプの注入が最も有利であると特定されるが、粗さのみであればHe+H注入と等価であると見なすことができる。
これらの結果のおかげで、本実施形態に係る剥離アニールの温度ピーク値の選択に関する限界温度を評価することが可能である。実際には、3つの注入変形例において、800℃を超える温度でウエハ剥離することは不可能であった。
本実施形態により以下も可能となる。
・高温への暴露よって、剥離後の表面状態が改善される利益。
・一方、「高温」への暴露時間を制限することによって、再付着による不都合の出現が遅れること。
従って、本説明において示す結果は、温度が500℃を超える場合、より詳細には600℃を超え750℃以下である場合、得られる構造の表面状態が本実施形態の熱収支によって改善され得ることを示している。
ステップ(a)中で共注入の変形例を利用することによって、これらの特に有利な結果が得られることにも留意されたい。また、H+Heの共注入によって、欠陥性に関して特に有利な結果がもたらされる。
加えて、この範囲をなくすことにより、剥離アニール時間が削減されるので、Smart Cut(商標)タイプの方法の継続時間を削減することが可能となる。
本実施形態よる剥離アニール後に得られるSOI型構造は、公知のタイプの剥離アニール(高温範囲を有する)によって得られる粗さ未満の粗さを示す。水素のみの注入あって最高剥離アニール温度が500℃である場合には、粗さが典型的に、70〜100Å RMSである。
記載の例ではSOI構造に焦点を合わせているが、当業者は本発明を、Smart Cut(商標)タイプの方法により得ることができる他のタイプの構造に容易に置き換えることができる。
特に、緩和SiGeにおいて注入及び破壊が行われるsSOI構造については、本説明に記載されている結果に匹敵する結果が得られている。より一般的には、本発明は、本明細書で言及されているステップ(a)〜(c)又は(a)〜(d)による層転写によって得られる任意の構造に適用可能である。

Claims (14)

  1. ドナー基板から得られる半導体材料の層を備える構造を形成する方法であって、
    (a)原子種を注入して、前記ドナー基板中の所定の深さに脆化ゾーンを形成するステップと、
    (b)前記ドナー基板をレシーバ基板に対して組み付けるステップと、
    (c)エネルギーを供給して、高温剥離アニールを実施することによって、前記脆化ゾーンで前記ドナー基板から得られる前記層を剥離するステップと、
    (d)前記層の表面状態の改善を考慮して該層の仕上げ処理を行うステップと、
    を備え、
    前記ステップ(c)では、前記高温剥離アニールが、該高温剥離アニールの最高温度に対応する高温に達することを可能にする上り勾配に従って展開し、前記高温への暴露時間が、剥離後に得られる前記構造の表面における重大な欠陥性の出現を防止するように制限されることを特徴とする、方法。
  2. 前記高温での暴露時間(D)が、該高温の一次関数(L)である限界以下であることを特徴とする、請求項1に記載の方法。
  3. 前記一次関数が、
    D=(−3/5)HT+450
    の形を有し、式中のHTが摂氏温度で表される前記高温であり、式中のDが分で表される前記高温での前記暴露時間であることを特徴とする、請求項1又は2に記載の方法。
  4. 前記高温での前記暴露時間(D)が前記限界(L)に等しいことを特徴とする、請求項2又は3に記載の方法。
  5. 前記上り勾配の直後に温度が低下する下り勾配が続くように、前記高温での前記暴露時間がゼロであることを特徴とする、請求項1〜4のいずれか一項に記載の方法。
  6. 前記上り勾配において、温度が1分当たり10℃上昇することを特徴とする、請求項1〜5のいずれか一項に記載の方法。
  7. 前記下り勾配において、温度が1分当たり10℃低下することを特徴とする、請求項1〜6のいずれか一項に記載の方法。
  8. 前記上り勾配中に達する前記最高温度の値が500℃を超えることを特徴とする、請求項1〜7のいずれか一項に記載の方法。
  9. 前記上り勾配中に達する前記最高温度の値が600℃を超えることを特徴とする、請求項1〜8のいずれか一項に記載の方法。
  10. 前記上り勾配中に達する前記最高温度の値が700℃〜750℃の範囲内の値であることを特徴とする、請求項1〜9のいずれか一項に記載の方法。
  11. 前記ステップ(a)が共注入ステップであることを特徴とする、請求項1〜10のいずれか一項に記載の方法。
  12. 水素種及びヘリウム種が注入されることを特徴とする、請求項1〜11のいずれか一項に記載の方法。
  13. 前記水素種が最初に注入されることを特徴とする、請求項1〜12のいずれか一項に記載の方法。
  14. 請求項1に記載の方法の前記ステップ(a)、前記ステップ(b)及び前記ステップ(c)を行った後に得られるシリコンオンインシュレータ型構造であって、剥離後に測定される粗さが10×10μmの表面において10オングストロームRMSであるシリコンオンインシュレータ型構造。


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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5493343B2 (ja) * 2008-12-04 2014-05-14 信越半導体株式会社 貼り合わせウェーハの製造方法
FR2968121B1 (fr) 2010-11-30 2012-12-21 Soitec Silicon On Insulator Procede de transfert d'une couche a haute temperature

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10335616A (ja) * 1997-05-29 1998-12-18 Mitsubishi Materials Shilicon Corp Soi基板の製造方法
JP2003347176A (ja) * 2002-03-20 2003-12-05 Shin Etsu Handotai Co Ltd 貼り合わせウェーハの製造方法
JP2003347526A (ja) * 2002-05-02 2003-12-05 Soi Tec Silicon On Insulator Technologies 材料の二層を剥離する方法
JP2004200682A (ja) * 2002-12-10 2004-07-15 Soi Tec Silicon On Insulator Technologies 材料複合体の製造方法
JP2005150297A (ja) * 2003-11-13 2005-06-09 Seiko Epson Corp 電気光学装置用基板の製造方法、電気光学装置用基板、電気光学装置、電子機器
JP2006074034A (ja) * 2004-08-19 2006-03-16 Soi Tec Silicon On Insulator Technologies 二枚のウエハを結合する前の熱処理
JP2007500435A (ja) * 2003-07-29 2007-01-11 エス.オー.アイ.テック、シリコン、オン、インシュレター、テクノロジーズ 共注入と熱アニールによって特性の改善された薄層を得るための方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1118087C (zh) * 1999-09-27 2003-08-13 中国科学院半导体研究所 一种制备半导体衬底的方法
US7019339B2 (en) * 2001-04-17 2006-03-28 California Institute Of Technology Method of using a germanium layer transfer to Si for photovoltaic applications and heterostructure made thereby
US20040262686A1 (en) * 2003-06-26 2004-12-30 Mohamad Shaheen Layer transfer technique
FR2858462B1 (fr) * 2003-07-29 2005-12-09 Soitec Silicon On Insulator Procede d'obtention d'une couche mince de qualite accrue par co-implantation et recuit thermique
FR2867307B1 (fr) 2004-03-05 2006-05-26 Soitec Silicon On Insulator Traitement thermique apres detachement smart-cut
DE102004041378B4 (de) * 2004-08-26 2010-07-08 Siltronic Ag Halbleiterscheibe mit Schichtstruktur mit geringem Warp und Bow sowie Verfahren zu ihrer Herstellung

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10335616A (ja) * 1997-05-29 1998-12-18 Mitsubishi Materials Shilicon Corp Soi基板の製造方法
JP2003347176A (ja) * 2002-03-20 2003-12-05 Shin Etsu Handotai Co Ltd 貼り合わせウェーハの製造方法
JP2003347526A (ja) * 2002-05-02 2003-12-05 Soi Tec Silicon On Insulator Technologies 材料の二層を剥離する方法
JP2004200682A (ja) * 2002-12-10 2004-07-15 Soi Tec Silicon On Insulator Technologies 材料複合体の製造方法
JP2007500435A (ja) * 2003-07-29 2007-01-11 エス.オー.アイ.テック、シリコン、オン、インシュレター、テクノロジーズ 共注入と熱アニールによって特性の改善された薄層を得るための方法
JP2005150297A (ja) * 2003-11-13 2005-06-09 Seiko Epson Corp 電気光学装置用基板の製造方法、電気光学装置用基板、電気光学装置、電子機器
JP2006074034A (ja) * 2004-08-19 2006-03-16 Soi Tec Silicon On Insulator Technologies 二枚のウエハを結合する前の熱処理

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