JP2010283230A5 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関し、特に、異常動作を事前に予測可能とした半導体装置に関する。

本発明によれば、検知したい回路について、２つの同一又は同等の回路の比較を行い、比較する粒度により、故障箇所の断定の粒度を細かく変更することが可能である。このため、故障箇所により異常動作時の動作を変更することが可能となる。
上記実施形態は以下のように付記される（ただし、以下に限定されない）。
（形態１）
第１の回路と、
前記第１の回路と同一又は同等の構成を有し、前記第１の回路と動作マージンが異なる第２の回路と、
前記第１の回路の出力と前記第２の回路の出力を比較する比較器と、
を備え、
前記第１の回路と前記第２の回路へ同一の信号を入力し、前記比較器で前記第１の回路と前記第２の回路の出力の不一致が検出された場合、前記不一致の検出に対応して予め定められた所定の動作が行われる、ことを特徴とする半導体装置。
（形態２）
前記第２の回路は前記第１の回路よりも動作マージンが低くなるように作りこまれており、前記第２の回路は前記第１の回路よりも先に動作異常となる、形態１記載の半導体装置。
（形態３）
前記比較器での比較結果がエラーを示すとき、前記第１、第２の回路をリセットするリセット制御回路を備えている形態１又は２記載の半導体装置。
（形態４）
前記第１、第２の回路が第１、第２のＣＰＵであり、
前記比較器は、前記第１、第２のＣＰＵからのバスへの出力を入力して比較する、形態１乃至３のいずれか１に記載の半導体装置。
（形態５）
前記第１、第２の回路が第１、第２のＣＰＵであり、
前記比較器は、前記第１、第２のＣＰＵの内部信号を入力して比較する、形態１乃至３のいずれか１に記載の半導体装置。
（形態６）
第１の回路に対して、前記第１の回路と同一又は同等の構成を有し、前記第１の回路と動作マージンが異なる第２の回路を設け、
前記第１の回路と前記第２の回路へ同一の信号を入力し、比較器で前記第１の回路と前記第２の回路の出力を比較し、
前記比較器で前記第１の回路と前記第２の回路の出力の不一致が検出された場合、動作異常と予測し、予め定められた所定の動作が行われる、ことを特徴とする異常予測方法。
（形態７）
前記第２の回路は前記第１の回路よりも動作マージンが低くなるように作りこまれており、前記第２の回路は前記第１の回路よりも先に動作異常となる、形態６記載の異常予測方法。
（形態８）
前記比較器での比較結果がエラーを示すとき、前記第１、第２の回路をリセットする、形態６記載の異常予測方法。
（形態９）
前記第１、第２の回路が第１、第２のＣＰＵであり、
前記比較器は、前記第１、第２のＣＰＵからのバスへの出力を入力して比較する、形態６乃至８のいずれか１に記載の異常予測方法。
（形態１０）
前記第１、第２の回路が第１、第２のＣＰＵであり、
前記比較器は、前記第１、第２のＣＰＵの内部信号を入力して比較する、形態６乃至８のいずれか１に記載の異常予測方法。

Claims (1)

1. 第１の回路と、
   前記第１の回路と同一又は同等の構成を有し、前記第１の回路と動作マージンが異なる第２の回路と、
   前記第１の回路の出力と前記第２の回路の出力を比較する比較器と、
   を備え、
   前記第１の回路と前記第２の回路へ同一の信号を入力し、前記比較器で前記第１の回路と前記第２の回路の出力の不一致が検出された場合、前記不一致の検出に対応して予め定められた所定の動作が行われる、ことを特徴とする半導体装置。