JP2010273089A - 自動利得制御回路および受信回路 - Google Patents
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Abstract
【解決手段】ループフィルタ10は、比較器13からの出力の積分結果に基づいて、可変利得増幅器11の利得を制御し、レベル検出部17は、ループフィルタ10の出力の信号強度を検出し、ループゲイン制御部18は、レベル検出部17による検出結果に基づいて、ループフィルタ10のループゲインを制御する。
【選択図】 図1
Description
図1は、本発明の第1実施形態に係る自動利得制御回路の概略構成を示すブロック図である。
図1において、自動利得制御回路には、可変利得増幅器11、検波回路12、比較器13およびループフィルタ10が設けられている。なお、この自動利得制御回路はデジタル信号処理にて自動利得制御を行うことができ、入力信号Dinおよび出力信号Doutはデジタル値で与えることができる。
GA<TH1 →K1
TH1≦GA<TH2→K2
TH2≦GA<TH3→K3
・・・
THn−1≦GA →Kn
図2において、図1のループゲイン制御部18がない場合には、入力信号Dinの振幅が小さい時の可変利得増幅器11の利得は直線的に増加する(L2)。これに対して、図1のループゲイン制御部18がある場合には、入力信号Dinの振幅が小さい時の可変利得増幅器11の利得は指数関数的に増加し(L1)、可変利得増幅器11の利得が収束するまでの応答時間を短くすることができる。
図3は、本発明の第2実施形態に係る自動利得制御回路の概略構成を示すブロック図である。
図3において、この自動利得制御回路には、図1の自動利得制御回路のループフィルタ10の代わりにループフィルタ20が設けられている。そして、ループフィルタ20には、図1のレベル検出部17およびループゲイン制御部18の代わりに最上位ビット判定部27およびループゲイン制御部28が設けられている。そして、ループゲイン制御部28には、図1の係数乗算器14−1〜14−nの代わりに1ビットシフタ24−1〜nビットシフタ24−nが設けられている。ここで、1ビットシフタ24−1〜nビットシフタ24−nは、比較器13からのデジタル出力を1〜nビット分だけそれぞれ上位にシフトさせることができる。最上位ビット判定部27は、ループフィルタ20のデジタル出力のビット値が‘1’となる最上位ビットの位置を判定することができる。
‘00000001’→1ビットシフト
‘0000001*’→2ビットシフト
‘000001**’→3ビットシフト
・・・
‘1*******’→8ビットシフト
だたし、*は0または1である。
図4は、本発明の第3実施形態に係る自動利得制御回路の概略構成を示すブロック図である。
図4において、この自動利得制御回路には、図1の自動利得制御回路のループフィルタ10の代わりにループフィルタ30が設けられている。そして、ループフィルタ30には、図1のレベル検出部17およびループゲイン制御部18の代わりにループゲイン制御部38が設けられている。そして、ループゲイン制御部38には、図1の係数乗算器14−1〜14−nおよびセレクタ15の代わりに係数乗算器34−1、34−2およびセレクタ35が設けられている。
図5は、本発明の第4実施形態に係る自動利得制御回路に適用されるループフィルタの概略構成を示すブロック図である。
図5において、このループフィルタには、係数乗算器41−1〜41−n、43−1〜43−n、セレクタ42、44、45、積分器46およびレベル検出部47が設けられている。なお、このループフィルタは、図1のループフィルタ10の代わりに用いることができる。
GA<TH1 →K1、K1´
TH1≦GA<TH2→K2、K2´
TH2≦GA<TH3→K3、K3´
・・・
THn−1≦GA →Kn、Kn´
図6は、本発明の第5実施形態に係る自動利得制御回路が適用される受信回路の概略構成を示すブロック図である。なお、以下の説明では、地上デジタル放送を受信する受信回路を例にとって説明する。
図6において、受信回路には、アンテナ51、チューニング処理部52およびベースバンド処理部53が設けられている。ここで、チューニング処理部52には、ローノイズアンプ61、ミキサ62、ADコンバータ63、デシメーションフィルタ64、ローパスフィルタ65、自動利得制御回路66、直交変調器67、DAコンバータ68、局部発振器69、71およびPLL回路70、72が設けられている。なお、チューニング処理部52は1チップICとして構成してもよいし、チューニング処理部52およびベースバンド処理部53は1チップICとして構成してもよい。
Claims (5)
- 利得を可変させる可変利得増幅器と、
前記可変利得増幅器にて増幅された信号の振幅を検出する検波回路と、
前記検波回路にて検出された信号の振幅を参照信号と比較する比較器と、
前記比較器からの出力の積分結果に基づいて、前記可変利得増幅器の利得を制御するループフィルタと、
前記ループフィルタの出力の信号強度を検出するレベル検出部と、
前記レベル検出部による検出結果に基づいて、前記ループフィルタのループゲインを制御するループゲイン制御部とを備えることを特徴とする自動利得制御回路。 - 前記ループゲイン制御部は、
前記比較器からの出力に互いに異なるフィルタ係数をそれぞれ乗算する複数の係数乗算器と、
前記レベル検出部による検出結果に基づいて、前記比較器からの出力に乗算されるフィルタ係数を選択するセレクタとを備えることを特徴とする請求項1に記載の自動利得制御回路。 - 前記レベル検出部は、前記ループフィルタのデジタル出力のビット値が‘1’となる最上位ビットの位置を判定する最上位ビット判定部を備え、
前記ループゲイン制御部は、前記最上位ビット判定部にて判定された最上位ビットの位置に基づいてシフト量を決定し、前記比較器から前記ループフィルタに出力されるデジタル出力を前記シフト量だけシフトさせるビットシフタとを備えることを特徴とする請求項1に記載の自動利得制御回路。 - 利得を可変させる可変利得増幅器と、
前記可変利得増幅器にて増幅された信号の振幅を検出する検波回路と、
前記検波回路にて検出された信号の振幅を参照信号と比較する比較器と、
前記比較器からの出力の積分結果に基づいて、前記可変利得増幅器の利得を制御するループフィルタと、
PLL回路のロック検出信号に基づいて、前記ループフィルタのループゲインを制御するループゲイン制御部とを備えることを特徴とする自動利得制御回路。 - 受信信号を増幅するローノイズアンプと、
第1のPLL回路の出力に基づいて第1の局部発振信号を生成する第1の局部発振器と、
前前記受信信号をダウンコンバートするミキサと、
第2のPLL回路の出力に基づいて第2の局部発振信号を生成する第2の局部発振器と、
前記第2の局部発振信号から生成されたクロック信号に同期して動作し、前記ミキサにてダウンコンバートされたアナログ信号をデジタル信号に変換するADコンバータと、
前記第2の局部発振信号から生成されたクロック信号に同期して動作し、前記第2のPLL回路のロック検出信号に基づいてループフィルタのループゲインを制御しながら、前記ADコンバータから出力されたデジタル信号の利得を制御する自動利得制御回路とを備えることを特徴とする受信回路。
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