JP2009077298A - 信号増幅装置及びチューナ装置 - Google Patents
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Abstract
【課題】 利得可変範囲を広くし、大きなダイナミックレンジを実現しながら、歪を抑えることができる信号増幅装置を提供する。
【解決手段】 第1の可変利得増幅器31にて利得を段階的に切り替え、A/D(アナログ/デジタル)変換器32にて、アナログ信号をデジタル信号に変換し、第2の可変利得増幅器33では、後段に接続される回路にて最適な信号レベルになるように、利得制御信号出力回路34にてレベル調整を行う。利得制御信号出力回路34では、第2の可変利得増幅器33のゲイン(利得)を調整する一方、第2の可変利得増幅器33のゲイン調整範囲を超えるゲインに対しては、第1の可変利得増幅器31の段階的利得制御のステップを切り替えることで、A/D変換器32には一定範囲内の信号レベルが入力される。
【選択図】 図1
【解決手段】 第1の可変利得増幅器31にて利得を段階的に切り替え、A/D(アナログ/デジタル)変換器32にて、アナログ信号をデジタル信号に変換し、第2の可変利得増幅器33では、後段に接続される回路にて最適な信号レベルになるように、利得制御信号出力回路34にてレベル調整を行う。利得制御信号出力回路34では、第2の可変利得増幅器33のゲイン(利得)を調整する一方、第2の可変利得増幅器33のゲイン調整範囲を超えるゲインに対しては、第1の可変利得増幅器31の段階的利得制御のステップを切り替えることで、A/D変換器32には一定範囲内の信号レベルが入力される。
【選択図】 図1
Description
本発明は、利得可変幅が広い自動利得制御増幅器に用いられる信号増幅装置及び該信号増幅装置を用いたチューナ装置に関するものである。
入力信号レベルの変化に対して出力信号レベルを一定に保つような自動利得制御増幅器は、種々の用途に用いられているが、このような自動利得制御増幅器の回路をIC(集積回路)内において構成する場合、可変利得増幅回路の構成方法としては、主として次の2通りの方法が考えられている。
すなわち、第1の方法は、入力信号を信号電流に変換し、その信号電流を増減させる方法であり、第2の方法は、出力信号の増幅度を決定する負荷抵抗を可変して出力レベルを変える方法である。上記第1の方法は、アナログ回路に多く応用されており、上記第2の方法の場合は、利得が段階的に可変されるので、MOSトランジスタを用いた回路に使用されることが多い。
上記第1の方法は、バイポーラ接合トランジスタ(BJT)で比較的簡単に構成できるものであり、基本構成の一例を図14に示す。この図14において、NPN型のトランジスタ101、102の各エミッタが共通接続されて電流源103に接続されており、トランジスタ101、102の各ベース間に制御信号電圧Vcが印加されている。トランジスタ101、102の各コレクタに供給される電流をそれぞれI1、I2とし、電流源103を流れる電流を2・I0とするとき、各電流I1、I2、I0及び制御信号電圧Vcの間には、次のような関係が成立している。
この式から明らかなように、各電流I1、I2は、制御信号電圧Vcにより電流値が大きく変化することになる。
次に、上記第2の方法は、通常MOSトランジスタをスイッチ素子として用いるものであり、増幅器の入力側の電圧−電流変換部あるいは増幅器の出力側の電流−電圧変換部に使用される負荷抵抗を段階的に可変するものであって、利得はリニア(アナログ的)に変化するものでなく離散的(デジタル的、段階的)に変化することになる。
図15は、この第2の方法による可変利得増幅回路の一例を説明するためのものである。図15の(A)は、可変利得増幅回路の基本構成の一例を示す回路図であり、入力信号電圧Vinが供給される入力端子111は、入力側の電圧−電流変換部となる抵抗112を介して演算増幅器113の非反転入力端子(−端子)に接続され、演算増幅器113の非反転入力端子(+端子)は基準電位、例えば接地電位に接続され、反転入力端子(−端子)と演算増幅器113の出力端子114との間には、出力側の電流−電圧変換部となる負荷抵抗回路120が接続されている。この負荷抵抗回路120は、その値(負荷抵抗値Rd)が段階的(離散的、デジタル的)に変化するものであり、抵抗121a及びスイッチ122aの直列接続回路と、抵抗121b及びスイッチ122bの直列接続回路と、・・・、抵抗121n及びスイッチ122nの直列接続回路とが、それぞれ並列接続されて構成されている。負荷抵抗回路120の各スイッチ122a、122b、・・・、122nは、端子123からの切換制御信号(Control-Bit)により切換制御され、負荷抵抗回路120の抵抗値が段階的に変化することにより、図15の(B)に示すように、利得が段階的(離散的、デジタル的)に変化する。
上記第1の方法の従来例を特許文献1に、また上記第2の方法の従来例を特許文献2にそれぞれ示す。
ところで、上記第1の方法の場合には、入力信号を信号電流に変換し、それ自体を絞る動作が初段で行われることが多いため、利得を絞る領域で信号のSN比の悪化が著しい。また、利得を可変する際に使用するトランジスタの動作状態が、利得を絞る時と増幅するときとで大きく異なるため、大きな(広範囲の)利得可変幅を得ようとする場合、歪みが生ずる。
また、上記第2の方法の場合には、自動利得制御が段階的に行われる可変される最小の幅(ステップ)の利得変動範囲で利得振動してしまうことになる。また、利得変化をなるべくスムーズに(連続的に)行わせるためには非常に多くの段階数を要することになる。すなわち、上記第2の方法では、利得が離散的に変化するため利得可変の連続性が失われ、これを回避するためには切換段数を無限に大きくしなければならない。
ここで、本願発明者が先に提案した特願2006−063118号の明細書及び図面においては、利得が離散値をとって段階的に変化する離散可変利得増幅部と、利得が連続的に変化するリニア可変利得増幅部とを融合することで、利得可変範囲を広くとりながら、連続的な利得変化が得られるような信号増幅装置を提供している。
しかしながら、アナログ的なリニア可変利得増幅部では、温度変動及び製造時のプロセスパラメータのばらつき等により、ゲインのコントロール係数及び制御範囲が常に一定でないため、段階的な離散可変利得増幅部との組み合わせにおいて、不連続点が生じてしまう懸念があり、これを防止するために、離散可変利得増幅部の離散的に変化する利得の隣接するステップ間での利得のオーバーラップが必要となったり、離散的に変化する利得のステップ数を増やす必要があったりするため、さらなる改善が求められている。
本発明は、上述したような実情に鑑みてなされたものであって、利得可変範囲を広くとりながら、連続的な利得変化が得られると共に、利得制御の効率向上及び性能向上を実現し得るような信号増幅装置及び該信号増幅装置を用いたチューナ装置を提供することを目的とするものである。
上述の課題を解決するために、本発明は、入力信号が供給され、利得が離散値をとって段階的に変化する第1の可変利得増幅手段と、上記第1の可変利得増幅部からのアナログ信号をデジタル信号に変換するアナログ/デジタル変換手段と、上記アナログ/デジタル変換手段からのデジタル信号の利得を可変制御する第2の可変利得増幅手段と、上記第2の可変利得増幅手段からの出力信号のレベルを検出して利得制御信号を出力する利得制御信号出力手段とを有し、上記利得制御信号出力手段からの利得制御信号を上記第1、第2の可変利得増幅手段に送って各可変利得増幅手段の利得を制御することを特徴とする。
ここで、上記第1の可変利得増幅手段として、入力抵抗と、演算増幅器と、帰還抵抗とで構成される反転増幅回路を用い、上記利得制御信号出力手段からの利得制御信号に応じて上記帰還抵抗及び上記入力抵抗の少なくとも一方の抵抗値を段階的に切替制御することことが好ましい。
次に、本発明に係るチューナ装置は、上記目的を達成するため、受信信号を選局部にて選局して、信号増幅部により増幅し、復調回路により復調するチューナ装置において、上記信号増幅部は、上記選局部からの信号が供給され、利得が離散値をとって段階的に変化する第1の可変利得増幅手段と、上記第1の可変利得増幅部からのアナログ信号をデジタル信号に変換するアナログ/デジタル変換手段と、上記アナログ/デジタル変換手段からのデジタル信号の利得を可変制御する第2の可変利得増幅手段と、上記第2の可変利得増幅手段からの出力信号のレベルを検出して利得制御信号を出力する利得制御信号出力手段とを有し、上記利得制御信号出力手段からの利得制御信号を上記第1、第2の可変利得増幅手段に送って各可変利得増幅手段の利得を制御することを特徴とする。
本発明によれば、段階的に利得を制御する2個の可変利得増幅手段とアナログ/デジタル変換手段とを組み合わせ利得を制御することで、受信性能を劣化させるアナログ的な利得制御を用いることなく利得制御が可能となり、可変利得増幅手段で使用するアナログ素子の変動によるばらつきを数パーセント以内に抑えることで、ゲインのオーバーラップを最小にして段階的利得制御の効率を向上できる。さらに、受信状態によりゲイン変動が頻繁に起こるときに、内部回路の制御方法を切り替えることで、受信性能の劣化を回避することができる。
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。
本発明の実施の形態に用いられる信号増幅装置は、段階的に利得を可変する離散可変利得増幅部を2個と、A/D(アナログ/デジタル)変換器(ADC)とを組み合わせることで構成しており、デジタル放送受信機のチューナ部及びデジタル変復調回路のフロントエンド部に適応することで、受信電界強度の変動が大きい場合でもアナログ的な利得可変を行わず、後段のデジタル信号処理でのゲイン制御範囲を変動させることで吸収して、段階的ステップ切替が頻繁に起こることで生ずるBER(ビットエラーレート)の劣化等の発生を回避するものである。
図1は、本発明の実施の形態となる信号増幅装置の構成例を概略的に示すブロック図である。
この図1において、入力端子51からの入力信号は、利得が段階的に切り替えられる第1の可変利得増幅器31に送られる。可変利得増幅器31からの出力は、A/D(アナログ/デジタル)変換器(ADC)32に送られて、アナログ信号がデジタル信号に変換され、第2の可変利得増幅器33に送られる。可変利得増幅器33からの出力信号は、出力端子52を介して出力されると共に、利得制御信号出力回路34に送られる。この利得制御信号出力回路34は、いわゆるAGC(自動利得制御)回路の制御信号出力部として動作するものであり、第2の可変利得増幅器33からの出力信号のレベル(振幅)を検出し、この出力信号レベルが最適の一定レベルになるように利得制御信号(コントロール信号)を第2の可変利得増幅器33に送って、利得(ゲイン)を調整している。また、この利得制御信号出力回路34は、上述のように第2の可変利得増幅器33の利得を調整すると共に、この第2の可変利得増幅器33の利得調整範囲を越える入力に対しては、第1の可変利得増幅器31の段階的利得制御のステップを切り替えることで、A/D変換器32には一定範囲内の信号レベルが入力されるようにしている。
図2は、第1の可変利得増幅器31の段階的利得制御のステップ切替と、第2の可変利得増幅器33のレベル調整(利得制御)の様子を示す図であり、横軸は利得制御信号出力回路34から出力されるコントロール信号を、縦軸には第1の可変利得増幅器31及び第2の可変利得増幅器33の総合利得(図1の回路全体のゲイン)をそれぞれ示している。この図2において、第1の可変利得増幅器31の利得を段階的に、例えば図中のstep1,step2,step3のようにステップを切り替え、各ステップ毎に第2の可変利得増幅器33の利得を制御してレベル調整するものである。第2の可変利得増幅器33は、A/D変換器32からのデジタル信号を増幅処理するものであり、段階的に利得が切替制御され、この利得の切替幅については、A/D変換器32の実効ビット数(ENOB:Effective Number Of Bits)により規定される幅よりも小さくすることで、スムーズなゲイン変化やレベル調整を実現できる。また、図2のゲインのオーバーラップについては、後述するリニア利得制御回路を用いた構成に比べてオーバーラップ範囲を小さくすることができる。
ここで、本発明の実施の形態の信号増幅装置に関連する技術として、本件発明者が先に特願2006−063118号の明細書及び図面において提案した信号増幅装置について説明する。この信号増幅装置は、利得が連続的に変化するリニア可変利得増幅部と、利得が離散値をとって段階的に変化する離散可変利得増幅部とを融合することで、利得可変範囲を広くとりながら、連続的な利得変化が得られるようにしたものである。
図3は、上記特願2006−063118号の明細書及び図面において提案した信号増幅装置の構成例を示す回路図である。この図3において、入力端子1からの入力信号(Vin)は、電圧-電流変換能力がgm[A/V]の第一演算増幅器11を介し、第二演算増幅器12の反転入力端子(−端子)に送られる。この第二演算増幅器12の非反転入力端子(+端子)は基準電位、例えば接地電位に接続され、反転入力端子(−端子)と第二演算増幅器12の出力端子との間には、電流−電圧変換部に当る負荷抵抗回路20が接続されている。この負荷抵抗回路20は、その値(負荷抵抗値Rd)が段階的(離散的、デジタル的)に変化するものであり、抵抗21a及びスイッチ22aの直列接続回路と、抵抗21b及びスイッチ22bの直列接続回路と、・・・、抵抗21n及びスイッチ22nの直列接続回路とが、それぞれ並列接続されて構成されている。第二演算増幅器12からの出力信号は、リニアに利得が制御可能な第三演算増幅器13に送られ、この第三演算増幅器13から、出力端子2を介して出力信号(Vout)が取り出される。
出力端子2の出力信号(Vout)は、レベル検波器15に送られることにより出力レベル(出力信号の波高値)に応じたコントロール信号が取り出され、第三演算増幅器13の利得制御端子に送られると共に、コントロール信号電圧判別器16に送られる。コントロール信号電圧判別器16からは、アップダウンカウンタ17をアップカウント(up)、ダウンカウント(down)させる信号、及びカウント動作を停止させるストップ(stop)信号が出力され、アップダウンカウンタ17に送られ、このアップダウンカウンタ17からの出力が第二演算増幅器12の負荷抵抗回路20に送られる。この負荷抵抗回路20の負荷抵抗値Rdは、アップダウンカウンタ17からの出力により段階的に値が切換制御され、この負荷抵抗値Rdに変化に応じて、第二演算増幅器12の利得も段階的(離散的、デジタル的)に切換制御される。第三演算増幅器13は、リニアに(アナログ的に)利得が可変制御されるものであり、その可変幅が±ΔGa(dB)で、固定の増幅度がGa(dB)であるとするとき、トータルの利得は{Ga±ΔGa}(dB)となる。
ここで、図3の信号増幅装置において、第一演算増幅器11と第二演算増幅器12とで、利得が離散値をとって段階的に変化する離散可変利得増幅部が構成され、この離散可変利得増幅部に直列に、利得が連続的に変化するリニア可変利得増幅部としての第三演算増幅器13が接続され、第三演算増幅器13からの出力信号のレベルを検出して比較レベルとしての基準電圧Vrefとの差分に応じたコントロール信号を出力して上記リニア可変利得増幅部の利得を制御するコントロール信号出力手段としてのレベル検波器15が設けられ、離散可変利得増幅部の可変利得範囲に応じて設定されるコントロール信号の設定範囲に対して、コントロール信号が該設定範囲から外れるとき上記離散可変利得増幅部の利得を切換制御する利得切換制御手段として、コントロール信号電圧判別器16及びアップダウンカウンタ17が設けられている。コントロール信号出力手段であるレベル検波器15は、第三演算増幅器13からの出力信号の波高値が基準電圧Vrefより高いとき上記リニア可変利得増幅部としての第三演算増幅器13の利得を下げる方向に、また第三演算増幅器13からの出力信号の波高値が基準電圧Vrefより低いとき第三演算増幅器13の利得を上げる方向に制御するコントロール信号を出力する。
この図3に示すような信号増幅回路において、入力(入力信号電圧)Vinに対する出力(出力信号電圧)Voutは、次の式で表現される。
上記数2の式で表現された出力Voutは、そのままレベル検波器15に送られて、その振幅(波高値)が調べられる。すなわち、このレベル検波器15は、出力信号の波高値を検出するものであり、同時にその波高値をDC電位として得ている。同時にレベル検波器15には、出力信号の波高値と比較される基準電位(目標電圧、比較電圧)Vrefが端子5を介して供給されており、この基準電位Vrefに対して、出力信号の波高値(DC電位)の高低を判別し、その差分に応じたコントロール信号を出力する。ここで、レベル検波器15からのコントロール信号に対する第三演算増幅器13の利得変動及びコントロール信号電圧判別器16の判別出力を図4の(A)及び(B)にそれぞれに示し、出力信号の波高値に対してレベル検波器15が出力するコントロール信号を図5に示す。レベル検波器15には時定数回路19が接続されており、出力信号の波高値の変化に対して時定数T1をもってコントロール信号が変化する。レベル検波器15からのコントロール信号は、第三の演算増幅器13及びコントロール信号電圧判別器16に送られる。第三演算増幅器13は、このコントロール信号に応じて、上述したようにリニアに(アナログ的に)利得が可変制御される。
コントロール信号電圧判別器16は、図4の(B)に示すように、レベル検波器15からのコントロール信号の電圧を、第1、第2の閾値Vth-h、Vth-l(ただしVth-h>Vth-l)で識別(判別、弁別)し、アップダウンカウンタ17をアップ/ダウンカウントさせるup/down信号、及びカウント動作を停止(ストップ)状態にするstop信号に変換して出力する。具体的には、コントロール信号の電圧が第1の閾値Vth-hより高くなるときup信号を、第1、第2の各閾値Vth-h〜Vth-lの間にあるときstop信号を、第2の閾値Vth-lより低くなるときdown信号をそれぞれ出力する。このコントロール信号電圧判別器16からの出力信号により、アップダウンカウンタ17のカウント動作が制御され、アップダウンカウンタ17からの出力により第二演算増幅器12の利得が段階的に切換制御される。
すなわち、コントロール信号電圧判別器16からは、レベル検波器15から閾値Vth-hを超えて高いコントロール信号が供給されると、第二演算増幅器12の利得を1段階(1Step)上げるようにup信号が出力され、また、レベル検波器15から閾値Vth-lより低いコントロール信号が供給されると、第二演算増幅器12の利得を1段階(1Step)下げるようにDown信号が出力される。さらに、コントロール信号が閾値Vth-hとVth-lとの間にある場合は不感帯となり、up/down信号のいずれも出力されず、同時にカウンタを停止するstop信号が出力されるようになっている。
ここで、アップダウンカウンタ17には、そのカウント動作の速度を決めるクロック信号CLKがクロック入力端子7を介して供給されている。このクロック信号CLKの周期T2は、上記レベル検波器15からコントロール信号を出力するときの時定数T1に比較して十分大きく(T1<<T2)設定されている。
次に、図6を参照しながら、第二演算増幅器12がある固定された利得内でコントロール制御される場合の利得制御動作を説明する。この図6は、第二演算増幅器12がある固定された利得の段階(Step)にある状態を示しており、利得制御動作が完了して定常状態になるポイントがC点であるとする。この時、たまたまコントロール信号がA点にあったとすると、これは目的よりも増幅器全体が大きな利得になっていることを示す。この状態では、出力レベル(出力信号の波高値)が上記基準電圧Vrefより高くなっていることになるから、上記図5より、レベル検波器15は上記コントロール信号の電圧を、上記時定数T1をもって、低い値に変更しようとする。従って、図6のA点にあった電圧は下がり始め、C点の方向に向かう。このときの速度は、上記時定数回路19の時定数で決まるものである。C点に向かったコントロール電圧は、C点を過ぎてB点まで行ってしまったとすると、これは目的よりも増幅器全体が小さな利得になっていることになる。この状態は、出力信号の波高値が上記基準電圧Vrefより低くなっていることに相当する。従って、レベル検波器15は、そのコントロール電圧を、図5に示すように高い値に変更しようとする。従って、図6のB点にあった電圧は上がり始め、C点の方向に向かう。以上の動作を繰り返し、最終的にコントロール信号電圧はVrefに波高値が落ち着くまで続けられ、動作は安定し、最終的にコントロール電圧はC点に落ち着くのである。この時の、第三演算増幅器13の利得可変動作がゆっくり変わるようにするための時定数T1は、図3の時定数回路19によって決定される。この時定数回路19は、殆どの場合、コンデンサを用いる積分器型のLPF(ローパスフィルタ)であり、その値は実際の使い込みで決めることが多い。なぜならば、この時定数の設定で利得制御の応答速度が決まるからである。
次に、図7を参照しながら、第二演算増幅器12がその段階的な利得を切り換えるように変化しながら利得制御を行う場合の動作を説明する。
上記数2の式に示すように、第三演算増幅器13は、{Ga±ΔGa}dBの範囲で利得が変化するものである。今、初期状態でコントロール信号電圧がP点にあり、最終的な定常状態はK点とする。ここで、第二演算増幅器12の離散的に切り換えられる利得の段階(Step)の番号として、上記初期状態をj、すなわち第二演算増幅器12の利得が第j段階(Stepj)にあるものとする。これは、図7のP点のときの第二演算増幅器12の利得が第j段階(Stepj)にあることになり、K点は第二演算増幅器12の利得が第j−1段階(Stepj−1)にある状態に相当する。
先ず、コントロール信号電圧がP点にあるということは、出力信号の波高値が上記基準電圧Vrefより高いことになる。従って、レベル検波器15は、第三演算増幅器13の利得を最も小さな状態である{Ga−ΔGa}dBにまで絞り込もうとし、上記時定数T1で演算増幅器の利得を極力絞るようにコントロール信号を出力し続ける。また同時に、コントロール信号電圧が閾値Vth-hを超えているため、コントロール信号電圧判別器16から、第二演算増幅器12をさらに高い利得の段階へ切換制御するup信号が出力され、アップダウンカウンタ17に供給される。
これに対してアップダウンカウンタ17は、クロック入力端子7を介して供給されるクロック信号CLKの周期T2でカウント動作し、上記up信号は、次のクロック信号CLKが入力されるタイミングまで無視される。この周期T2は、上記レベル検波器15からのコントロール信号の時定数T1より十分に大きい(T1<<T2)ことから、この時定数T1で利得が制御される第三演算増幅器13は、上記図5のカーブに従いながら、その利得を最も小さな状態である{Ga−ΔGa}dBにまで絞り込もうとし、結果として図7のP点はQ点まで移動する。
このQ点まで移動した時、所望の最終ポイントであるK点に対してQ点はまだ増幅器全体の利得が大きい状態にあるため、出力信号の波高値は基準電圧Vrefより大きいことになる。従って、第三の演算増幅器13はさらに利得を絞る方向にそのコントロール信号を出し続ける。しかしながら、アップダウンカウンタ17からの出力によって第二演算増幅器12がその段階(Step)を変えない限り利得は低くならないので、結果としてコントロール信号はQ点に留まることになる。同時に、図4の(B)に示すように、コントロール信号判別器16はdown信号を出し続ける。その時間が長くなり上記周期T2を超えると、アップダウンカウンタ17の端子7にクロック信号CLKが入力される。このクロック信号CLKによりアップダウンカウンタ17がカウント動作し、第二演算増幅器12の利得の段階(この場合は上記第j段階(Stepj))を1段階(1Step)下げるように切換制御する。この切換動作は、負荷抵抗回路20の単純なスイッチ22a、22b、・・・、22nのオン/オフのため瞬時の動作である。従って、コントロール電圧はその電位を保ったまま第二演算増幅器12は第j−1段階(Stepj−1)の利得の状態(図7のR点)に遷移する。
第二演算増幅器12の利得が第j−1段階(Stepj−1)に遷移したポイントR点は、所望の最終ポイントであるK点に対して増幅器全体の利得が小さい状態にあるため、出力信号の波高値は上記基準電圧Vrefより低くなる。よって、コントロール信号はその利得を最も大きな状態である{Ga+ΔGa}dBに向け上昇しようとする。この動作は上記時定数T1で行われる。つまり、次のクロック信号CLKが入力される前にコントロール信号は上昇し、先ず、上記閾値Vth-lを超える。この時点で図4の(B)における不感帯に入るため、アップダウンカウンタ17は動作停止(ストップ)され、第二演算増幅器12の利得切換はされない。時定数T1でコントロール信号はゆっくりと上昇し、K点を通過する。このK点を通過すると、出力信号の波高値が基準電圧Vrefを超えたことが認識され、第三演算増幅器13の利得を絞る方向に動作する。K点を通過したコントロール信号は下がり始めK点に向かう。ここでK点を再び通過して増幅器全体の利得が所望の利得より低くなってしまうと、コントロール信号は利得を上げる方向に動く。以上の動作を繰り返しながら最終的にコントロール電圧はStepj−1のK点に落ち着くのである。
以上のようにして、本件発明者が先に提案した図3に示す信号増幅装置は、あるレベルに出力レベルを制御することがリニアなリニア可変利得増幅部(第三演算増幅器13)と、段階的(離散的)に利得が変化する離散可変利得増幅部(第一、第二演算増幅器11、12)との2種類の利得可変回路の融合を持って構成されるものである。このように、リニア可変利得増幅部と離散可変利得増幅部との融合された動作により、自動利得制御回路は目的の利得を得ることができるものである。
上記図6、図7から分かるように、リニア利得可変幅は一定であり、同時にそれをコントロールする信号電圧の範囲も一定である。このことはリニア利得可変回路を構成する素子のバイアス状態が大きく変化することが無いことを意味し、歪みを抑えることができる点で非常に有効である。
上記図7は、段階的に利得の変化する離散可変利得増幅部(第一、第二演算増幅器11、12)の上記段階的な変化(Step変化)の間を、リニアな可変利得をもつリニア可変利得増幅部(第三演算増幅器13)の利得制御曲線でスムーズに繋げたものである。ここで、図7と同様なコントロール曲線において、図8に示すように、第j段階(Stepj)と第j−1段階(Stepj−1)との間隔(Gd)が、上記リニアな可変利得範囲の2・ΔGaより大きな場合を考える。
図8において、K点が目的とする最終コントロール電圧ポイントとした時に、最初のコントロール電圧ポイントがP点であったとする。P点では利得が大きすぎる。また、P点は上記閾値Vth-hを越えていないので、コントロール電圧は下げる方向に移動する。その電位は下がり続け、閾値Vth-lを超える(下回る)。このポイントをQ点とする。Q点はVth-lを下回っているため、上記周期T2のクロック信号CLK入力時にアップダウンカウンタ17が作動し、利得を下げるように第二演算増幅器12の負荷抵抗回路20の抵抗値を1段階(1Step)切換制御する。従って、コントロール信号電圧は一気にR点に移動する。このR点の利得状態では、まだ目指すK点に対して十分利得が小さい。従って、離散可変利得増幅部(第一、第二演算増幅器11、12)は利得を上げる方向に動作し、Stepj−1の曲線上を左方向に上がって行く。上がり続けた結果コントロール信号はS点に達し上記閾値Vth-hを超える(上回る)。これにより、上記周期T2のクロック信号CLK入力時にアップダウンカウンタ17が作動し、利得を上げるように第二演算増幅器12の負荷抵抗回路20の抵抗値を1段階(1Step)切換制御して、利得を一つ上の第j段階(Stepj)に遷移させ、T点に達する。T点の利得は求めているK点より高い利得であるため、Q点方向にコントロール信号が移動しQ点に達する。これ以降は先に述べたように同じルーチンを繰り返すようになり、いつまでも安定したポイントに達することができないことになる。この原因は最初に設定した条件がよくないためである。この点を考慮し、リニア可変利得増幅部と離散可変利得増幅部との融合による利得制御回路の条件は、
2・ΔGa ≧ Gd
のように表現される。この式において、2・ΔGaはリニア可変利得の幅であり、Gdは段階的に可変する利得の1段階(1Step)当りの変化量である。上式が満たされないと、先に説明したように利得制御ループが安定しない状態を引き起こすことになる。
2・ΔGa ≧ Gd
のように表現される。この式において、2・ΔGaはリニア可変利得の幅であり、Gdは段階的に可変する利得の1段階(1Step)当りの変化量である。上式が満たされないと、先に説明したように利得制御ループが安定しない状態を引き起こすことになる。
また、図3に示す信号増幅装置において、上記コントロール電圧が、上限、下限の2種類の閾値(Vth-h、Vth-l)の間にある場合に、上述したようにアップダウンカウンタ17のカウンタ動作を停止する信号(stop信号)を出力し、アップダウンカウンタ17を停止する機能を有している。すなわち、アップダウンカウンタ17が動作しているときは、離散可変利得増幅部の第二演算増幅器12が上記利得を段階的(離散的)に切り換える動作をしようとしているときであり、アップダウンカウンタ17が停止しているときは、リニア可変利得増幅部(第三演算増幅器13)のみが動作しているときである。この様に、カウンタを用いて離散可変利得増幅部、リニア可変利得増幅部の動作時間を制御することにより、無駄な消費電流を流さないことができると共に不要輻射を極力防ぐことができる。
さらに、図3に示す信号増幅装置は、離散可変利得増幅部とリニア可変利得増幅部との二種類の増幅器を有する構成を有しているものであり、それぞれが所定の時定数(上記T2、T1)を持って動作するものである。すなわち、リニアな可変利得増幅部は時定数T1を有する第三演算増幅器13であり、離散的に利得を可変する増幅部の主要部は、時定数T2を有する第二演算増幅器であって、T1<<T2の関係を有することが好ましい。
以上説明したような本件発明者が先に提案した図3に示す信号増幅装置によれば、リニア利得可変幅が狭い範囲で良いため、構成素子のバイアス状態が利得を上げるときと下げるときとであまり大きく変化しないため歪みや、NFを良好に保ったまま利得制御が行える。また、段階的(離散的)な利得可変とリニアな利得可変の組み合わせのため、利得可変範囲を従来に比して広くとることが容易に実現ででる。また、MOSトランジスタのようなスイッチ動作に強く、リニア動作に弱い素子を利得制御回路に使用する場合に有利な回路を提供することができる。また、カウンタは必要に応じて動作を停止するため無駄な消費電力を避けることができる。また、段階的な利得可変とリニアな利得可変の組み合わせのため、従来のアナログ的な利得可変制御回路に比べて大きな利得可変幅を実現でき、特に、低消費で大きな可変幅を実現できる。さらに、段階的な利得可変とリニアな利得可変の組み合わせのため、段階的に変化する利得部分のステップ数、あるいはそれを制御するビット数が少なくてすむ。
ところで、上述したような本件発明者が先に提案した図3に示す信号増幅装置においては、アナログ的なリニア可変利得増幅部(第三演算増幅器13)を用いており、温度変動及び製造時のプロセスパラメータのばらつき等により、ゲインのコントロール係数及び制御範囲が常に一定でないため、段階的な離散可変利得増幅部(第一、第二演算増幅器11、12)との組み合わせにおいて、不連続点が生じてしまう懸念がある。これを防止するために、離散可変利得増幅部の離散的に変化する利得の隣接するステップ間での利得のオーバーラップが必要となったり、離散的に変化する利得のステップ数を増やす必要があり、このため各ステップあたりの可変利得範囲が狭くなってしまい、所望の利得制御範囲をカバーするために段階的な離散可変利得増幅部のステップ数をより増やす必要があり、回路の冗長度が大きくなり、回路規模の増大を招いてしまう。また、デジタル放送受信機のチューナ部及びデジタル変復調回路のフロントエンド部への適応を考えた場合、受信電界強度の変動が大きい場合は、アナログ的なリニア可変利得増幅部の制御範囲内でのゲイン制御が収まらなくなり、段階的な離散可変利得増幅部のステップの切替が頻繁に起こることなり動作の不連続が発生し、ステップの切替時にBER(ビットエラーレート)の劣化等のエラーが発生してしまう。
このような点を考慮し、本発明の実施の形態においては、上記図1に示すような構成の信号増幅装置を提案したものである。
この図1の構成において、第1の可変利得増幅器31にて利得を段階的に切り替え、A/D(アナログ/デジタル)変換器32にて、アナログ信号をデジタル信号に変換し、第2の可変利得増幅器33では、後段に接続される回路にて最適な信号レベルになるように、利得制御信号出力回路34にてレベル調整を行う。利得制御信号出力回路34では、第2の可変利得増幅器33のゲイン(利得)を調整する一方、第2の可変利得増幅器33のゲイン調整範囲を超えるゲインに対しては、第1の可変利得増幅器31の段階的利得制御のステップを切り替えることで、A/D変換器32には一定範囲内の信号レベルが入力される。
第1の可変利得増幅器31の段階的利得制御のステップ切替と、第2の可変利得増幅器33の段階的利得制御のレベル調整については、上記図2と共に説明したように、第1の可変利得増幅器31のステップをstep1,step2,step3と切替え、その間を第2の可変利得増幅器33にてレベル調整するものである。
また、この図1の構成におけるゲインのオーバーラップについては、本件発明者が先に提案した上記図3に示す信号増幅装置において懸念されるアナログ素子のばらつきが、一般的に数十パーセントであるのに対して、第1の可変利得増幅器31の構成要素である抵抗の相対誤差が一般的に数パーセントであり、オーバーラップ範囲を小さくすることができる。
第1の可変利得増幅器31には、例えば図9に示すような構成を用いることができる。この図9に示す段階的な離散可変利得増幅器は、演算増幅器と抵抗とで構成する反転増幅器において、帰還抵抗部の抵抗、あるいは入力抵抗部の抵抗を、スイッチにてにて切り替えることでゲインを制御するものである。
すなわち、図9の(A)において、入力信号電圧Vinが供給される入力端子41は、入力抵抗42を介して演算増幅器43の非反転入力端子(−端子)に接続され、演算増幅器43の非反転入力端子(+端子)は基準電位(例えば電源電位)に接続され、反転入力端子(−端子)と演算増幅器43の出力端子44との間には、帰還抵抗部45が接続されている。この帰還抵抗部45は、その値(抵抗値Rsw)が段階的(離散的、デジタル的)に変化するものであり、抵抗及びスイッチの直列接続回路が複数組、互いに並列接続されて構成されている。これは前述した図15の可変利得増幅回路と同様の構成となっている。入力抵抗42の抵抗値をRinとするとき、図9の(A)の可変利得増幅器の利得Gainは、
Gain=Rsw/Rin
となる。
Gain=Rsw/Rin
となる。
図9の(B)は、入力端子41と演算増幅器43の非反転入力端子(−端子)との間の入力抵抗部46の値(抵抗値Rsw)を段階的(離散的、デジタル的)に変化させており、出力端子44と反転入力端子(−端子)との間の帰還抵抗47の抵抗値Roは固定としている。入力抵抗部46は、抵抗及びスイッチの直列接続回路が複数組、互いに並列接続されて構成されている。この図9の(B)の可変利得増幅器の利得Gainは、
Gain=Ro/Rsw
となる。
Gain=Ro/Rsw
となる。
図1の第1の可変利得増幅器31の構成は、図9の例に限定されず、例えば、入力抵抗部及び帰還抵抗部の両方をスイッチで切り替える構成としてもよい。
次に、図1に示すような信号増幅装置をデジタル放送受信機のチューナ部あるいはデジタル変復調回路のフロントエンド部に適用した具体例について、図10を参照しながら説明する。
この図10において、アンテナ等で受信され入力端子56を介して供給された受信信号は、低雑音増幅器(LNA)35にて増幅され、掛け算器(MIX)36にて、局部発振器38からの局部発振周波数の信号と掛け合わされ、所望の周波数を選局されてIF周波数に変換され、フィルタ37にて不要周波数成分を除去された後、図1に示した信号増幅装置の第1の可変利得増幅器(VGA)31に送られる。この第1の可変利得増幅器(VGA)31で段階的に利得制御され、A/D変換器(ADC)32にてアナログ信号がデジタル信号に変換され、第2の可変利得増幅器33に送られる。可変利得増幅器33からの出力信号は、利得制御信号出力回路34に送られると共に、復調回路39に送られてデジタル復調される。利得制御信号出力回路34は、利得制御信号(コントロール信号)を第2の可変利得増幅器33に送って、復調回路39の入力レベルを一定とするように調整すると共に、上述のように第1の可変利得増幅器31の利得を段階的に切替制御する。また、利得制御信号出力回路34は、低雑音増幅器(LNA)35から受信信号の電界強度を示すデータをもらい、復調回路39からBER(ビットエラーレート)、MER(変調エラーレート)、PER(パケットエラーレート)等の復調性能を示すデータをもらうことで、後述するようなステップの切替が頻繁に生じることにより発生する受信性能の劣化を回避するようにゲイン制御を実行することができる。復調回路39からの復調出力は、出力端子57を介して取り出される。
ここで、本発明の実施の形態の信号増幅装置を、図10のようにデジタル放送受信機のチューナ部に適用したシステムにおいて、受信電界強度の変動が大きい場合の対応制御方法について、図11を参照しながら説明する。
図11の(A)では、通常の受信状態のモードにおいて、上記第1の可変利得増幅器31の段階的制御により、利得(ゲイン)をstep1,step2,step3と大きく切り替えて、その間を上記第2の可変利得増幅器33により利得制御し、全体の利得(ゲイン)をつなぐようにしている。
これに対して、受信電界強度の変動が大きく、通常の想定している第1の可変利得増幅器31の利得の段階(ステップ)の切替範囲を超えてステップ切替が頻繁に起こる場合には、図11の(B)に示す変形モードのように、例えばstep2についての上記第2の可変利得増幅器33の受け持つ段階的利得制御範囲を大きくとるようにし、ステップの切替が頻繁に起こらないようにすることで、対応できる。
このように、受信電界強度の変動が大きい場合でも、アナログ的な利得可変を行わず、後段の第2の可変利得増幅器33のデジタル信号処理でのゲイン制御範囲を変動させることで吸収することにより、段階的ステップ切替が頻繁に起こることで生ずるBERの劣化等のエラーの発生を回避するものである。
ここで、ステップの切替が頻繁に起こっているかどうかは、例えば上記利得制御信号出力回路34のステップ切替の回数をある一定時間内でカウントすることにより、判別することが可能である。また、受信電界強度そのものをモニタすることや、BER(ビットエラーレート)、MER(変調エラーレート)、PER(パケットエラーレート)等の復調性能をモニタすることで、システムとして制御することも可能である。
上述したような本発明の実施の形態によれば、段階的に利得を制御する2個の可変利得増幅器31、33とA/D変換器32とを組み合わせ利得を制御することで、受信性能を劣化させるアナログ的な利得制御を用いることなく利得制御を可能とできる。また、可変利得増幅器で使用するアナログ素子の変動によるばらつきを数パーセント以内に抑えることで、ゲインのオーバーラップを最小にして段階的利得制御の効率を向上できる。さらに、受信状態によりゲイン変動が頻繁に起こるときに、内部回路の制御方法を切り替えることで、受信性能の劣化を回避することができる。
次に、図12は、上記図1の信号増幅装置の変形例として、A/D変換器32をビット数切替タイプのA/D変換器36に置き換えた構成を示している。
この図12に示す構成において、利得制御信号出力回路34は、信号の振幅の大小の変化を見て、ビット数切替タイプのA/D変換器36のビット数を選択制御するようにしている。例えば、8bitと9bitのビット数切替機能を有するA/D変換器36の場合に、振幅の変化が大きく微小振幅と大振幅が頻繁に起こる場合は、利得制御信号出力回路34によりA/D変換器36以降のビット数を9bitにして量子化雑音の影響を抑圧するようにし、一方振幅変化が少ない場合は8bitにして、消費電力を抑えることができる。このように、ビット数切替タイプのA/D変換器36を用いることにより、入力信号の状態によって精度を動的に切り替えることができる。
次に、図13は、上記図1の信号増幅装置の他の変形例として、A/D変換器32を入力範囲切替タイプのA/D変換器37に置き換えた構成を示している。
この図13に示す構成において、利得制御信号出力回路34は、信号の振幅の大小の変化を見て、A/D変換器37以降の入力範囲を選択制御するようにしている。例えば、A/D変換器37が0.5Vppと1.0Vppの入力範囲切替機能を有する場合に、振幅の変化が大きく微小振幅と大振幅が頻繁に起こる場合は、 利得制御信号出力回路34は、A/D変換器37の入力範囲を1.0Vppにしてダイナミックレンジを拡大して、歪の影響を抑圧できる。一方振幅変化が少ない場合は0.5Vppにして、消費電力を抑えることができ、入力信号の状態によって精度を動的に切り替えることができる。
なお、本発明は上述した実施の形態のみに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。
1,51 入力端子、 2,52 出力端子、 11 第一演算増幅器、 12 第二演算増幅器、 13 第三演算増幅器、 15 レベル検波器、 16 11 第一演算増幅器、 17 アップダウンカウンタ、 19 時定数回路、 20 負荷抵抗回路、 31 第1の可変利得増幅器、 32 A/D変換器、 33 第2の可変利得増幅器、 34 利得制御信号出力回路
Claims (8)
- 入力信号が供給され、利得が離散値をとって段階的に変化する第1の可変利得増幅手段と、
上記第1の可変利得増幅部からのアナログ信号をデジタル信号に変換するアナログ/デジタル変換手段と、
上記アナログ/デジタル変換手段からのデジタル信号の利得を可変制御する第2の可変利得増幅手段と、
上記第2の可変利得増幅手段からの出力信号のレベルを検出して利得制御信号を出力する利得制御信号出力手段とを有し、
上記利得制御信号出力手段からの利得制御信号を上記第1、第2の可変利得増幅手段に送って各可変利得増幅手段の利得を制御すること
を特徴とする信号増幅装置。 - 上記第2の可変利得増幅手段は、上記第1の可変利得増幅手段により段階的に切り替えられる一の利得と次の利得との間を複数段階の利得により切替制御されて出力レベルが一定に調整されること
を特徴とする請求項1記載の信号増幅装置。 - 上記第2の可変利得増幅手段の利得の切替幅は、上記アナログ/デジタル変換手段の実効ビット数(ENOB)により規定される幅より小さく設定されること
を特徴とする請求項2記載の信号増幅装置。 - 上記第1の可変利得増幅手段として、入力抵抗と、演算増幅器と、抵抗値を段階的に切り替え可能な帰還抵抗とで構成される反転増幅回路を用い、
上記利得制御信号出力手段からの利得制御信号に応じて上記帰還抵抗の抵抗値を段階的に切替制御すること
を特徴とする請求項1記載の信号増幅装置。 - 上記第1の可変利得増幅手段として、抵抗値を段階的に切り替え可能な入力抵抗と、演算増幅器と、帰還抵抗とで構成される反転増幅回路を用い、
上記利得制御信号出力手段からの利得制御信号に応じて上記入力抵抗の抵抗値を段階的に切替制御すること
を特徴とする請求項1記載の信号増幅装置。 - 受信信号を選局部にて選局して、信号増幅部により増幅し、復調回路により復調するチューナ装置において、
上記信号増幅部は、
上記選局部からの信号が供給され、利得が離散値をとって段階的に変化する第1の可変利得増幅手段と、
上記第1の可変利得増幅部からのアナログ信号をデジタル信号に変換するアナログ/デジタル変換手段と、
上記アナログ/デジタル変換手段からのデジタル信号の利得を可変制御する第2の可変利得増幅手段と、
上記第2の可変利得増幅手段からの出力信号のレベルを検出して利得制御信号を出力する利得制御信号出力手段とを有し、
上記利得制御信号出力手段からの利得制御信号を上記第1、第2の可変利得増幅手段に送って各可変利得増幅手段の利得を制御すること
を特徴とするチューナ装置。 - 上記利得制御信号出力手段は、上記選局部における受信信号の電界強度を示すデータに応じて、上記第2の可変利得増幅手段が受け持つ利得制御範囲の大小を切替制御することを特徴とする請求項6記載のチューナ装置。
- 上記利得制御信号出力手段は、上記復調回路における復調性能を示すデータに応じて、上記第2の可変利得増幅手段が受け持つ利得制御範囲の大小を切替制御することを特徴とする請求項6記載のチューナ装置。
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Application Number | Priority Date | Filing Date | Title |
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JP2007246050A JP2009077298A (ja) | 2007-09-21 | 2007-09-21 | 信号増幅装置及びチューナ装置 |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2010273089A (ja) * | 2009-05-21 | 2010-12-02 | Toshiba Corp | 自動利得制御回路および受信回路 |
-
2007
- 2007-09-21 JP JP2007246050A patent/JP2009077298A/ja not_active Withdrawn
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