JP2010268635A - プリント配線基板、電子装置、高圧電源装置及び画像形成装置 - Google Patents

Abstract

【課題】フロー実装工程において焦電効果により圧電素子から発生する放電から安価かつ簡単な方法で半導体部品を保護する。
【解決手段】電子装置は、例えば、プリント配線基板と、プリント配線基板にフロー実装される半導体部品と、プリント配線基板にフロー実装される圧電素子とを備える。さらに、電子装置は、半導体部品と圧電素子とが形成することになる閉回路の途中に、少なくともフロー実装中は閉回路を開放状態に維持し、フロー実装の終了後にフロー実装とは異なる短絡手法によって短絡されることで該閉回路を完成させる遮断機構を備える。
【選択図】図１

Description

本発明は、圧電素子を搭載したプリント配線基盤に関する。

電子写真方式の画像形成装置は、良好な転写を行うために、通常、高圧（商用電源電圧よりも高い数百Ｖ以上の電圧）が転写ローラに印加され、かつ、１０μＡ程度の電流が転写ローラに通電される。このような高圧を発生するために、従来、巻線式の電磁トランスが使用されてきた。しかし、高圧電源装置の小型化・軽量化を達成するために、圧電トランス（圧電セラミックトランス）を用いることが検討されている。圧電トランスは、電磁トランス以上の効率で高電圧を発生でき、しかも、一次側と二次側の電極間を絶縁するためのモールド加工も不要である。そのため、高圧電源装置を小型・軽量にできるという利点がもたらされる（特許文献１）。

特開平１１−２０６１１３号公報

ところで、電子装置に電子部品を半田付けするための方法として、フロー半田付け法が知られている。フロー半田付け法は、電子部品を実装したプリント配線基板にフラックスを塗布した後、溶融半田を収容した半田フロー槽に当該基板を浸漬することで半田付けを行う方法である。より具体的には、半田フロー槽に溶融半田の噴流（半田噴流）を形成し、半田噴流の頂部と基板とを接触させることで、半田付けが行われる。このフロー半田付け工程における予備加熱過程や半田フロー槽を通過させる過程において、圧電トランスは、数百度まで熱せられるため、焦電効果によってその端子に高電圧が発生する。すなわち、圧電トランスの一次側の端子と半田付けランドとの間に生じたギャップに火花放電が発生する。このときの放電電圧は概ね数百〜数千Ｖに達する。また、圧電トランスの二次側の端子に蓄積された電荷量は少なく、火花にまでは成長しないまでも、数百〜数千Ｖの放電電圧が発生する。

これに対して、ＬＳＩやトランジスタなど半導体部品の端子の静電耐圧は、概ね数百Ｖ程度である。このため、焦電効果による放電が発生した際に、圧電トランス端子の半田付けランドの延長上に繋がっている半導体部品が静電耐圧破壊を起こす可能性がある。

そこで、本発明は、このような課題および他の課題のうち、少なくとも１つを解決することを目的とする。例えば、本発明は、フロー実装工程において焦電効果により圧電素子から発生する放電から安価かつ簡単な方法で半導体部品を保護することを目的とする。なお、他の課題については明細書の全体を通して理解できよう。

本発明のプリント配線基板は、例えば、 半導体部品と圧電素子を搭載して、
半導体部品と圧電素子とが形成することになる閉回路の途中に、少なくともフロー実装中は閉回路を開放状態に維持し、フロー実装の終了後にフロー実装とは異なる短絡手法によって短絡されることで閉回路を完成させる遮断手段
を備える。

本発明の電子装置は、例えば、プリント配線基板と、プリント配線基板にフロー実装される半導体部品と、プリント配線基板にフロー実装される圧電素子とを備える。さらに、電子装置は、半導体部品と圧電素子とが形成することになる閉回路の途中に、少なくともフロー実装中は閉回路を開放状態に維持し、フロー実装の終了後にフロー実装とは異なる短絡手法によって短絡されることで該閉回路を完成させる遮断手段を備える。

本発明によれば、半導体部品と圧電素子との間に放電遮断機構を設けることで、フロー実装工程において焦電効果により圧電素子から発生する放電から安価かつ簡単な方法で半導体部品を保護できる。

実施例１における高圧電源装置の回路図である。 高電圧電源装置の各部における動作波形を示した図である。 遮断機構を有しない比較例を示した図である。 比較例のプリント配線基板がフロー槽を通過する際における圧電素子の表面温度の変化と電圧の変化とを示した図である。 図５（ａ）はフロー実装が終了した状態におけるジャンパーピンを示した図であり、図５（ｂ）はフロー実装が終了後にジャンパーピンを短絡した状態を示した図である。 実施例２における高圧電源装置の回路図である。 図７（ａ）はフロー実装が終了した状態におけるメカニカルスイッチを示した図であり、図７（ｂ）はフロー実装が終了後にメカニカルスイッチを切り替えた状態を示した図である。 実施例３、４における高圧電源装置の回路図である。 図９（ａ）はフロー実装が終了した状態におけるパターン切断部１２３Ｙを示した図であり、図９（ｂ）はフロー実装が終了後に部品９０３を実装した状態を示した図である。 図１０（ａ）はフロー実装が終了した状態におけるパターン切断部１２３Ｙを示した図であり、図１０（ｂ）はフロー実装が終了後に部品９０３を実装した状態を示した図である。

以下に本発明の一実施形態を示す。以下で説明される個別の実施形態は、本発明の上位概念、中位概念および下位概念など種々の概念を理解するために役立つであろう。また、本発明の技術的範囲は、特許請求の範囲によって確定されるのであって、以下の個別の実施形態によって限定されるわけではない。なお、図面及び明細書において共通する部分には同一の参照符号を付すことで、説明を簡潔にする。

［実施例１］
本発明は、圧電素子と半導体部品とを搭載するプリント配線基板を備えた電子装置であれば適用できるため、高圧電源装置である必要はない。また、本発明は、正電圧又は負電圧どちらを出力する高圧電源装置に対しても有効である。ここでは一例として、正電圧を出力する高圧電源装置について説明する。

図１は、実施例１における高圧電源装置の回路図である。図１が示す実施例１によれば、半導体部品（例：ＦＥＴ １１１Ｙ）と、圧電トランスなどの圧電素子１０１Ｙとの間には遮断機構の一例としてジャンパーピン１２１Ｙを採用する。ジャンパーピン１２１Ｙは、フロー実装において圧電素子から発生する放電現象から半導体部品を保護するための保護手段として機能する。ジャンパーピン１２１Ｙは、第１ジャンパー端子（端子）と、第２ジャンパー端子と、これらをショート（短絡）するための短絡部品（以下、ジャンパ部品と呼ぶ。）とを備えている。なお、ジャンパ部品は、例えば、ジャンパーピン、ジャンパーブロックまたはジャンパーソケットと呼ばれることもある。

図１において、圧電素子１０１Ｙは、高圧電源装置における圧電トランスである。圧電素子１０１Ｙの二次側端子ｓからの出力はダイオード１０２Ｙ、１０３Ｙ及び高圧コンデンサ１０４Ｙによって負電圧に整流平滑される。整流された出力は、出力端１１６Ｙから負荷である帯電ローラや転写ローラに供給される。出力電圧は抵抗１０５Ｙ、１０６Ｙ、１０７Ｙによって分圧され、保護用抵抗１０８Ｙを介してオペアンプ１０９Ｙの非反転入力端子（＋端子）に入力される。他方、オペアンプの反転入力端子（−端子）には抵抗１１４Ｙを介して制御部であるコントローラからアナログ信号である高圧電源の制御信号（Ｖｃｏｎｔ）が接続端子１１８Ｙに入力される。オペアンプ１０９Ｙと抵抗１１４Ｙとコンデンサ１１３Ｙにて誤差増幅器を構成する。オペアンプ１０９Ｙの出力端はＶＣＯ １１０Ｙに接続されている。ＶＣＯは電圧制御発振器の略称である。ＶＣＯ １１０Ｙの出力端は、ＦＥＴ １１１Ｙのゲートと接続されている。共振用インダクタ１１２Ｙと共振用コンデンサ１１５ＹによってＬＣ共振回路が形成されており、このＬＣ共振回路とＦＥＴ １１１Ｙとが並列に接続されている。共振用コンデンサ１１５Ｙは、ＬＣ共振回路を形成するために、圧電素子及び１つ以上のインダクタに対して並列に接続された第２コンデンサの一例である。ＶＣＯ １１０Ｙは入力電圧が上がると出力周波数を上げ、入力電圧が下がると出力周波数を下げるように動作する。したがって、ＶＣＯ １１０Ｙからは入力レベルに応じた周波数が出力されることとなる。ＶＣＯ １１０Ｙの出力信号がＬＣ共振回路を駆動することで、最終的に制御信号（Ｖｃｏｎｔ）に応じた電源電圧が圧電素子１０１Ｙの一次側端子ｐに供給される。

ここで、半田噴流を用いて半田付けされるプリント配線基板の焦電効果を説明する。圧電素子１０１Ｙとその駆動回路とがプリント配線基板上に自動実装される際、これらは半田フロー槽に入る。半田フロー槽内では圧電素子１０１Ｙが予備加熱や半田噴流によって加熱されるため、圧電素子１０１Ｙの表面の分極バランスが崩れる。分極バランスが崩れると、圧電素子１０１Ｙの１次側端子ｐには電荷が発生する。発生する電荷の電荷量Ｑｃｏｎｓｔは、圧電素子１０１Ｙの長さや厚み、圧電素子１０１Ｙの形状に依存する。圧電素子１０１Ｙの一次側端子ｐが半田によってランドと接続されるまでは、一次側端子ｐとランドとがオープン状態にある。よって、半田フロー槽内の熱によって圧電素子１０１Ｙの一次側端子ｐに発生した電荷は、一次側端子ｐにおける電圧Ｖが放電開始電圧Ｖ１以上になった時に一次側端子ｐからランドへと放電する。一度に放電される電荷量Ｑｓｐａｒｋは、圧電素子１０１Ｙの１次側の寄生容量Ｃ０と、放電開始電圧Ｖ１により算出できる（Ｑｓｐａｒｋ＝Ｃ０×Ｖ１）。ランドへ放電された電荷は、さらにランドに近接した周辺パターンへと放電しながら伝搬していく。電荷が伝搬していく過程で、ＦＥＴ １１１Ｙのドレインに電荷が放電されると、ＦＥＴ １１１Ｙのドレインに放電開始電圧Ｖ１が印加される。一般的に放電開始電圧Ｖ１は高電圧である。もし、ＦＥＴ １１１Ｙの耐圧ＶｘよりもＶ１が大きければ、ＦＥＴ １１１Ｙのドレイン端子にストレスを加えてしまう可能性がある。そこで、実施例１では、半導体部品が備える電源側端子と圧電素子とを結ぶパターンの途中に放電電流の遮断機構が設けられている。

図１（ａ）ないし図１（ｃ）によれば、遮断機構の一例として、ジャンパーピン１２１Ｙが示されている。図１（ａ）によれば、共振用インダクタ１１２Ｙの一端は、電源Ｖｃｃとコンデンサ１２０Ｙの一端とに接続されている。コンデンサ１２０Ｙの他端はグランドに接続されている。共振用インダクタ１１２Ｙの他端は、ＦＥＴ １１１Ｙのドレインと共振用コンデンサ１１５Ｙの一端とジャンパーピン１２１Ｙの一端（第１ジャンパー端子）とに接続されている。ジャンパーピン１２１Ｙの他端（第２ジャンパー端子）は圧電素子１０１Ｙの一次側端子ｐに接続されている。共振用コンデンサ１１５Ｙの他端は、圧電素子１０１Ｙのグランド端子ｇとグランドとＦＥＴ １１１Ｙのソースとに接続されている。図１（ｂ）及び図１（ｃ）によれば、ジャンパーピン１２１Ｙの挿入箇所が変更されている。図１（ｂ）によれば、共振用インダクタ１１２Ｙの他端が、ＦＥＴ １１１Ｙのドレインとジャンパーピン１２１Ｙの一端とに接続されている。ジャンパーピン１２１Ｙの他端は、共振用コンデンサ１１５Ｙの一端と圧電素子１０１Ｙの一次側端子ｐとに接続されている。図１（ｃ）によれば、共振用インダクタ１１２Ｙの他端が、ジャンパーピン１２１Ｙの一端と共振用コンデンサ１１５Ｙの一端と圧電素子１０１Ｙの一次側端子ｐとに接続されている。ジャンパーピン１２１Ｙの他端は、ＦＥＴ １１１Ｙのドレインと接続されている。

このように、実施例１によれば、半導体部品が備える複数の端子のうち電源側端子と圧電素子との間にジャンパーピン１２１Ｙが挿入されている。すなわち、プリント配線基板においてＦＥＴ １１１Ｙと圧電素子１０１Ｙとが１つの閉回路を形成する。この閉回路の途中に挿入されたジャンパーピン１２１Ｙは、少なくともフロー実装中は、ジャンパ部品が取り付けられていないため、閉回路を開放状態に維持する。一方で、フロー実装の終了後には、ジャンパ部品が第１ジャンパー端子と第２ジャンパー端子とに接続され、閉回路が完成する。ジャンパ部品の取り付けは手動であっても自動であってもよい。このように、フロー実装とは異なる短絡手法によって第１ジャンパー端子と第２ジャンパー端子とが短絡される。

図２は、高電圧電源装置の各部における動作波形を示した図である。図２において、２００は、ＦＥＴ １１１Ｙのゲートに印加される電圧波形を示す。２０１は、ＦＥＴ １１１Ｙのドレインに現れる電圧波形を示している。２０２は、共振用インダクタ１１２Ｙに流れる電流を表している。ＦＥＴ １１１Ｙがオンすると共振用インダクタ１１２Ｙに電流が流れて、共振用インダクタ１１２Ｙにエネルギが蓄積される。次にＦＥＴ １１１Ｙがオフすると、この共振用インダクタ１１２Ｙと共振用コンデンサ１１５Ｙとの間で、２０１で示すように共振現象が発生する。この共振電圧が０ＶのときにＦＥＴ １１１Ｙのオン期間が始まるようにＦＥＴ １１１Ｙを駆動することで、効率の良い共振駆動を連続的に繰り返すことができる。

ＦＥＴ １１１Ｙがオンした場合、共振用インダクタ１１２Ｙを通過して電流がＦＥＴ １１１Ｙに流れる。続いてＦＥＴ １１１Ｙをオフした後、共振用インダクタ１１２Ｙの誘導性作用により共振用コンデンサ１１５Ｙを充電するように電流が流れ続ける。さらに、共振用インダクタ１１２Ｙに流れる電流が０になって、ＦＥＴ １１１Ｙのドレインに現れる電圧が最大となった後は、逆に電流の回生動作が開始される。これにより、共振用コンデンサ１１５Ｙ及びＦＥＴ １１１Ｙ内の回生ダイオード（不図示）より電流が電源Ｖｃｃ側に流れ込む。圧電素子１０１Ｙは、この共振動作により十分に昇圧された電圧を一次側に印加されて振動を起こし、２次側に高電圧を発生させることとなる。

図３は、遮断機構を有しない比較例を示した図である。図３において、プリント配線基板３００は図中に示す矢印の方向に搬送され、半田フロー槽に進入していくものとする。プリント配線基板３００は半田噴流によって半田付けされる。なお、図３において、図１と共通する部品には同一の参照番号を付与している。

図４は、比較例のプリント配線基板がフロー槽を通過する際における圧電素子の表面温度の変化と電圧の変化とを示した図である。図４において、実線４０１は、時間に対する温度変化を示している。実線４０２は、時間に対する圧電素子１０１Ｙの端子間電圧の変化を示している。

タイミングｔ１にプリント配線基板３００対して予備加熱工程が開始される。タイミングｔ１からタイミングｔ２までの期間ｄ１は、半田フロー槽にプリント配線基板３００を投入する前の予備加熱段階を示している。予備加熱段階において、プリント配線基板３００は、急激な温度変化を防止するために徐々に加熱されてゆく。この予備加熱段階において、実線４０２が示すように、圧電素子１０１Ｙの１次側端子ｐとグランド端子ｇとの間には電圧が徐序に発生する。

タイミングｔ２になると、予備加熱工程が終了し、プリント配線基板３００は半田フロー槽に向けて搬送される。タイミングｔ３において、圧電素子１０１Ｙが半田フロー槽に突入する。この時、圧電素子１０１Ｙの表面温度は最も高くなり、圧電素子１０１Ｙの１次側端子ｐに生じた電荷の電荷量は最大となる。タイミングｔ３からタイミングｔ４までの期間、端子間電圧はＶ１に維持される。タイミングｔ４は、圧電素子１０１Ｙのグランド端子ｇも半田フロー槽に突入するタイミングである。タイミングｔ４で、１次側端子ｐとグランド端子とが半田噴流によってショート（短絡）され、端子間電圧は０となる。圧電素子１０１Ｙは、タイミングｔ３からタイミングｔ５までの期間ｄ２において、圧電素子１０１Ｙが半田フロー層を通過している。

タイミングｔ５で、圧電素子１０１Ｙは、半田フロー槽を抜ける。よって、タイミングｔ５で半田噴流によるショートが解除される。このとき、再び、圧電素子１０１Ｙの１次側端子ｐには電圧が発生し、圧電素子１０１Ｙの表面温度が低下するにしたがって、この電圧も低下していく。

一方で、タイミングｔ４で、圧電素子１０１Ｙの一次側端子ｐが半田噴流によってプリント配線基板３００上のランドと接続されるまで、圧電素子１０１Ｙの１次側端子ｐには電荷が発生する。発生した電荷は、圧電素子１０１Ｙの一次側の端子間電圧が放電開始電圧Ｖ１以上になると、圧電素子１０１Ｙの一次側端子ｐから周辺のランドへと放電してしまう。一次側端子ｐからランドへと放電される電荷の電荷量Ｑｓｐａｒｋは、圧電素子１０１Ｙの１次側の寄生容量Ｃ０と、放電開始電圧Ｖ１とにより表現される。Ｑｓｐａｒｋ＝Ｃ０×Ｖ１。

一次側端子ｐからランドへと放電された電荷は、このランドから、近接した周辺パターンへと放電を繰り返しながら伝搬していく。電荷は、伝搬する過程で、ＦＥＴ １１１Ｙのドレインへも放電する。電荷が放電する際に発生する電圧は非常に高電圧であるため、ＦＥＴ １１１Ｙのドレインーソース間の許容耐電圧よりも大きくなることがある。よって、放電によりＦＥＴ １１１Ｙのドレインがダメージを受けてしまう可能性がある。そこで、実施例１では、圧電素子１０１ＹとＦＥＴ １１１Ｙのドレインとの間に、ジャンパーピン１２１Ｙを設けることで、ＦＥＴ １１１Ｙのドレインがダメージを受けてしまう可能性を減少させている。

図５（ａ）は、フロー実装が終了した状態におけるジャンパーピンを示した図である。ジャンパーピン１２１Ｙは、半導体部品と圧電素子とがフロー実装されると形成されることになる閉回路を、少なくともフロー実装中は、開放状態に維持する。第１ジャンパー端子５０１と第２ジャンパー端子５０２とには、ジャンパ部品が取り付けられていないからである。このように、ジャンパーピン１２１Ｙがオープン状態なので、圧電素子１０１Ｙと、ＦＥＴ １１１Ｙのドレイン端子が電気的に未接続となる。すなわち、焦電効果によって圧電素子１０１Ｙで発生した電荷がＦＥＴ １１１Ｙへと伝播する経路が存在しない。その結果、焦電効果によって、ＦＥＴ １１１Ｙへストレスが加わる可能性がほとんどなくなる。

図５（ｂ）は、フロー実装が終了後にジャンパーピンを短絡した状態を示した図である。フロー実装の終了後に、別の工程で、第１ジャンパー端子５０１と第２ジャンパー端子５０２とにはジャンパ部品５０３が取り付けられる。これにより、第１ジャンパー端子５０１と第２ジャンパー端子５０２とがショートし、圧電素子１０１Ｙの１次側端子ｐと、ＦＥＴ １１１Ｙのドレインとが電気的に接続される。すなわち、閉回路が完成することになる。

本実施例によれば、半導体部品と圧電素子との間に放電遮断機構としてジャンパーピン１２１Ｙを設けることで、フロー実装工程において焦電効果により圧電素子から発生する放電から安価かつ簡単な方法で半導体部品を保護できる。

［実施例２］
実施例２では、上述した遮断機構を、半導体部品と圧電素子とを結ぶパターンの途中に挿入されたメカニカルスイッチにより実現する。図６（ａ）、図６（ｂ）及び図６（ｃ）が示す通り、ジャンパーピン１２１Ｙに代えて、メカニカルスイッチ１２２Ｙを備えている。実施例１では、フロー実装の終了後に短絡部品としてのジャンパ部品５０３の実装工程が必要であった。実施例２では、メカニカルスイッチ１２２Ｙをフロー実装することができるため、フロー実装後に別工程で追加部品を実装する必要がない。すなわち、実施例２では、メカニカルスイッチ１２２Ｙを切り替えるだけで済むため、より簡単な作業で、圧電素子と半導体部品とを接続することが可能となる。

メカニカルスイッチ１２２Ｙは、１つの接点間における電気的導通状態を簡単な動作で導通状態と非導通状態とに切り替え可能な部品である。メカニカルスイッチ１２２Ｙとしては、例えば、一般に市販されているトグルスイッチやスライドスイッチなどを採用できる。

図７（ａ）は、フロー実装が終了した状態におけるメカニカルスイッチを示した図である。フロー実装工程においては、メカニカルスイッチ１２２Ｙをオープン状態に切り替えておく。メカニカルスイッチ１２２Ｙがオープン状態であれば、圧電素子１０１ＹとＦＥＴ １１１Ｙのドレインとは電気的に未接続状態にある。すなわち、焦電効果によって圧電素子１０１Ｙで発生した電荷がＦＥＴ １１１Ｙへと伝播する経路が存在しない。その結果、焦電効果によって、ＦＥＴ １１１Ｙへストレスが加わる可能性がほとんどなくなる。

図７（ｂ）は、フロー実装が終了後にメカニカルスイッチを切り替えた状態を示した図である。フロー実装の完了後にメカニカルスイッチ１２２Ｙはオープン状態からショート状態に切り替えられる。これにより、圧電素子１０１ＹとＦＥＴ １１１Ｙのドレインとが電気的に接続される。

本実施例２によれば、放電遮断機構としてメカニカルスイッチ１２２Ｙを採用することで、実施例１と同様の効果を奏することができる。実施例２では、メカニカルスイッチ１２２Ｙをフロー実装することができるため、フロー実装後に別工程で追加部品を実装する必要がない。すなわち、実施例２では、メカニカルスイッチ１２２Ｙを切り替えるだけで済むため、実施例１と比較して、より簡単な作業で、圧電素子と半導体部品とを接続することが可能となる。

［実施例３］
実施例３では、上述した遮断機構を、フロー実装が終了するまでは実装されず、フロー実装が終了した後に半田で実装される部品により実現する。図８（ａ）、図８（ｂ）及び図８（ｃ）が示す通り、圧電素子１０１ＹとＦＥＴ １１１Ｙとを繋ぐパターンの一部にパターン切断部１２３Ｙが設けされている。パターン切断部１２３Ｙは、圧電素子１０１Ｙ側から延びているパターンの端部と、ＦＥＴ １１１Ｙのドレイン側から延びているパターンの端部とにより構成されている。これらの端部は、ランドまたはスルーホールとなっており、フロー実装の終了後に、別工程（例えば手半田工程）において、部品が実装される。部品は、単純な短絡部品であってもよいし、インダクタなどであってもよい。

図９（ａ）によれば、パターン切断部１２３Ｙが設けられているため、フロー実装中は、圧電素子１０１Ｙに接続されるパターンと、共振用コンデンサ１１５Ｙ、ＦＥＴ １１１Ｙ及び共振用インダクタ１１２Ｙに接続されるパターンとは導通していない。このように、焦電効果によって圧電素子１０１Ｙで発生した電荷がＦＥＴ １１１Ｙへと伝播する経路が存在しなければ、ＦＥＴ １１１Ｙへストレスが加わることがほとんどなくなる。図９（ｂ）によれば、フロー実装が完了した後は、手作業で、ジャンパ線９０３をスルーホール９０１，９０２に挿通し、半田付けする。これにより、圧電素子１０１ＹとＦＥＴ １１１Ｙのドレインとが導通する。

以上説明したように、本実施例によれば、比較的に安価な部品によって、実施例１と同様の効果を奏することができる。図９において、パターン切断部１２３Ｙにおける未実装部品の一例をジャンパ線９０３としたが、未実装部品は、ジャンパ線に限定されず、チップジャンパ等の圧電素子の動作に直接影響しない部品であれば何を用いても良い。また、スルーホールに代えて、ランド、端子などが採用されてもよい。

［実施例４］
実施例４は、実施例３の変形例であり、パターン切断部１２３Ｙを接続する部品を半田のみで構成したことに特徴がある。すなわち、上述した遮断機構が、半導体部品と圧電素子とを結ぶパターンのパターン切断部により実現される。パターン切断部は、フロー実装が終了するまでは開放されており、フロー実装が終了した後に手盛り半田によって短絡される。

図１０（ａ）によれば、パターン切断部１２３Ｙが設けられているため、フロー実装中は、圧電素子１０１Ｙに接続されるパターンと、共振用コンデンサ１１５Ｙ、ＦＥＴ １１１Ｙ及び共振用インダクタ１１２Ｙに接続されるパターンとは導通していない。このように、焦電効果によって圧電素子１０１Ｙで発生した電荷がＦＥＴ １１１Ｙへと伝播する経路が存在しなければ、ＦＥＴ １１１Ｙへストレスが加わることがほとんどなくなる。図１０（ｂ）によれば、フロー実装が完了した後は、手作業で、パターン切断部１２３Ｙに半田を盛り、パターン切断部１２３Ｙ導通させる。

以上説明したように、本実施例によれば、実施例３によりもさらに簡単な構成により、実施例１と同様の効果を奏することができる。なお、図１０（ａ）及び図１０（ｂ）が示すように、パターン切断部１２３Ｙの両端部の幅をパターンの幅より広くすることで、半田盛がしやすくなる利点がある。また、パターン切断部１２３Ｙの両端部間の距離も、半田盛がしやすいように、十分に近接していることが望ましいだろう。

［他の実施形態］
上述したように、半田付け工程において圧電素子から発生する放電現象から半導体部品を保護するために、半導体部品と圧電素子とを結ぶライン上に１つ以上のインダクタを設ける技術思想は、高圧電源装置に限らず、各種の電子装置に適用できる。高圧電源装置においては、例えば、圧電素子は圧電トランスであり、半導体部品は圧電トランスを駆動するためのスイッチング素子となろう。また、高圧電源装置は、電子写真方式の画像形成装置に搭載される電源装置であってもよい。この場合、高圧電源装置は、転写部または帯電部の少なくとも一方に高圧のバイアスを印加する電源装置として機能する。

Claims (9)

1. 電子装置であって、
   プリント配線基板と、
   前記プリント配線基板にフロー実装される半導体部品と、
   前記プリント配線基板にフロー実装される圧電素子と、
   前記半導体部品と前記圧電素子とが形成することになる閉回路の途中に、少なくともフロー実装中は該閉回路を開放状態に維持し、該フロー実装の終了後に該フロー実装とは異なる短絡手法によって短絡されることで該閉回路を完成させる遮断手段と
   を備えたこと特徴とする電子装置。
2. 前記遮断手段は、
   前記フロー実装において前記圧電素子から発生する放電現象から前記半導体部品を保護するための保護手段であること特徴とする請求項１に記載の電子装置。
3. 前記遮断手段は、
   前記半導体部品と接続された第１ジャンパー端子と、
   前記圧電素子と接続された第２ジャンパー端子と、
   前記フロー実装の終了後に前記第１ジャンパー端子と前記第２ジャンパー端子とを短絡させる短絡部品と
   を備えることを特徴とする請求項２に記載の電子装置。
4. 前記遮断手段は、
   前記半導体部品と前記圧電素子とを結ぶパターンの途中に挿入されたメカニカルスイッチであることを特徴とする請求項２に記載の電子装置。
5. 前記遮断手段は、
   前記フロー実装が終了するまでは実装されず、該フロー実装が終了した後に半田で実装される部品であることを特徴とする請求項２に記載の電子装置。
6. 前記遮断手段は、
   前記半導体部品と前記圧電素子とを結ぶパターンであって、前記フロー実装が終了するまでは開放されており、前記フロー実装が終了した後に手盛り半田によって短絡されるパターン切断部であることを特徴とする請求項２に記載の電子装置。
7. 高圧電源装置であって、
   請求項１ないし６のいずれか１項に記載の電子装置を備え、
   前記電子装置に搭載される圧電素子は圧電トランスであり、前記半導体部品は前記圧電トランスを駆動するためのスイッチング素子であることを特徴とする高圧電源装置。
8. 電子写真方式の画像形成装置であって、
   転写部と、
   帯電部と、
   前記転写部または前記帯電部の少なくとも一方に高圧のバイアスを印加する、請求項７に記載の高圧電源装置と
   を備えたことを特徴とする画像形成装置。
9. 半導体部品と圧電素子を搭載するプリント配線基板であって、
   前記半導体部品と前記圧電素子とが形成することになる閉回路の途中に、少なくともフロー実装中は該閉回路を開放状態に維持し、該フロー実装の終了後に該フロー実装とは異なる短絡手法によって短絡されることで該閉回路を完成させる遮断手段
   を備えたこと特徴とするプリント配線基板。

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