JP2017228662A - プリント回路基板、電源装置及び画像形成装置 - Google Patents

Abstract

【課題】回路基板上のデッドスペースを有効活用することにより基板面積及び部品数を増やすことなく、回路部品をサージ電圧から保護すること。
【解決手段】他の装置との電気的に接続される出力端子２を有するプリント回路基板であって、出力端子２より侵入した静電気によるサージ電圧又はサージ電流から保護すべきツェナーダイオードＺＤ１を有し、ツェナーダイオードＺＤ１から出力端子２または回路上のグランドに対する電流経路の回路パターンＦが、他の電流経路の回路パターンよりもインピーダンス又は寄生容量が大きくなるように形成されている。
【選択図】図３

Description

本発明は、静電気が印加されたときの回路部品を保護する回路パターンを備えるプリント回路基板に関し、特に人が触れ得るプリント回路基板の接点やアンテナなどに繋がる回路にて静電気によるサージ電流を抑制する回路パターンに関する。

多くの製品において、人体が触れる可能性のある部分、例えば電池の電極が接触する接点、電源コネクタ、通信コネクタ、各種センサ、メンテナンスポート、他ユニットとの接点のような箇所が存在する。このような部分（箇所）に、静電気を帯びた人体（例えば手や指）が触れることにより、製品のプリント回路基板に瞬間的に過大な電圧が印加されたり、過大な電圧により生じた過電流が流れたりする。このような過大な電圧（以下、サージ電圧という）が印加されたり、過電流が流れたりする時間は、ナノ秒単位の短い時間ではあるが、明らかに定格外の電圧、電流であるため、回路部品の中には壊れる部品も出てくる場合がある。このようなサージ電圧は、静電気放電（Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ：ＥＳＤ）と呼ばれる現象により生じることがある。このサージ電圧の対策として、一般的にはサージ電圧が印加される部分と回路との間に（又は回路上に）、抵抗・コンデンサ・ダイオード・コイル等を挟むことにより、サージ電圧やサージ電流を抑える対策が行われている。例えば、特許文献１では、メモリカードコネクタを介して流入する静電気対策が開示されている。特許文献１では、メモリカードコネクタのコネクタピンに直に静電気が流入することを防ぐために、コネクタピン近傍に避雷針の役目を有する静電気導入ピンを設けて静電気を誘導している。更に、流入した静電気によるサージ電流をパターン配線で形成されたパターンコイルによって減衰させて、周辺回路への電磁気学的影響を軽減している。

特開２０１２−２４３９７７号公報

大量生産される製品では、コストへの影響を考慮してプリント回路基板に実装する部品は機能上、必要最小限の部品とすることが求められている。そのため、上述した静電対策においても、コストアップせずにＥＳＤ耐量を高めることが求められている。また、近年、製品の小型化が進むにつれて、部品が実装される基板のサイズも小さくなり、部品の実装密度が高くなっている。上述したパターン配線で形成されたパターンコイルは、殆どコストアップせずに対応できるという点では有効である一方、パターンコイルが占有する基板上の面積が増加し、部品が実装可能な面積を減少させてしまう点が課題となる。また、上述した背景技術は、メモリカードコネクタのコネクタピンそのものに静電気が流入した場合の対策とはなっていないため、静電気導入ピンを設置できないような構成の場合には回路そのものを保護することができないという課題がある。

本発明は、このような状況のもとでなされたもので、回路基板上のデッドスペースを有効活用することにより基板面積及び部品数を増やすことなく、回路部品をサージ電圧から保護することを目的とする。

前述の課題を解決するために、本発明は、以下の構成を備える。

（１）他の装置との電気的に接続される接点を有するプリント回路基板であって、前記接点より侵入した静電気によるサージ電圧又はサージ電流から保護すべき回路部品を有し、前記保護すべき回路部品から前記接点または回路上の安定電位部に対する電流経路の回路パターンが、他の電流経路の回路パターンよりもインピーダンス又は寄生容量が大きくなるように形成されていることを特徴とするプリント回路基板。

（２）前記（１）に記載のプリント回路基板を備え、前記プリント回路基板の前記接点に接続された負荷に電力を供給することを特徴とする電源装置。

（３）記録紙に画像形成を行う画像形成手段と、前記（２）に記載の電源装置と、を備えることを特徴とする画像形成装置。

本発明によれば、回路基板上のデッドスペースを有効活用することにより基板面積及び部品数を増やすことなく、回路部品をサージ電圧から保護することができる。

実施例１〜３のレーザビームプリンタの概略断面図 実施例１〜３の高電圧生成回路の回路図 実施例１の回路基板の回路パターンを説明する図 実施例２の回路基板の回路パターンを説明する図 実施例３の回路基板の回路パターンを説明する図 実施例３の回路基板の回路パターンを説明する図

以下に、図面を参照して本発明の実施の形態について詳細に説明する。

［画像形成装置の構成］
実施例１の回路基板が適用される装置の一例として、高電圧を生成する電源装置がある。また、このような電源装置を備える装置として、電子写真方式により記録紙にトナーによる画像形成を行う画像形成装置がある。まず、画像形成装置の概要について以下に説明する。

画像形成装置の一例として、レーザビームプリンタを例にあげて説明する。図１に電子写真方式のプリンタの一例であるレーザビームプリンタ５００の概略構成を示す。レーザビームプリンタ５００は、静電潜像が形成される像担持体としての感光ドラム５１１、感光ドラム５１１を一様に帯電する帯電部５１７（帯電手段）を備えている。レーザビームプリンタ５００は、感光ドラム５１１を走査し感光ドラム５１１上に静電荷による静電潜像を形成する露光部５１３（露光手段）、感光ドラム５１１上の静電潜像に静電気力によりトナーを付着させて現像する現像部５１２（現像手段）を備えている。そして、感光ドラム５１１に現像されたトナー像を、カセット５１６から供給された記録材としてのシート（不図示）に転写部５１８（転写手段）の静電気力によって転写して、シートに転写したトナー像を定着器５１４で定着してトレイ５１５に排出する。この感光ドラム５１１、帯電部５１７、現像部５１２、転写部５１８が画像形成部である。また、レーザビームプリンタ５００は、低電圧及び高電圧を生成する電源装置５５０を備えている。なお、電源装置５５０を適用可能な画像形成装置は、図１に例示したものに限定されず、例えば複数の画像形成部を備える画像形成装置であってもよい。更に、感光ドラム５１１上のトナー像を中間転写ベルトに転写する一次転写部と、中間転写ベルト上のトナー像をシートに転写する二次転写部を備える画像形成装置であってもよい。

レーザビームプリンタ５００は、画像形成部による画像形成動作や、シートの搬送動作を制御するコントローラ５２０を備えている。電源装置５５０の低電圧を生成する低電圧生成部は、例えばコントローラ５２０や、感光ドラム５１１を回転するため、又はシートを搬送する各種ローラ等を駆動するためのモータ等の駆動部に電力を供給する。また、電源装置５５０の高電圧を生成する高電圧生成部は、例えば帯電部５１７や現像部５１２、転写部５１８に電力を供給する。なお、電源装置５５０は、低電圧生成部及び高電圧生成部を備えているが、低電圧生成部のみを備える電源装置と高電圧生成部のみを備える電源装置の２種類の電源装置を備える構成でもよい。この場合、帯電部５１７、現像部５１２、転写部５１８には、それぞれ高電圧を生成する電源装置の回路基板が取り付けられ、帯電時、現像時、転写時に必要な高電圧を供給する構成でもよい。

このように、電子写真方式では、帯電、露光、現像、転写等の各プロセスにおいて高電圧の静電気力が利用されるため、様々な極性の様々な高電圧が必要となる。また、画像形成装置では、一般的に感光ドラムや現像剤（トナー）が格納された現像剤容器などは消耗品であるため、着脱可能なカートリッジとなっている構成が多い。そのため、画像形成装置は負荷に電力を供給する電源装置を備え、電源装置で生成された高電圧が各カートリッジに供給され、各カートリッジでは。供給された高電圧による静電気力を利用した電子写真プロセスが実行される。

画像形成装置本体とカートリッジとが電気的に接続される接点部分は、挿抜可能なカートリッジが確実に画像形成装置本体と接続されるために、広い板状やバネ状、突出した金属板などの形状を有し、接点部分は画像形成装置本体内に露出した構成となっている。そして、この接点部分は、カートリッジが装着されていないときには、ユーザ等の手や指が容易に接触可能な箇所である。そのため、接点部分は、人の手や指が接触することにより、人体に帯電して蓄積された静電気が印加され（侵入し）、ＥＳＤが生じる箇所でもある。本実施例では、このような接点のうちの一つに、サージ電圧が印加された場合に、回路部品をサージ電圧から保護する例について説明する。

［高電圧生成回路］
画像形成装置が備える高電圧電源において、高電圧を生成する方法は様々な方式があるが、本実施例の回路の一例として、ＥＳＤに弱い方式の回路を図２に示す。図２に示す回路は、コッククロフト・ウォルトン回路と呼ばれる方式の回路であり、コンデンサへの充電と充電された電圧との加算を繰り返すことで昇圧する回路である。図２に示す回路は、抵抗Ｒ１〜Ｒ３、コイルＬ１、ＭＯＳ型の電界効果トランジスタＱ１（以下、ＦＥＴ Ｑ１という）、コンデンサＣ１〜Ｃ８、ダイオードＤ１〜Ｄ８、ツェナーダイオードＺＤ１から構成されている。また、電圧Ｖｃｃは２４Ｖの直流電圧である。

続いて、回路動作について説明する。図２において、入力端子１に方形波のパルス信号が入力され、ＦＥＴ Ｑ１をオン・オフさせる。ＦＥＴ Ｑ１がオン状態のときには、コイルＬ１には電流が流れ、磁束エネルギーが充填されるとともに、ダイオードＤ１を通してコンデンサＣ１にも電流が流れ、コンデンサＣ１が充電される。このとき、コンデンサＣ１に充電される電圧は、コイルＬ１の両端に生じている電圧、即ち直流電圧Ｖｃｃとほぼ同じ電圧である。次に、ＦＥＴ Ｑ１がオフ状態になると、コイルＬ１は自己誘導によりコイルＬ１の両端にそれまでとは極性が逆で、直流電圧Ｖｃｃより大きい電圧を発生させる。このとき、コイルＬ１とコンデンサＣ１が直列に接続され、コイルＬ１に発生する電圧とコンデンサＣ１に充電された電圧とが加算されて、ダイオードＤ２を経由して、コンデンサＣ２に充電される。図２に示すダイオードＤ２、コンデンサＣ２よりも図中右側の回路構成は、同じ回路構成であり、上述した同様の回路動作が繰り返され、各コンデンサに蓄積される電圧が増幅されていく。

ツェナーダイオードＺＤ１は、出力端子２から出力される出力電圧を安定させるために設けられている。ツェナーダイオードＺＤ１のカソード端子は出力端子２と抵抗Ｒ３の一端に接続され、アノード端子はグランド（以下、ＧＮＤともいう）に接続されている。図２の回路はフィードバック回路を有していないため、部品のばらつきや負荷の変動で出力電圧が変化してしまう。そのため、出力電圧を低コストで安定させるために、ツェナーダイオードＺＤ１が追加されている。例えば、出力端子２から直流電圧３００Ｖの出力が必要な場合には、抵抗Ｒ３とコンデンサＣ８とダイオードＤ８のカソード端子とが接続された接続点Ａにおいて、最悪の条件下でも３００Ｖ以上の直流電圧が出力されるように回路設計が行われる。そして、ツェナー電圧が３００ＶのツェナーダイオードＺＤ１を用いることにより、図２に示す回路は、出力端子２に３００Ｖの直流電圧を安定して出力する回路となる。なお、出力端子２は、カートリッジが画像形成装置に装着された場合に、カートリッジに高電圧を供給する接点部分である。

図２に示す回路において、出力端子２から安定電位部であるグランドへのインピーダンスを考えると、２つのインピーダンスがある。１つはツェナーダイオードＺＤ１を介したインピーダンス、もう１つは抵抗Ｒ３を介したコンデンサとダイオードから構成される多段回路のインピーダンスである。２つのインピーダンスを比べると、ツェナーダイオードＺＤ１のインピーダンスの方が小さい。そのため、出力端子２に上述したＥＳＤによるサージ電圧が印加された場合には、ほぼ全てのＥＳＤによるサージ電流がツェナーダイオードＺＤ１を流れることとなり、ツェナーダイオードＺＤ１が破壊される可能性が高くなる。そこで、本実施例では、図２のツェナーダイオードＺＤ１のアノード端子とＧＮＤとの間の回路部分Ｂの回路パターンを波状の回路パターンに変形させる。これにより、回路パターンによるインピーダンスを意図的に大きくすることにより、ＥＳＤによるサージ電流のピーク電流値を抑えて、ツェナーダイオードＺＤ１に対する影響を低減することを考える。

［回路パターンによるインピーダンスの増加］
図３は、図２に示す接続点Ａから出力端子２との間の回路における、プリント回路基板上（以降、回路基板という）の部品の配置、及び回路パターンを示す模式図である。図３に示すＲ３、ＺＤ１、Ａ、Ｂ、２はそれぞれ前述した図２の抵抗Ｒ３、ツェナーダイオードＺＤ１、接続点Ａ、回路部分Ｂ、出力端子２を表している。また、アースターミナル部品Ｃは、図３に示す基板を画像形成装置の筐体に固定し、かつ筐体のＧＮＤとの接続を行う部品である。また、点線で囲まれた領域Ｄは、回路基板上に表面実装部品の配置を禁止した領域（以下、部品配置禁止領域という）であり、ここには部品を実装することができない。回路基板をビスで固定するアースターミナル部品の近傍では、筐体やモールド部品などが基板の近傍に存在するため、表面実装部品の配置を禁止する領域になることが多い。破線で示す回路パターンＥは、ツェナーダイオードＺＤ１のアノード端子からアースターミナル部品Ｃまでの回路部分Ｂ（図２）を最短ルート（最短距離）で接続した場合の回路パターンである。本実施例では、ＥＳＤによるサージ電流がツェナーダイオードＺＤ１を介して流れる電流経路のうち、回路部分Ｂの回路パターンＦを、アースターミナル部品Ｃを中心とする領域Ｄに形成している。これにより、本来デッドスペースとなってしまう部品配置禁止領域である領域Ｄを有効活用している。

図３において、ツェナーダイオードＺＤ１のアノード端子からアースターミナル部品Ｃまでの領域Ｂの部分の回路パターンＦを波状（クランク形状）にしたことによる効果を、破線で示す回路パターンＥとの比較により説明する。回路基板上の回路パターンの抵抗値は、次の式により、求めることができる。
抵抗値＝抵抗率×（長さ／断面積）
ここで、抵抗率は回路パターンに使用する材料の抵抗率、長さは回路パターンの長さ、断面積は回路パターンの断面積を指す。回路パターンに使用する材料である銅の抵抗率を１．６８×１０^−８、回路パターンの銅の厚みを一般的なＦＲ１基板の銅の厚みである３５μｍ、回路パターンの幅を０．２ｍｍとする。回路パターンＥの長さを１０ｍｍとした場合の回路パターンの抵抗値は、上述した式により、２４ｍΩ（＝１．６８×１０^−８×１０ｍｍ／（０．２ｍｍ×３５×１０^−４）という結果となる。一方、本実施例の領域Ｂの波状の回路パターンＦの長さは回路パターンＥの５．２３倍なので、領域Ｂの波状の回路パターンＦの抵抗値は、約１２６ｍΩということになる。このように、ＥＳＤによるサージ電流がツェナーダイオードＺＤ１を流れる際のインピーダンスが、回路パターンＦの場合には回路パターンＥと比べて５倍以上になることにより、サージ電流の尖頭値（ピーク電流値）を下げることができる。実際の素子破壊はエネルギー量で決まるため、リアクタンスの影響を受け、時間の要素も入り計算での予測は複雑になるが、静電気は有限の電荷量であるため、時間をかけて放電するほど周囲へのリーク分が残りのエネルギーの減少に大きく寄与する。その結果、素子に与えるエネルギー量自体を少なくすることができる。その結果、ツェナーダイオードＺＤ１をＥＳＤによるサージ電圧から保護することができる。なお、回路パターンの形状については、本実施例では波状の回路パターンＦについて説明したが、この形状に限定されるものではない。例えば、回路パターンＦの波部分の振幅を一定にすることによりバネ形状とした回路パターンでもよいし、一端をツェナーダイオードＺＤ１のアノード端子に接続され、他端をアースターミナル部品Ｃに接続された渦巻き形状の回路パターンでもよい。

以上説明したように、本実施例によれば、回路基板上のデッドスペースを有効活用することにより基板面積及び部品数を増やすことなく、回路部品をサージ電圧から保護することができる。回路基板上のデッドスペースである表面実装部品の配置禁止領域に設けられた回路パターンをわずかに変形させただけでも、回路抵抗成分を大きくすることができる。これにより、ＥＳＤによるサージ電流の尖頭値を抑えることができ、サージ電流が流れる回路部品の破壊を抑制することができる。また、サージ電流の電流尖頭値を抑えることができるため、周辺回路に対する電磁ノイズも抑えることができる。

実施例１では、図２に示す出力端子２の部分にＥＳＤによるサージ電圧が印加された場合に対して、回路パターンによる抵抗成分を意図的に大きくすることにより、ＥＳＤによるサージ電流のピーク電流値を抑える回路パターンの例について説明した。実施例１では、図２のツェナーダイオードにＥＳＤによるサージ電流が流れる場合の回路パターンについて説明したが、実施例２では図２の回路においてツェナーダイオードがない場合の回路パターンの変形について説明する。

図２の回路において、ツェナーダイオードＺＤ１がない場合には、出力端子２に印加されたＥＳＤによるサージ電圧は、全て抵抗Ｒ３を通り、コンデンサとダイオードの多段回路部分に印加される。この多段回路は高電圧を出力する回路であるが、個々のコンデンサとダイオードの耐圧（耐量）は比較的低い。例えば、出力端子２に出力される直流電圧が５００Ｖである場合、出力電圧値は各コンデンサに蓄積された電圧の合計値であるため、各コンデンサと各ダイオードに実際に印加される電圧は１５０Ｖ程度である。そのため、個々のコンデンサとダイオードには、ラインナップとして豊富に存在する２５０Ｖ耐圧のチップ部品などが使用される。出力端子２から流入するＥＳＤによるサージ電圧も個々のコンデンサやダイオードに対しては、分圧された状態で印加されるが、その分圧比は均等ではないため、負荷の集中したいずれかの部品が壊れやすくなる。

［回路パターンによるインピーダンスの増加］
図４は、図２においてツェナーダイオードＺＤ１がない場合の接続点Ａから出力端子２までの間の回路における回路基板上の部品の配置、及び回路パターンを示す模式図である。図４に示すＲ３、Ａ、２はそれぞれ図２の抵抗Ｒ３、接続点Ａ、出力端子２を表している。また、図４に示すＣ、Ｄは、図３と同様に、アースターミナル部品Ｃ、部品配置禁止領域である領域Ｄを表している。図４では、一端が抵抗Ｒ３に接続された第一の回路パターンである回路パターンＧと、一端がアースターミナル部品Ｃに接続された第二の回路パターンである回路パターンＨが追加されている。

回路パターンＧ、Ｈは、共に複数の櫛部分を有する回路パターンであり、回路パターンＧの櫛部分と櫛部分の隙間に、回路パターンＨの櫛部分が挿入され（入り込み）、互いの櫛部分が対向する形状の回路パターンとなっている。このように本実施例では、ＧＮＤに接続されるアースターミナル部品Ｃに接続された回路パターンＨに対して回路パターンＧを並走させる形状とすることにより、回路パターンの長さを意図的に長くしている。これにより、回路パターンＧと回路パターンＨとの間に形成される容量成分である寄生容量を増加させることができる。そして、形成された寄生容量は、抵抗Ｒ３と積分回路を構成する。その結果、出力端子２から接続点Ａまでの間に、ＥＳＤにより印加されたサージ電圧を減衰させることができ、回路パターンＧ、Ｈを設ける対策を行わない場合と比べ、回路部品が受けるダメージを抑制することができる。このように、本実施例でも実施例１と同様に、形成された寄生容量は、回路パターンにより形成されている。

また、回路パターンＧ、及び回路パターンＧに対向する回路パターンＨは領域Ｄ内に設けられ、アースターミナル部品Ｃ近傍の部品配置禁止領域を有効活用することができる。なお、回路パターンの形状については、本実施例では櫛形状の回路パターンについて説明したが、回路パターンの形状については、この形状に限定されるものではない。例えば、回路パターンＧ、Ｈの形状を櫛形状から渦巻き形状とし、回路パターンＧの渦巻き形状の部分が、回路パターンＨの渦巻き形状の部分の隙間に入り込む構成にしてもよい。更に、本実施例の回路パターンは、回路基板の同一面に形成した回路パターンであるが、例えば、回路基板を挟んで（回路基板を介して）、互いに対向する面（反対側の面）に設けた回路パターンによりコイル（寄生容量）を形成してもよい。
以上説明したように、本実施例によれば、回路基板上のデッドスペースを有効活用することにより基板面積及び部品数を増やすことなく、回路部品をサージ電圧から保護することができる。

実施例１では抵抗成分を増加させる波型の回路パターンについて、実施例２では容量成分を増加させる櫛型の回路パターンについて説明した。なお、このように回路パターンの形状により、抵抗やコンデンサと同様、抵抗成分や容量成分を形成する回路パターンを、以下ではパターン形成部品ともいう。実施例３では、その他の回路パターンとして容量成分を増加させる回路パターン、インダクタンス成分及び抵抗成分を増加させる回路パターンについて説明する。

［容量成分を増加させる回路パターン］
図５は、容量成分を増加させる回路基板の回路パターンを示した模式図である。図５（ａ）は、回路基板を介して容量成分を増加させるパターン形成部品の模式図である。図５（ａ）では、容量成分を増加させる対象となる信号パターン４と、回路基板５を挟んで対向する位置に、パターン形成部品である回路パターン３が設けられている。なお、図５（ａ）の回路基板５は、回路パターンを片面に配置可能な片面一層の基板（片面基板ともいう）、又は回路パターンを回路基板の両面に配置可能な両面基板とする。また、回路パターン３が設けられる（挿入される）場所は、前述した実施例２と同様に、対象となる信号パターン４と回路基板５を介して対向する場所、又は信号パターンとの間の容量成分が増加する場所であればよい。なお、回路基板５が両面基板の場合には、回路パターン３はＧＮＤパターンを配置し、回路基板が片面一層の場合には、例えば実施例１で説明した筐体のアースに接続されるアースターミナル部品の板金の一部等の金属部品を配置すればよい。

図５（ｂ）は、回路基板として多層基板を用いた場合の容量成分を増加させるパターン形成部品の模式図である。図５（ｂ）では、回路基板６は２つの内層を有する多層基板であるため、回路基板６の両面だけでなく、基板内部の内層にも信号パターンやＧＮＤパターンを配置することができる。例えば、図５（ｂ）では、容量成分を増加させる対象となる信号パターンには、回路基板６の表面に配置された信号パターン９の他に、回路基板６の内部（内層）に配置された信号パターン１０がある。一方、信号パターンと対向させて容量成分を増加させるパターン形成部品である回路パターンには、回路基板６の表面に配置されたＧＮＤパターン８の他に、回路基板６の内部（内層）に配置されたＧＮＤパターン７がある。多層基板は多くの内層を有し、内層に信号パターンやＧＮＤパターンを配置することができる。そこで、信号パターンが回路基板の表面に配置されている場合には、ＧＮＤパターンは内層の信号パターンに対向する位置に配置する。一方、信号パターンが回路基板の内層に配置されている場合には、ＧＮＤパターンは回路基板の表面の信号パターンに対向する位置に配置する。その結果、図５（ｂ）では、対象となる信号パターン（信号パターン９）と信号パターンと対向させるパターン形成部品であるＧＮＤパターン（ＧＮＤパターン７）との距離を、図５（ａ）のように基板の両面に配置する場合よりも小さくすることができる。容量成分は、信号パターンと対向するＧＮＤパターンとの間の距離が小さいほど、大きくなる。したがって、図５（ｂ）の多層基板の場合には、図５（ａ）の片面一層基板、又は両面基板に比べて、より大きな容量成分を形成することができる。

［インダクタンス成分を増加させる回路パターン］
図６（ａ）は、回路基板として片面一層基板を用いた場合のインダクタンス成分を増加させるパターン形成部品の模式図である。図６（ａ）は、回路パターンが配置された面を示した模式図であり、回路基板上には回路パターンＪ１〜Ｊ４が配置され、回路パターンＪ１〜Ｊ４は、互いに他の回路パターンとは接続されていない、独立した回路パターンである。一方、回路パターンを設けることができない回路基板の裏面側には、破線で示すジャンパー線Ｋ１〜Ｋ３が配置されている。そして、ジャンパー線Ｋ１は回路パターンＪ１と回路パターンＪ２とを接続し、ジャンパー線Ｋ２は回路パターンＪ２と回路パターンＪ３とを接続し、ジャンパー線Ｋ３は、回路パターンＪ３と回路パターンＪ４とを接続している。回路パターンにより、インダクタンス成分を増加させるためには、磁束が打ち消し合うように回路パターンを配置すればよい。そのため、図６（ａ）では、回路パターンＪ１、Ｊ２、Ｊ３、Ｊ４に流れる電流の方向が同じになるように、上述したジャンパー線Ｋ１〜Ｋ３による接続により、回路パターンＪ１〜Ｊ４を接続している。このようにジャンパー線を利用することで、片面基板でも少ない面積で効率的にインダクタンス成分を形成することができる。また、ジャンパー線Ｋ１〜Ｋ３を介して、回路パターンＪ１〜Ｊ４を接続することにより、図中、回路パターンＪ１の左側端部と回路パターンＪ４の右側端部とを最短距離で結んだ回路パターンに比べて、回路パターンの長さが長くなる。これにより、抵抗成分も増加させることができる。

図６（ｂ）は、回路基板として両面基板又は多層基板を用いた場合のインダクタンス成分を増加させるパターン形成部品の模式図である。図６（ｂ）は、回路パターンが配置された回路基板の面を示した模式図であり、回路基板上には回路パターンＬ１〜Ｌ６が配置され、回路パターンＬ１〜Ｌ６は、互いに他の回路パターンとは接続されていない、独立した回路パターンである。破線で示す回路パターンＭ１〜Ｍ５は、回路基板の回路パターンＬ１〜Ｌ６が配置された面と対向する面（両面基板の場合）、又は内層（多層基板の場合）に配置されたパターン形成部品である回路パターンである。図６（ｂ）では、回路パターンＭ１は回路パターンＬ１と回路パターンＬ２とを接続し、回路パターンＭ２は回路パターンＬ２と回路パターンＬ３とを接続し、回路パターンＭ３は回路パターンＬ３と回路パターンＬ４とを接続している。更に、回路パターンＭ４は回路パターンＬ４と回路パターンＬ５とを接続し、回路パターンＭ５は回路パターンＬ５と回路パターンＬ６とを接続している。回路基板が両面基板、又は多層基板の場合にはビアが使用でき、別層（両面基板の場合には裏面、多層基板の場合には内層）による回路パターンの斜め配線も可能である。そのため、図６（ｂ）の回路パターンでは、図６（ａ）の場合と比べて、更に少ない面積でインダクタンス成分を形成することができる。なお、図６（ｂ）においても、回路パターンＬの図中下部の端部と回路パターンＭの図中上部の端部とを最短距離で結んだ場合の回路パターンに比べて、回路パターンの長さを長くすることによって、抵抗成分を増加させることができる。

以上説明したように、本実施例によれば、回路基板上のデッドスペースを有効活用することにより、基板面積及び部品数を増やすことなく、回路部品をサージ電圧から保護することができる。

２ 出力端子
Ｆ 回路パターン
ＺＤ１ ツェナーダイオード

Claims (22)

1. 他の装置との電気的に接続される接点を有するプリント回路基板であって、
   前記接点より侵入した静電気によるサージ電圧又はサージ電流から保護すべき回路部品を有し、前記保護すべき回路部品から前記接点または回路上の安定電位部に対する電流経路の回路パターンが、他の電流経路の回路パターンよりもインピーダンス又は寄生容量が大きくなるように形成されていることを特徴とするプリント回路基板。
2. 前記保護すべき回路部品は、前記保護すべき回路部品の周辺に実装された他の回路部品に比べ前記インピーダンスが低く、
   前記サージ電流が流れる電流経路に配置された前記保護すべき回路部品に直列に接続される回路パターンは、前記インピーダンス又は前記寄生容量を大きくする形状を有することを特徴とする請求項１に記載のプリント回路基板。
3. 前記回路パターンは、前記保護すべき回路部品とグランドを接続する回路パターンで、前記プリント回路基板上の回路部品の実装が禁止されている領域に配置され、
   前記回路パターンの長さは、前記保護すべき回路部品と前記グランドとを最短距離で接続する回路パターンよりも長いことを特徴とする請求項２に記載のプリント回路基板。
4. 前記回路パターンの形状は、流れる電流による磁束が互いに打ち消し合うような這い回し形状であることを特徴とする請求項３に記載のプリント回路基板。
5. 前記プリント回路基板を固定し、グランドと接続するためのアースターミナルを備え、
   前記回路パターンは、前記アースターミナルに接続されていることを特徴とする請求項３又は請求項４に記載のプリント回路基板。
6. 前記回路パターンは、前記保護すべき回路部品とグランドを接続する回路パターンで、前記プリント回路基板上の回路部品の実装が禁止されている領域に配置され、
   前記回路パターンは、前記プリント回路基板を介して、該回路パターンが配置された前記プリント回路基板の面とは異なる面に配置されたジャンパー線又は回路パターンと接続されていることを特徴とする請求項２に記載のプリント回路基板。
7. 前記プリント回路基板を固定し、グランドと接続するためのアースターミナルを備え、
   前記回路パターンは、前記アースターミナルに接続されていることを特徴とする請求項６に記載のプリント回路基板。
8. 前記プリント回路基板は、片面に回路パターンを配置可能な片面基板であり、
   前記領域に配置された前記回路パターンは、互いに接続されていない複数の回路パターンを有し、
   前記複数の回路パターンは、前記複数の回路パターンが配置された前記プリント回路基板の面と反対側の面に配置されたジャンパー線を介して接続されていることを特徴とする請求項６又は請求項７に記載のプリント回路基板。
9. 前記プリント回路基板は、両面に回路パターンを配置可能な両面基板であり、
   前記領域に配置された前記回路パターンは、互いに接続されていない複数の回路パターンを有し、
   前記複数の回路パターンは、前記複数の回路パターンが配置された前記プリント回路基板の面と反対側の面に配置された回路パターンを介して接続されていることを特徴とする請求項６又は請求項７に記載のプリント回路基板。
10. 前記プリント回路基板は、基板内部に回路パターンを配置可能な複数の内層を有する多層基板であり、
    前記領域に配置された前記回路パターンは、互いに接続されていない複数の回路パターンを有し、
    前記複数の回路パターンは、前記内層に配置された回路パターンを介して接続されていることを特徴とする請求項６又は請求項７に記載のプリント回路基板。
11. 前記保護すべき回路部品は、前記サージ電流又は前記サージ電圧に対する耐量が低く、
    前記接点から前記保護すべき回路部品までの電流経路には、前記インピーダンス又は前記寄生容量を大きくする形状を有する回路パターンが配置されていることを特徴とする請求項１に記載のプリント回路基板。
12. 前記回路パターンは、前記接点と前記保護すべき回路部品とを接続する回路パターンに接続された第一の回路パターンと、一端をグランドに接続された第二の回路パターンとを、有し、
    前記第一の回路パターンは、前記プリント回路基板上の回路部品の実装が禁止されている領域に配置され、
    前記第一の回路パターン及び前記第二の回路パターンは、互いに対向する位置に配置されていることを特徴とする請求項１１に記載のプリント回路基板。
13. 前記第二の回路パターンは、前記プリント回路基板上の回路部品の実装が禁止されている領域に配置されていることを特徴とする請求項１２に記載のプリント回路基板。
14. 前記第一の回路パターン及び前記第二の回路パターンは、それぞれ複数の櫛部を有する回路パターンであり、
    前記第一の回路パターンの各櫛部は、前記第二の回路パターンの櫛部と櫛部との隙間に配置されていることを特徴とする請求項１３に記載のプリント回路基板。
15. 前記第一の回路パターン及び前記第二の回路パターンは、それぞれ渦巻き形状を有する回路パターンであり、
    前記第一の回路パターンの前記渦巻き形状の部分は、前記第二の回路パターンの前記渦巻き形状の部分の隙間に入り込むように配置されていることを特徴とする請求項１３に記載のプリント回路基板。
16. 前記第二の回路パターンは、前記プリント回路基板を固定し、グランドと接続するためのアースターミナルに接続されていることを特徴とする請求項１３から請求項１５のいずれか１項に記載の回路基板。
17. 前記プリント回路基板は、両面に回路パターンを配置可能な両面基板であり、
    前記第二の回路パターンは、前記第一の回路パターンが配置された前記プリント回路基板の面と反対側の面の、前記第一の回路パターンと対向する位置に配置されていることを特徴とする請求項１２に記載のプリント回路基板。
18. 前記プリント回路基板は、基板内部に回路パターンを配置可能な複数の内層を有する多層基板であり、
    前記第一の回路パターンが前記プリント回路基板の表面に配置されている場合には、前記第二の回路パターンは前記内層の前記第一の回路パターンに対向する位置に配置され、
    前記第一の回路パターンが前記プリント回路基板の前記内層に配置されている場合には、前記第二の回路パターンは前記プリント回路基板の表面の前記第一の回路パターンに対向する位置に配置されていることを特徴とする請求項１２に記載のプリント回路基板。
19. 前記第二の回路パターンは、グランドに接続されていることを特徴とする請求項１７又は請求項１８に記載のプリント回路基板。
20. 前記領域は、前記アースターミナルの近傍の領域であることを特徴とする請求項５、請求項７、請求項１６のいずれか１項に記載のプリント回路基板。
21. 請求項１から請求項２０のいずれか１項に記載のプリント回路基板を備え、
    前記プリント回路基板の前記接点に接続された負荷に電力を供給することを特徴とする電源装置。
22. 記録紙に画像形成を行う画像形成手段と、
    請求項２１に記載の電源装置と、
    を備えることを特徴とする画像形成装置。

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