JP2010245084A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP2010245084A JP2010245084A JP2009088741A JP2009088741A JP2010245084A JP 2010245084 A JP2010245084 A JP 2010245084A JP 2009088741 A JP2009088741 A JP 2009088741A JP 2009088741 A JP2009088741 A JP 2009088741A JP 2010245084 A JP2010245084 A JP 2010245084A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- semiconductor substrate
- support
- thin film
- pad electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Dicing (AREA)
Abstract
【課題】半導体装置の帯電を防止して、半導体装置の歩留まり、及び回路基板等への実装時の歩留まりの低下を防止する。
【解決手段】本発明の半導体装置は、電子デバイス10Dが表面に形成された半導体基板10と、その表面が半導体基板10の表面に貼り合わされた絶縁体からなる支持体14と、支持体14の裏面を覆う導電性薄膜19と、電子デバイス10Dと接続されたパッド電極12と、パッド電極12と接続され半導体基板10の裏面に延びる配線16と、を備えることを特徴とする。
【選択図】図9
【解決手段】本発明の半導体装置は、電子デバイス10Dが表面に形成された半導体基板10と、その表面が半導体基板10の表面に貼り合わされた絶縁体からなる支持体14と、支持体14の裏面を覆う導電性薄膜19と、電子デバイス10Dと接続されたパッド電極12と、パッド電極12と接続され半導体基板10の裏面に延びる配線16と、を備えることを特徴とする。
【選択図】図9
Description
本発明は、半導体装置及びその製造方法に関し、特に、チップサイズパッケージの構造を有した半導体装置及びその製造方法に関するものである。
近年、新たなパッケージ技術として、チップサイズパッケージ(Chip Size Package)が注目されている。チップサイズパッケージは、半導体チップの外形寸法と略同サイズの外形寸法を有する小型パッケージである。
以下に、チップサイズパッケージの1つであるBGA型の半導体装置の構成例について説明する。図10に示すように、半導体基板110の表面に電子デバイス110Dが形成されている。電子デバイス110Dを含む半導体基板110の表面は絶縁膜111に覆われ、裏面は絶縁膜115に覆われている。さらに、半導体基板110の表面には、接着剤層113を介して、ガラス等の絶縁体からなり半導体基板110よりも広い表面を有した支持体114が貼り合わされている。ここでは、半導体基板110と対向する側の面を支持体の表面として説明する。支持体114の側面の傾斜部114Sより内側には、電子デバイス110Dと接続されたパッド電極112が配置されている。また、支持体114の傾斜部114Sよりも内側には、絶縁膜111,115の開口部を通してパッド電極112と接続され、半導体基板110の裏面に延びる配線116が形成されている。支持体114の傾斜部114Sから半導体基板110の裏面に至る領域は保護膜118に覆われており、その保護膜118に設けられた開口部を通して配線116と接続されたバンプ電極120が形成されている。
この半導体装置を電子機器に組み込む際には、各バンプ電極120をプリント基板等の回路基板(不図示)上の配線パターン(不図示)に接続することで、電子デバイス110Dと、回路基板上に搭載された外部回路(不図示)とを電気的に接続している。
なお、BGA型の半導体装置については、特許文献1に記載されている。
しかしながら、上述した半導体装置の支持体の裏面114Bは、絶縁体であるガラスが露出する面であることから、低い湿度環境のもとでは帯電し易くなっていた。この帯電を起因として、出荷形態に用いるエンボステープのカバーテープに半導体装置が貼り付いて、回路基板等への実装の歩留まりが低下していた。また、半導体装置に形成された電子デバイスの静電破壊や、半導体装置に埃や塵が付着することにより、半導体装置の歩留まりが低下していた。
本発明は上記課題に鑑みて為されたものであり、その主な特徴は以下の通りである。本発明の半導体装置は、電子デバイスが表面に形成された半導体基板と、その表面が半導体基板の表面に貼り合わされた絶縁体からなる支持体と、支持体の裏面を覆う導電性薄膜と、電子デバイスと接続されたパッド電極と、パッド電極と接続され前記半導体基板の裏面に延びる配線と、を備えることを特徴とする。
また、本発明の半導体装置の製造方法は、電子デバイス及びそのパッド電極が表面に形成された半導体基板を準備し、半導体基板の表面に、絶縁体からなる支持体の表面を貼り合わせる工程と、半導体基板にパッド電極を露出する開口部を設ける工程と、開口部内でパッド電極と接続され半導体基板の裏面に延びる配線を形成する工程と、支持体を切削してダイシングを行う工程と、を含み、ダイシングを行う工程の前に、支持体の裏面を覆う導電性薄膜を形成する工程を含むことを特徴とする。
本発明の半導体装置及びその製造方法によれば、支持体の露出する面に導電性薄膜が形成されているため、低い湿度環境のもとにおいても支持体への帯電が防止される。これにより、回路基板等への半導体装置の実装時に、エンボステープのカバーテープに半導体装置が貼り付くことはなくなるため、実装の歩留まりの低下を防ぐことができる。また、半導体装置に形成された電子デバイスの静電破壊や、半導体装置に埃や塵が付着することがなくなるため、半導体装置の歩留まりの低下を防ぐこときる。
本発明の実施形態について図面を参照して説明する。図1乃至図3、図5乃至図9は、本実施形態による半導体装置及びその製造方法を示す断面図であり、図4(A)及び図4(B)は、それぞれ、図3の工程における半導体基板10を裏面からみた場合における開口部10Aの形成例を示す平面図である。
半導体装置は、トランジスタ等の電子デバイス10Dが形成された半導体基板10上に、ガラス等の絶縁体からなる支持体14が貼り合されたチップサイズパッケージの構造を有したBGA型の半導体装置である。以下に、この半導体装置の製造方法について説明する。
最初に、図1に示すように、例えばシリコンからなる約100〜700μmの厚さを有した半導体基板10を準備する。半導体基板10の表面には、ダイシングラインDLに囲まれる領域に電子デバイス10Dが配置されている。
次に、半導体基板10の表面に、電子デバイス10Dを覆って、例えば約0.5〜1.5μmの膜厚を有したBPSG膜からなる絶縁膜11を形成する。絶縁膜11上には、電子デバイス10Dと電気的に接続されたパッド電極12を形成する。パッド電極12は、例えば電子デバイス10Dの両端近傍に形成されるが、これ以外の位置に形成されてもよい。以降の説明では、パッド電極12は、電子デバイス10Dの両端近傍に形成されるものとして説明する。
さらに、絶縁膜11上には、パッド電極12を覆って、シリコン窒化膜等からなる不図示のパッシベーション膜を形成する。
その後、図2に示すように、不図示のパッシベーション膜上に、有機樹脂等を含む接着剤の塗布により接着剤層13を形成する。そして、接着剤層13を介して、半導体基板10の表面に対向して、例えばガラスからなる支持体14を貼り合わせる。以降の説明では、半導体基板10と対向する側の面を支持体14の表面として説明する。支持体14がガラスからなる場合、その厚さは、約200μm〜500μm、好ましくは約400μmである。
その後、必要に応じて、支持体14と貼り合わされた半導体基板10に対して裏面研削を行い、その厚さを、例えば10μm〜150μmに至るまで薄くする。
次に、図3に示すように、半導体基板10の裏面から、半導体基板10のダイシングラインDL上、及びパッド電極12上を含む領域をエッチングして除去する。これにより、図4(A)に示すように、半導体基板10に、ダイシングラインDLに沿ったストリート状の開口部10Aが形成され、その開口部10A内では絶縁膜11が露出される。開口部10A内における半導体基板10の側壁は、支持体14に向かってテーパー状に形成されることが好ましい。これにより、後の工程において半導体基板10及び支持体14を覆って形成される各層の被覆性が向上する。
なお、開口部10Aは、ストリート状に限定されず、図4(B)に示すように、ダイシングラインDLに沿って、互いに離間する複数の独立した開口部として形成されてもよい。
次に、図5に示すように、半導体基板10の裏面から開口部10A内を覆って絶縁膜15を形成する。そして、絶縁膜11,15の一部をエッチングしてパッド電極12の一部を露出させ、その露出したパッド電極12と接続して半導体基板10の裏面に延びる配線16を、絶縁膜15上に形成する。
その後、図6に示すように、不図示のダイシングブレード等による切削により、開口部10Aの内側を通るダイシングラインDLに沿って、半導体基板10と対向する支持体14の表面から、その表面に垂直な方向の途中に至る溝17を形成する。図の例では、溝17は、不図示のダイシングブレードにより切削されたものとして説明しているが、これ以外の方法、例えばエッチングやレーザー等による切削によって形成されてもよい。溝17は、深くなるほど幅が狭くなる形状を有し、約20μm〜100μm、好ましくは約50μmの深さを有している。なお、この溝17の形成は省略されてもよい。
次に、図7に示すように、溝17を形成した後の工程として、半導体基板10の裏面から開口部10A及び溝17内を覆って、保護膜18を形成する。その後、支持体14の裏面、即ち半導体基板10と対向する面とは反対側の露出する面を覆って、導電性薄膜19を形成する。導電性薄膜19は、例えば約10〜100nmの膜厚を有している。この膜厚は、光の透過特性を損なわない範囲で、かつ、表面抵抗値が108Ω/□程度を確保するように設定されることが好ましい。光の透過特性を損なわない範囲であることが好ましい理由は、電子デバイス10Dがホトダイオード等の受光デバイスである場合は光が導電性薄膜19及び支持体15を通して電子デバイス10Dに到達することが必要だからである。また、表面抵抗値が108Ω/□程度を確保することが好ましい理由は、帯電防止効果を十分得るためである。
上記のような導電性薄膜19は、導電性無機膜、又は樹脂と導電性物質との混合物からなる。樹脂と混合される導電性物質は、例えば酸化錫粒子であり、樹脂は、例えばポリエステルやポリオレフィンである。この場合、スピン塗布法、印刷法、ディスペンス法などによって、導電性物質と樹脂との混合物を支持体14の裏面を覆うように塗布し、その後、この混合物を固化すればよい。このような導電性物質と樹脂との混合物の具体的な一例としては、ユニチカ株式会社の「エリーテル/アローベース ATシリーズ」が挙げられる。
また、導電性無機膜としては、例えば、酸化インジウム錫(Indium Tin Oxide)等が挙げられる。この場合、導電性薄膜19は、上記膜厚となる条件のスパッタ法によって形成される。あるいは、導電性薄膜19は蒸着法によって形成されてもよい。
次に、図8に示すように、配線16の一部上の保護膜18に開口部を設け、その開口部を通して配線16と接続したバンプ電極20を形成する。その後、図9に示すように、ダイシングラインDLに沿って、半導体基板10から支持体14に至る各層からなる積層体をダイシングして複数の半導体装置に分離する。
こうして完成した半導体装置によれば、支持体14の裏面は導電性薄膜19に覆われているため、低い湿度環境のもとにおいても、絶縁体である支持体14への帯電が防止される。これにより、回路基板への半導体装置の実装時に、従来例のように、出荷形態に用いるエンボステープのカバーテープに半導体装置が貼り付くことはなくなるため、実装の歩留まりの低下を防ぐことができる。また、半導体装置に形成された電子デバイス10Dの静電破壊や、半導体装置に埃や塵が付着することがなくなるため、半導体装置の歩留まりの低下を防ぐことができる。
さらに、この導電性薄膜19の形成工程は、パッド電極12や配線16が露出されていない状態で行われるため、パッド電極12や配線16のコンタミネーションを避けることができる。また、この導電性薄膜19の形成工程は、バンプ電極20の形成前に行われるため、バンプ電極20による凹凸による成膜精度の低下や工程の煩雑化を防ぐことができる。
また、半導体基板10から支持体14の側面に形成される傾斜部14Sにかけて、半導体装置の各層の端部を覆うようにして保護膜18が形成されているため、半導体装置の内部に水分が浸入することが抑止され、また、外部からの衝撃や接触によって、半導体装置の端部に、剥離等の損傷が生じることを抑止できる。
なお、本発明は上記実施形態に限定されず、その要旨を逸脱しない範囲で変更が可能なことは言うまでもない。
例えば、上記導電性薄膜19の形成工程は、保護膜18の形成後であってバンプ電極20の形成前に行われていたが、本発明はこれに限定されない。即ち、本発明は、ダイシング前に行われるものであれば、上述のいずれかの工程で行われてもよい。ただし、2つの絶縁膜11,15が除去されてパッド電極12が露出された状態、あるいは配線16が露出された状態では、それらの露出された面にコンタミネーションが生じる恐れがある。
あるいは、導電性薄膜19は、半導体基板10に貼り合わされる前の支持体14に形成され、その支持体14が半導体基板10に貼り合わされてもよい。
また、上記実施形態では、支持体14はガラスからなるものとしたが、本発明はこれに限定されない。即ち、本発明は、ガラス以外の絶縁体、例えばセラミックが支持体14として用いられた場合についても適用される。
また、上記実施形態では、電子デバイス10Dが形成される半導体基板10はシリコンからなるものとしたが、本発明はこれに限定さない。即ち、本発明は、電子デバイス10Dが形成される半導体基板として、シリコン以外の半導体、例えばガリウム及びヒ素を含む化合物半導体からなる半導体基板を用いた場合についても適用される。
また、上記実施形態は、チップサイズパッケージの構造を有したBGA型の半導体装置であるものとしたが、本発明はこれに限定されない。即ち、本発明は、BGA型以外のチップサイズパッケージ、例えばバンプ電極20が形成されない構造を有した半導体装置にも適用することが可能である。
また、上記実施形態は、配線16が半導体基板10の側面から裏面に延びる構造を有しているが、本発明は、半導体基板10の表面から裏面に到達する貫通孔を設け、この貫通孔を通して半導体基板10の表面に形成されたパッド電極に接続する配線を形成した構造にも同様に適用することができる。
10,110 半導体基板 10D,110D 電子デバイス
10A,110A 開口部 11,15,111,115 絶縁膜
12,112 パッド電極 13,113 接着剤層
14,114 支持体 14S,114S 傾斜部
16,116 配線 17,117 溝
18,118 保護膜 19 導電性薄膜
20,120 バンプ電極 DL ダイシングライン
10A,110A 開口部 11,15,111,115 絶縁膜
12,112 パッド電極 13,113 接着剤層
14,114 支持体 14S,114S 傾斜部
16,116 配線 17,117 溝
18,118 保護膜 19 導電性薄膜
20,120 バンプ電極 DL ダイシングライン
Claims (8)
- 電子デバイスが表面に形成された半導体基板と、
その表面が前記半導体基板の表面に貼り合わされた絶縁体からなる支持体と、
前記支持体の裏面を覆う導電性薄膜と、
前記電子デバイスと接続されたパッド電極と、
前記パッド電極と接続され前記半導体基板の裏面に延びる配線と、を備えることを特徴とする半導体装置。 - 前記導電性薄膜は、無機膜であることを特徴とする請求項1に記載の半導体装置。
- 前記無機膜は、酸化インジウム錫を含むことを特徴とする請求項2に記載の半導体装置。
- 前記導電性薄膜は、導電性物質と樹脂との混合物からなることを特徴とする請求項1に記載の半導体装置。
- 電子デバイス及びそのパッド電極が表面に形成された半導体基板を準備し、
前記半導体基板の表面に、絶縁体からなる支持体の表面を貼り合わせる工程と、
前記半導体基板に前記パッド電極を露出する開口部を設ける工程と、
前記開口部内で前記パッド電極と接続され前記半導体基板の裏面に延びる配線を形成する工程と、
前記支持体を切削してダイシングを行う工程と、を含み、
前記ダイシングを行う工程の前に、前記支持体の裏面を覆う導電性薄膜を形成する工程を含むことを特徴とする半導体装置の製造方法。 - 前記導電性薄膜は、スパッタ法によって成膜されることを特徴とする請求項5に記載の半導体装置の製造方法。
- 前記導電性薄膜は、蒸着法によって成膜されることを特徴とする請求項5に記載の半導体装置の製造方法。
- 前記導電性薄膜は、導電性材料を前記支持体の裏面に塗布する工程と、前記導電性材料を固化する工程によって成膜されることを特徴とする請求項5に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009088741A JP2010245084A (ja) | 2009-04-01 | 2009-04-01 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009088741A JP2010245084A (ja) | 2009-04-01 | 2009-04-01 | 半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2010245084A true JP2010245084A (ja) | 2010-10-28 |
Family
ID=43097829
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009088741A Pending JP2010245084A (ja) | 2009-04-01 | 2009-04-01 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2010245084A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2016143583A1 (ja) * | 2015-03-10 | 2016-09-15 | 日本電気硝子株式会社 | 半導体用支持ガラス基板及びこれを用いた積層基板 |
-
2009
- 2009-04-01 JP JP2009088741A patent/JP2010245084A/ja active Pending
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2016143583A1 (ja) * | 2015-03-10 | 2016-09-15 | 日本電気硝子株式会社 | 半導体用支持ガラス基板及びこれを用いた積層基板 |
CN107108344A (zh) * | 2015-03-10 | 2017-08-29 | 日本电气硝子株式会社 | 半导体用支承玻璃基板及使用其的层叠基板 |
KR20170124524A (ko) * | 2015-03-10 | 2017-11-10 | 니폰 덴키 가라스 가부시키가이샤 | 반도체용 지지 유리 기판 및 이것을 사용한 적층 기판 |
JPWO2016143583A1 (ja) * | 2015-03-10 | 2018-02-22 | 日本電気硝子株式会社 | 半導体用支持ガラス基板及びこれを用いた積層基板 |
JP2020037512A (ja) * | 2015-03-10 | 2020-03-12 | 日本電気硝子株式会社 | 半導体用支持ガラス基板及びこれを用いた積層基板 |
KR102419729B1 (ko) * | 2015-03-10 | 2022-07-12 | 니폰 덴키 가라스 가부시키가이샤 | 반도체용 지지 유리 기판 및 이것을 사용한 적층 기판 |
KR20220101754A (ko) * | 2015-03-10 | 2022-07-19 | 니폰 덴키 가라스 가부시키가이샤 | 반도체용 지지 유리 기판 및 이것을 사용한 적층 기판 |
KR102508645B1 (ko) * | 2015-03-10 | 2023-03-10 | 니폰 덴키 가라스 가부시키가이샤 | 반도체용 지지 유리 기판 및 이것을 사용한 적층 기판 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US20220231061A1 (en) | Semiconductor device and method of manufacturing the same | |
KR100938970B1 (ko) | 반도체 장치 및 그 제조 방법 | |
US8110900B2 (en) | Manufacturing process of semiconductor device and semiconductor device | |
TWI546907B (zh) | Semiconductor device and manufacturing method thereof | |
US8119453B2 (en) | Chip-size-package semiconductor chip and manufacturing method | |
JP5289484B2 (ja) | 積層型半導体装置の製造方法 | |
US20170025370A1 (en) | Chip scale sensing chip package and a manufacturing method thereof | |
JP2009032929A (ja) | 半導体装置及びその製造方法 | |
US20180068896A1 (en) | Method of fabricating electronic package | |
TW201419430A (zh) | 半導體封裝件之製法 | |
US20070241415A1 (en) | Micro-electro mechanical system device using silicon on insulator wafer and method of manufacturing the same | |
JP2008277709A (ja) | 半導体装置の製造方法 | |
US9334158B2 (en) | Chip package and method for forming the same | |
US20190140012A1 (en) | Chip package and manufacturing method thereof | |
JP5004907B2 (ja) | 半導体装置の製造方法 | |
JP2010245084A (ja) | 半導体装置及びその製造方法 | |
JP2004343088A (ja) | 半導体装置及びその製造方法 | |
JP2005317578A (ja) | 半導体装置及びその製造方法 | |
CN111627857A (zh) | 封装方法及封装结构 | |
TWI837993B (zh) | 顯示裝置 | |
US8293640B2 (en) | Semiconductor structure and manufacturing method thereof | |
CN102254840A (zh) | 半导体结构及其制造方法 | |
JP5122184B2 (ja) | 半導体装置及びその製造方法 | |
JP2013201205A (ja) | 半導体装置の製造方法 | |
TW201237974A (en) | Semiconductor package structure and method for fabricating the same |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20110531 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20110602 |