JP2010206058A - 半導体集積回路装置の製造方法 - Google Patents
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Abstract
【解決手段】本願発明は、ダマシン・セミ・グローバル配線等のビア・ホール形成工程において、ビア底エッチ・ストップ膜に対するドライ・エッチング処理後、同処理室内で行われる窒素プラズマ処理に引き続いて、アルゴン・プラズマによる除電処理を実行するものである。
【選択図】図13
Description
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
(a)第1のドライ・エッチングにより、ウエハのデバイス面上の絶縁膜中に設けられた下層埋め込み配線に向かって、前記絶縁膜の上面から前記下層埋め込み配線上のエッチ・ストップ膜の上面に至り、上層埋め込み配線と接続するためのビア・ホールを形成する工程;
(b)前記工程(a)の後、エッチング処理室内において、前記ウエハの裏面をウエハ・ステージ上に静電チャックにより吸着した状態で、第2のドライ・エッチングにより、前記ビア・ホールを前記下層埋め込み配線の上面まで延長する工程;
(c)前記工程(b)の後、前記エッチング処理室内において、前記ウエハの前記裏面を前記ウエハ・ステージ上に設置した状態で、窒素を主要な成分とする雰囲気下で、前記ウエハの前記デバイス面側に対して、気相プラズマ処理を実施する工程;
(d)前記工程(c)の後、前記エッチング処理室内において、前記ウエハの前記裏面を前記ウエハ・ステージ上に設置した状態で、アルゴンを主要な成分とする雰囲気下で、前記ウエハに対して、気相プラズマによる除電処理を実施する工程。
(e)前記工程(d)の後、前記エッチング処理室外において、少なくとも、前記ウエハの前記デバイス面側に対して、薬液を使用してウエット洗浄処理を実施する工程。
(f)前記工程(d)の後であって前記工程(e)の前に、前記エッチング処理室内において、前記ウエハを前記ウエハ・ステージから離脱させる工程。
(a)ウエハのデバイス面上の下層絶縁膜の上面内に下層埋め込み配線を埋め込む工程;
(b)前記工程(a)の後、前記下層絶縁膜の前記上面に、エッチ・ストップ膜を成膜する工程;
(c)前記工程(b)の後、前記エッチ・ストップ膜上に上層絶縁膜を成膜する工程;
(d)前記工程(c)の後、第1のドライ・エッチングにより、前記上層絶縁膜の上面から前記下層埋め込み配線上の前記エッチ・ストップ膜の上面に至り、上層埋め込み配線と接続するためのビア・ホールを形成する工程;
(e)前記工程(d)の後、エッチング処理室内において、前記ウエハの裏面をウエハ・ステージ上に静電チャックにより吸着した状態で、第2のドライ・エッチングにより、前記ビア・ホールを前記下層埋め込み配線の上面まで延長する工程;
(f)前記工程(e)の後、前記エッチング処理室内において、前記ウエハの前記裏面を前記ウエハ・ステージ上に設置した状態で、窒素を主要な成分とする雰囲気下で、前記ウエハの前記デバイス面側に対して、気相プラズマ処理を実施する工程;
(g)前記工程(f)の後、前記エッチング処理室内において、前記ウエハの前記裏面を前記ウエハ・ステージ上に設置した状態で、アルゴンを主要な成分とする雰囲気下で、前記ウエハに対して、気相プラズマによる除電処理を実施する工程。
(e)前記工程(d)の後、前記エッチング処理室外において、少なくとも、前記ウエハの前記デバイス面側に対して、薬液を使用してウエット洗浄処理を実施する工程。
(f)前記工程(d)の後であって前記工程(e)の前に、前記エッチング処理室内において、前記ウエハを前記ウエハ・ステージから離脱させる工程。
(a)ウエハのデバイス面上の下層絶縁膜の上面内に下層埋め込み配線を埋め込む工程;
(b)前記工程(a)の後、前記下層絶縁膜の前記上面に、エッチ・ストップ膜を成膜する工程;
(c)前記工程(b)の後、前記エッチ・ストップ膜上に上層絶縁膜を成膜する工程;
(d)前記工程(c)の後、第1のドライ・エッチングにより、前記上層絶縁膜の上面から前記下層埋め込み配線上の前記エッチ・ストップ膜の上面に至り、上層埋め込み配線と接続するためのビア・ホールを形成する工程;
(e)前記工程(d)の後、エッチング処理室内において、前記ウエハの裏面をウエハ・ステージ上に静電チャックにより吸着した状態で、第2のドライ・エッチングにより、前記ビア・ホールを前記下層埋め込み配線の上面まで延長する工程;
(f)前記工程(e)の後、窒素を主要な成分とする雰囲気下で、前記ウエハの前記デバイス面側に対して、気相プラズマ処理を実施する工程;
(g)前記工程(f)の後、アルゴンを主要な成分とする雰囲気下で、前記ウエハに対して、気相プラズマによる除電処理を実施する工程。
(e)前記工程(d)の後、前記エッチング処理室外において、少なくとも、前記ウエハの前記デバイス面側に対して、薬液を使用してウエット洗浄処理を実施する工程。
1.本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
図1に第3層埋め込み配線32(下層埋め込み配線または銅系M3ダマシン配線)形成が完了した時点の代表的なデバイス断面構造の一例を示す。これに基づいて、本願の一実施の形態の半導体集積回路装置の製造方法の対象デバイスの一例であるCMIS型集積回路装置のデバイス構造(第3層埋め込み配線形成時点)の概要を説明する。以下では、一例として、65nmテクノロジ・ノードのSOC(System on Chip)製品を例にとり説明する。
このセクションでは、図13から図17に基づいて、前セクションの図8で説明した最上層(第4層)埋め込み配線層のエッチ・ストップ膜33の除去工程の詳細(図7のレジスト除去の次から図9のバリア・メタル成膜の前まで)並びにそのドライ・エッチング等に使用するドライ・エッチング処理室52を有する気相処理装置51の構造の概要を説明する。
図18は、アルゴン・プラズマ除電処理103(図13)の代わりに、前記窒素プラズマ処理102(図13)に引き続き、窒素雰囲気でプラズマ除電を実行したときの2層および4層銅埋め込み配線構造の最上層銅配線層のビア底導通不良と引き出し配線長さ(最上層銅配線のビア位置からパッド下までの配線に沿った最短経路長さ)との関係を示すデータ・プロット図である。
(1)このモードのビア底導通不良は、エッチ・ストップ膜のドライ・エッチング、その後のプラズマ処理等の間にウエハ1のデバイス面1a側表面近傍(上面、各配線層)に蓄積した静電荷に起因して、ウエット洗浄ステップ106(図13)中の電気分解反応により、ビア底近傍の下層埋め込み配線の上面が腐食することによって発生する。
(2)アルゴン雰囲気でのプラズマ除電処理によって、ほぼ抑制可能である。
(3)引き出し配線長さを1000マイクロ・メートル未満、望ましくは、800マイクロ・メートル未満とすると、更に、不良の発生を低減できる。
(4)ビア寸法の微細化により、不良発生率が急激に上昇する。
(5)最上層埋め込み配線で特に顕著である。
(6)下層の埋め込み配線が第3層埋め込み配線または、それよりも上層の埋め込み配線である場合に、特に顕著である。
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
1a 半導体ウエハのデバイス面(第1の主面)
1b 半導体ウエハの裏面(第2の主面)
2 P型ウエル領域
3 N型ウエル領域
4 STI絶縁膜
5 NチャネルMISFET
6 PチャネルMISFET
7 N型ソース又はドレイン領域
8 P型ソース又はドレイン領域
9 ゲート絶縁膜
10 デバイス面上の絶縁膜
11 ゲート電極
12 タングステン・プラグ
14 プリ・メタル絶縁膜
15 第1層埋め込み配線層のエッチ・ストップ膜
16 第1層埋め込み配線層の層間絶縁膜
17 第1層埋め込み配線層のバリア・メタル膜
18 第1層埋め込み配線(銅系M1ダマシン配線)
19 第2層埋め込み配線層のエッチ・ストップ膜
21 サイド・ウォール・スペーサ絶縁膜
22 第2層埋め込み配線層の層間絶縁膜
25 第2層埋め込み配線層のバリア・メタル膜
26 第2層埋め込み配線(銅系M2ダマシン配線)
27 第3層埋め込み配線層のエッチ・ストップ膜
28 第3層埋め込み配線層の層間絶縁膜
31 第3層埋め込み配線層のバリア・メタル膜
32 第3層埋め込み配線(下層埋め込み配線または銅系M3ダマシン配線)
33 最上層(第4層)埋め込み配線層のエッチ・ストップ膜
34 最上層(第4層)埋め込み配線層の層間絶縁膜
35 ビア・エッチ用レジスト膜
36 ビア・ホール
37 トレンチ・エッチ用レジスト膜
38 ビア充填用塗布レジスト材
39 トレンチ(配線溝)
41 最上層(第4層)埋め込み配線層のバリア・メタル膜
42 最上層(第4層)埋め込み配線(上層埋め込み配線または銅系M4ダマシン配線)
43 アルミニウム系パッド下層絶縁膜
44 アルミニウム系パッド下タングステン・プラグ
45 アルミニウム系パッド電極
46 ファイナル・パッシベーション膜
47 パッド開口
51 ドライ・エッチング等気相処理装置
52 ドライ・エッチング処理室
53 前室(真空搬送室)
54 ウエハ搬入・搬出ゲート
55 ウエハ搬送ロボット(真空搬送ロボット)
56 下部電極
57 静電チャック(ウエハ・ステージ)
58 静電チャック電極
59 RF電源(2MHz)
61 RF電源(27MHz)
62 静電チャック制御系
63 静電チャック制御スイッチ
64 静電吸着用直流電源
65 除電用直流電源
66 処理室排気&冷却ガス供給系
67 処理室排気管
68 冷却ガス供給管
69 冷却ガス
71 ウエハ・リフト・ピン
72 上部電極
73 シャワー・ヘッド
74 プラズマ
75 雰囲気ガス供給管
76 雰囲気ガス
101 エッチ・ストップ絶縁膜ドライ・エッチング・ステップ(第2のエッチング処理)
102 窒素プラズマ処理ステップ
103 アルゴン・プラズマ除電ステップ
104 ウエハ・リリース・ステップ
105 ウエハ搬出ステップ
106 ウエット洗浄ステップ
Claims (20)
- 以下の工程を含む半導体集積回路装置の製造方法:
(a)第1のドライ・エッチングにより、ウエハのデバイス面上の絶縁膜中に設けられた下層埋め込み配線に向かって、前記絶縁膜の上面から前記下層埋め込み配線上のエッチ・ストップ膜の上面に至り、上層埋め込み配線と接続するためのビア・ホールを形成する工程;
(b)前記工程(a)の後、エッチング処理室内において、前記ウエハの裏面をウエハ・ステージ上に静電チャックにより吸着した状態で、第2のドライ・エッチングにより、前記ビア・ホールを前記下層埋め込み配線の上面まで延長する工程;
(c)前記工程(b)の後、前記エッチング処理室内において、前記ウエハの前記裏面を前記ウエハ・ステージ上に設置した状態で、窒素を主要な成分とする雰囲気下で、前記ウエハの前記デバイス面側に対して、気相プラズマ処理を実施する工程;
(d)前記工程(c)の後、前記エッチング処理室内において、前記ウエハの前記裏面を前記ウエハ・ステージ上に設置した状態で、アルゴンを主要な成分とする雰囲気下で、前記ウエハに対して、気相プラズマによる除電処理を実施する工程。 - 前記1項の半導体集積回路装置の製造方法において、更に、以下の工程を含む:
(e)前記工程(d)の後、前記エッチング処理室外において、少なくとも、前記ウエハの前記デバイス面側に対して、薬液を使用してウエット洗浄処理を実施する工程。 - 前記1項の半導体集積回路装置の製造方法において、前記下層埋め込み配線は、第3層埋め込み配線又は、それよりも上層の埋め込み配線である。
- 前記1項の半導体集積回路装置の製造方法において、前記上層埋め込み配線は、最上層埋め込み配線である。
- 前記1項の半導体集積回路装置の製造方法において、前記上層埋め込み配線は、それよりも上層のパッド電極に電気的に接続されている。
- 前記5項の半導体集積回路装置の製造方法において、前記上層埋め込み配線は、前記パッド電極に、その直下のプラグを介して直接接続されている。
- 前記1項の半導体集積回路装置の製造方法において、前記上層埋め込み配線および前記下層埋め込み配線は、銅系埋め込み配線である。
- 前記2項の半導体集積回路装置の製造方法において、更に、以下の工程を含む:
(f)前記工程(d)の後であって前記工程(e)の前に、前記エッチング処理室内において、前記ウエハを前記ウエハ・ステージから離脱させる工程。 - 前記1項の半導体集積回路装置の製造方法において、前記エッチ・ストップ膜は、窒化シリコン系絶縁膜である。
- 前記1項の半導体集積回路装置の製造方法において、前記エッチ・ストップ膜は、SiCN膜である。
- 以下の工程を含む半導体集積回路装置の製造方法:
(a)ウエハのデバイス面上の下層絶縁膜の上面内に下層埋め込み配線を埋め込む工程;
(b)前記工程(a)の後、前記下層絶縁膜の前記上面に、エッチ・ストップ膜を成膜する工程;
(c)前記工程(b)の後、前記エッチ・ストップ膜上に上層絶縁膜を成膜する工程;
(d)前記工程(c)の後、第1のドライ・エッチングにより、前記上層絶縁膜の上面から前記下層埋め込み配線上の前記エッチ・ストップ膜の上面に至り、上層埋め込み配線と接続するためのビア・ホールを形成する工程;
(e)前記工程(d)の後、エッチング処理室内において、前記ウエハの裏面をウエハ・ステージ上に静電チャックにより吸着した状態で、第2のドライ・エッチングにより、前記ビア・ホールを前記下層埋め込み配線の上面まで延長する工程;
(f)前記工程(e)の後、前記エッチング処理室内において、前記ウエハの前記裏面を前記ウエハ・ステージ上に設置した状態で、窒素を主要な成分とする雰囲気下で、前記ウエハの前記デバイス面側に対して、気相プラズマ処理を実施する工程;
(g)前記工程(f)の後、前記エッチング処理室内において、前記ウエハの前記裏面を前記ウエハ・ステージ上に設置した状態で、アルゴンを主要な成分とする雰囲気下で、前記ウエハに対して、気相プラズマによる除電処理を実施する工程。 - 前記11項の半導体集積回路装置の製造方法において、更に、以下の工程を含む:
(e)前記工程(d)の後、前記エッチング処理室外において、少なくとも、前記ウエハの前記デバイス面側に対して、薬液を使用してウエット洗浄処理を実施する工程。 - 前記11項の半導体集積回路装置の製造方法において、前記下層埋め込み配線は、第3層埋め込み配線又は、それよりも上層の埋め込み配線である。
- 前記11項の半導体集積回路装置の製造方法において、前記上層埋め込み配線は、最上層埋め込み配線である。
- 前記11項の半導体集積回路装置の製造方法において、前記上層埋め込み配線は、それよりも上層のパッド電極に電気的に接続されている。
- 前記15項の半導体集積回路装置の製造方法において、前記上層埋め込み配線は、前記パッド電極に、その直下のプラグを介して直接接続されている。
- 前記11項の半導体集積回路装置の製造方法において、前記上層埋め込み配線および前記下層埋め込み配線は、銅系埋め込み配線である。
- 前記12項の半導体集積回路装置の製造方法において、更に、以下の工程を含む:
(f)前記工程(d)の後であって前記工程(e)の前に、前記エッチング処理室内において、前記ウエハを前記ウエハ・ステージから離脱させる工程。 - 前記11項の半導体集積回路装置の製造方法において、前記エッチ・ストップ膜は、窒化シリコン系絶縁膜である。
- 前記11項の半導体集積回路装置の製造方法において、前記エッチ・ストップ膜は、SiCN膜である。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009051668A JP5465897B2 (ja) | 2009-03-05 | 2009-03-05 | 半導体集積回路装置の製造方法 |
US12/716,928 US8236681B2 (en) | 2009-03-05 | 2010-03-03 | Manufacturing method of semiconductor integrated circuit device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009051668A JP5465897B2 (ja) | 2009-03-05 | 2009-03-05 | 半導体集積回路装置の製造方法 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2010206058A true JP2010206058A (ja) | 2010-09-16 |
JP2010206058A5 JP2010206058A5 (ja) | 2012-03-29 |
JP5465897B2 JP5465897B2 (ja) | 2014-04-09 |
Family
ID=42678638
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country Status (2)
Country | Link |
---|---|
US (1) | US8236681B2 (ja) |
JP (1) | JP5465897B2 (ja) |
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KR102616489B1 (ko) | 2016-10-11 | 2023-12-20 | 삼성전자주식회사 | 반도체 장치 제조 방법 |
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Also Published As
Publication number | Publication date |
---|---|
US20100227470A1 (en) | 2010-09-09 |
JP5465897B2 (ja) | 2014-04-09 |
US8236681B2 (en) | 2012-08-07 |
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A521 | Written amendment |
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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R150 | Certificate of patent or registration of utility model |
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|
S531 | Written request for registration of change of domicile |
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|
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