JP2010182229A - 情報処理装置および給電制御方法 - Google Patents

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Abstract

【課題】簡易な構成で、突入電流による消費電力の増加を抑制することができない。
【解決手段】本発明の情報処理装置は、情報処理装置全体の制御または前記情報処理装置に機能の追加を行うボードを、電源が供給されている状態で挿抜可能な情報処理装置であって、電源部と、前記情報処理装置への前記ボードの挿入を検出する検出部と、複数の前記ボードが、略同時に前記情報処理装置へ挿入されたことが検出された場合、前記電源部で発生した電源を、前記挿入された複数のボードに対し、それぞれ異なるタイミングで供給する給電制御部と、を有する。
【選択図】図2

Description

本発明は、複数のボードの挿抜が可能なサーバー装置等の情報処置装置において、複数のボードに対して、電源を供給する技術に関する。
サーバー装置の中には、自装置に電源が供給されている状態で、自装置に対する拡張機能の追加を行う拡張ボードの挿抜を可能としたホットプラグ機能を備えるものがある。
図6に、ホットプラグ機能を備えるサーバー装置10の一般的な構成を示す。
図6に示すサーバー装置10は、電源モジュール11と、メインボード12と、3つの拡張ボード13a,13b,13cと、を有する。なお、以下の説明においては、拡張ボード13a,13b,13cをまとめて拡張ボード13と呼ぶことがある。
拡張ボード13は、サーバー装置10の有する不図示のスロットに挿入される。
図6に示すサーバー装置10においては、拡張ボード13a,13b,13cが挿入された場合、電源モジュール11が、メインボード12を介して、拡張ボード13a,13b,13cに対して電源を供給する。
ここで、電源が供給されている状態のサーバー装置10に拡張ボード13が挿入された場合、拡張ボード13に対して、電源の供給を行うタイミング等についてなんら考慮がされていないと、拡張ボード13がサーバー装置10に挿入された時点で、拡張ボード13に電源が供給される。そうすると、拡張ボード13には、電源の供給が開始された直後に、定常状態よりも遥かに大きい突入電流が流れ、電源モジュール11の消費電流が一時的に増加する。
そこで、一般的に、拡張ボード13への突入電流の流入を防ぐために、拡張ボード13に電流を緩やかに流す突入防止回路を搭載し、サーバー装置10に拡張ボード13を挿入したときに、突入電流が発生しないようにされている。
しかし、拡張ボード13の実装面積の不足により、突入電流を防止するのに十分な性能を有する突入防止回路を搭載できなかったり、ノイズ対策のために突入防止回路により電流を制限できない箇所にコンデンサを搭載したりすると、突入電流を完全に防止することができない。
また、複数の拡張ボード13a,13b,13cを挿入可能なサーバー装置10では、略同時(拡張ボード13に突入電流が流れる時間に比べて十分に小さい程度の時間差を有する場合を含む)に複数の拡張ボード13a,13b,13cが挿入される可能性を考慮する必要がある。この場合、略同時に挿入される複数の拡張ボード13a,13b,13cのそれぞれの突入電流を加算した値を、突入電流の最大値として電源モジュール11の設計を行う必要がある。これにより、電源モジュール11に求められる容量が大きくなり、サーバー装置10全体のコストアップや装置サイズの肥大化を招くという問題がある。
上記の問題に対して、特許文献1には、複数の電子装置に電源の供給を行う給電装置において、複数の電子装置の各々に流れる突入電流の値を加算し、その加算値が、給電装置が供給可能な総電流値を超える場合、給電装置が供給可能な総電流値を超えないように電子装置を選択し、選択した電子装置に対してのみ電源の供給を行う方法が開示されている。
よって、図6に示した構成に、特許文献1に開示された方法を適用することにより、サーバー装置10の本体側では、電源モジュール11にて電源の供給が可能な総電流値を超えないように拡張ボード13を選択し、選択した拡張ボード13に対してのみ電源の供給を行うことが可能となる。こうすることで、拡張ボード13に流れる突入電流の分散化が図れるため、電源モジュール11に求められる容量の増大を抑制することができる。
特開2008−217394号公報
しかしながら、特許文献1に開示された方法を図6の構成に適用する場合、サーバー装置10の本体側には、各拡張ボード13の突入電流の値を加算したり、電源モジュール11にて電源の供給が可能な電流値との比較結果に基づき電源を供給する拡張ボード13を選択したりする構成が必要となる。また、一方の拡張ボード13側にも、自ボードに流れる突入電流を記憶したり、その突入電流の値をサーバー装置10の本体側へ通知したりする構成が必要となり、サーバー装置10の本体側および拡張ボード13側の双方ともに構成が複雑になるという問題がある。
本発明の目的は、簡易な構成で、突入電流の分散化を図ることにより、電源モジュールに求められる容量の増大を抑制することができる情報処理装置および給電制御方法を提供することにある。
上記目的を達成するために本発明の情報処理装置は、
情報処理装置全体の制御または前記情報処理装置に機能の追加を行うボードを、電源が供給されている状態で挿抜可能な情報処理装置であって、
電源部と、
前記情報処理装置への前記ボードの挿入を検出する検出部と、
複数の前記ボードが、略同時に前記情報処理装置へ挿入されたことが検出された場合、前記電源部で発生した電源を、前記挿入された複数のボードに対し、それぞれ異なるタイミングで供給する給電制御部と、を有する。
上記目的を達成するために本発明の給電制御方法は、
情報処理装置全体の制御または前記情報処理装置に機能の追加を行うボードを、電源が供給されている状態で挿抜可能な情報処理装置に適用される給電制御方法であって、
電源を発生する電源発生ステップと、
前記情報処理装置への前記ボードの挿入を検出する検出ステップと、
複数の前記ボードが、略同時に前記情報処理装置へ挿入されたことが検出された場合、前記発生した電源を、前記挿入された複数のボードに対し、それぞれ異なるタイミングで供給する給電制御ステップと、を有する。
本発明によれば、情報処理装置に複数のボードが略同時に挿入された場合、複数のボードのそれぞれに対して異なるタイミングで電源の供給を行うため、簡易な構成で、ボードに流れる突入電流の分散化を図ることができ、電源モジュールに求められる容量の増大を抑制することができる。
本発明の一実施形態のサーバー装置の構成を示すブロック図である。 図1に示した拡張ボード起動制御部の内部構成を示すブロック図である。 図2に示した起動タイミング調整回路の内部構成を示すブロック図である。 図2に示した起動タイミング調整回路の動作を示すタイミングチャートである。 本発明の他の実施形態のサーバー装置の他の構成を示すブロック図である。 一般的なサーバー装置の構成を示すブロック図である。
以下に、本発明を実施するための形態について図面を参照して説明する。
なお、以後で説明する実施形態では、情報処理装置が、サーバー装置である場合を例に挙げて説明するが、本発明はこれに限らず、複数のボードが挿入可能な情報処理装置全般に適用可能である。
図1は、本発明の一実施形態のサーバー装置100の構成を示すブロック図である。
図1に示すサーバー装置100は、電源モジュール101と、メインボード102と、3つの拡張ボード103a,103b,103cと、を有する。なお、以下の説明においては、拡張ボード103a,103b,103cをまとめて拡張ボード103と呼ぶことがある。
電源モジュール101は、メインボード102や拡張ボード103に供給する電源を発生する。
メインボード102は、CPU(Central Processing Unit)や、メモリや、IOコントローラ等を搭載し、サーバー装置100全体を制御する。また、メインボード102は、給電制御部となる拡張ボード起動制御部104を有している。
拡張ボード103は、サーバー装置100に拡張機能を追加するためのボードであり、サーバー装置100に追加する機能に対応した拡張ボード103が、サーバー装置100に挿入される。なお、拡張ボード103は、サーバー装置100の有する不図示のスロットに挿入される。また、拡張ボード103は、ホットプラグ機能に対応可能なボードであり、サーバー装置100に電源が供給されている状態で抜き差しすることができる。また、拡張ボード103は、サーバー装置100に挿入された場合に、サーバー装置100への拡張ボード103の挿抜状態を示す挿抜検出信号をメインボード102に出力する。
拡張ボード起動制御部104は、複数の拡張ボード103が略同時(拡張ボード103に突入電流が流れる時間に比べて十分に小さい程度の時間差を有する場合を含む)にサーバー装置100に挿入された場合、複数の拡張ボード103に電源を供給する順序およびタイミングを制御する。
次に、拡張ボード起動制御部104の内部構成について説明する。
図2は、拡張ボード起動制御部104の内部構成を示すブロック図である。
拡張ボード起動制御部104は、挿抜検出回路201と、起動タイミング調整回路202と、電源スイッチ回路203と、を有する。
挿抜検出回路201は、拡張ボード103から出力された挿抜検出信号に基づき、拡張ボード103がサーバー装置100に挿入されているか、抜かれているかを検出する。そして、挿抜検出回路201は、拡張ボード103の挿抜状態を示す信号を起動タイミング調整回路202に出力する。
起動タイミング調整回路202は、略同時に複数の拡張ボード103a,103b,103cがサーバー装置100に挿入された場合、拡張ボード103a,103b,103cに対して、それぞれ順番に電源を供給することができるように、拡張ボード103a,103b,103cに電源を供給する順序およびタイミングを決定する。
電源スイッチ回路203は、起動タイミング調整回路202が決定した拡張ボード103に電源を供給する順序およびタイミングに従って、拡張ボード103への電源の供給の開始および停止の制御を行う。
次に、起動タイミング調整回路202の内部構成について説明する。
図3は、起動タイミング調整回路202の内部構成を示すブロック図である。
起動タイミング調整回路202は、入力マスク回路301と、遅延生成回路302と、優先順位回路303と、レジスタ回路304と、を有する。
なお、図3中の信号a0〜a4,b0〜b4,c0〜c4はそれぞれ拡張ボード103a,103b,103cに対応する信号である。
入力マスク回路301は、挿抜検出回路201から拡張ボード103の挿抜状態を示す信号(a0,b0,c0)が入力されるとともに、レジスタ回路304から出力された信号(a4,b4,c4)がマスク端子へ入力される。
入力マスク回路301は、マスク端子への入力信号(a4,b4,c4)がHighの場合、対応する拡張ボード103の挿抜状態を示す信号(a0,b0,c0)をマスクして、遅延生成回路302へLowの信号(a1,b1,c1)を出力する。すなわち、入力マスク回路301は、例えば、マスク端子への入力信号(a4)がHighの場合、対応する拡張ボード103aがサーバー装置100に挿入されていることを示すHighの信号(a0)が挿抜検出回路201から出力されても、遅延生成回路302には、Lowの信号(a1)を出力する。
遅延生成回路302は、入力マスク回路301から信号(a1,b1,c1)が入力されるとともに、遅延生成回路302から出力された信号(a3,b3,c3)が遅延端子へ入力される。
遅延生成回路302は、遅延端子への入力信号(a3,b3,c3)のうち1つがLowからHighに変化した場合、遅延端子への入力信号(a3,b3,c3)が変化してから所定の時間が経過するまで、遅延端子への入力信号(a3,b3,c3)が変化した時点での入力マスク回路301からの信号(a1,b1,c1)を保持し、対応する信号(a2,b2,c2)を優先順位回路303へ出力する。
また、遅延生成回路302は、遅延端子への入力信号が変化した後に、入力マスク回路301からの信号(a1,b1,c1)が変化しても、遅延端子への入力信号(a3,b3,c3)が変化してから所定の時間が経過するまでは、変化後の入力マスク回路301からの信号(a1,b1,c1)を優先順位回路303に出力せず、所定の時間が経過した後に、変化後の入力マスク回路301からの信号(a1,b1,c1)に対応する信号(a2,b2,c2)を出力する。
なお、所定の時間とは拡張ボード103に突入電流が流れる時間以上の時間である。
優先順位回路303は、遅延生成回路302から出力された信号(a2,b2,c2)のうち、複数の信号が同時にHighである場合、あらかじめ定められた優先順位に基づき、Highの信号から1つの信号を選択し、その信号に対応する信号(a3,b3,c3)をHighにして、レジスタ回路304に出力する。なお、選択方法は任意であるが、本実施形態では、拡張ボード103a,103b,103cの順に優先するものとする。
レジスタ回路304は、優先順位回路303から出力された信号(a3,b3,c3)がLowからHighに変化したときに、対応する信号(a4,b4,c4)をHighにして電源スイッチ回路203に出力する。また、レジスタ回路304は、拡張ボード103がサーバー装置100から抜かれて、拡張ボード103の挿抜状態を示すクリア端子への入力信号(a0,b0,c0)がLowとなった場合、対応する信号(a4,b4,c4)をLowにして電源スイッチ回路203に出力する。
なお、図2の挿抜検出回路201と電源スイッチ回路203は、当業者にとってよく知られており、また本発明とは直接関係しないので、その詳細な説明は省略する。
次に、起動タイミング調整回路202の動作について図4を参照して説明する。
図4は、2枚の拡張ボード103a,103bが略同時にサーバー装置100に挿入され、その後に略同時に抜かれた場合の起動タイミング調整回路202の動作を示すタイミングチャートである。
図4において、a0〜a4,b0〜b4は図3のそれぞれの記号に対応する信号を示す。ここで、挿抜検出回路201からの信号(a0,b0)がLowのときが、拡張ボード103a,103bがサーバー装置100に挿入されていない状態を示し、挿抜検出回路201からの信号(a0,b0)がHighのときが、拡張ボード103a,103bがサーバー装置100に挿入されている状態を示す。また、起動タイミング調整回路202から電源スイッチ回路203への信号(a4,b4)は、High、Lowのときにそれぞれ電源スイッチ回路203のON、OFFを示す。電源スイッチ回路203は、起動タイミング調整回路202からの信号(a4,b4)がHighのときに、対応する拡張ボード103a,103bへの電源の供給を開始し、信号(a4,b4)がLowのときに、対応する拡張ボード103a,103bへの電源の供給を停止する。
また、初期状態では、入力マスク回路301のマスク端子(a4,b4)や、遅延生成回路302の遅延端子(a3,b3)への入力信号は、Lowであるとする。
まず、時刻t1において、拡張ボード103a,103bがサーバー装置100に略同時に挿入されると、挿抜検出回路201は、Highの信号(a0,b0)を、入力マスク回路301に出力する。
次に、時刻t2において、入力マスク回路301は、マスク端子への入力信号(a4,b4)はどちらもLowであるため、挿抜検出回路201から出力された信号(a0,b0)に対してマスク行うことなく、そのままHighの信号(a1,b1)を遅延生成回路302に出力する。
次に、時刻t3において、遅延生成回路302は、遅延端子への入力信号(a3,b3)はどちらもLowであるため、入力マスク回路301から出力された信号(a1,b1)を、そのままHighの信号(a2,b2)として、優先順位回路303に出力する。
次に、時刻t4において、優先順位回路303は、遅延生成回路302から出力された信号(a2,b2)はどちらもHighであるため、あらかじめ定められた優先順位(拡張ボード103bよりも拡張ボード103aを優先する)に基づき、拡張ボード103aに対応する信号(a2)を選択する。そして、優先順位回路303は、レジスタ回路304に、信号(a2)に対応する信号としてHighの信号(a3)を出力し、信号(b2)に対応する信号としてLowの信号(b3)を出力する。
次に、時刻t4において遅延端子への入力信号の1つ(a3)がLowからHighに変化したので、遅延生成回路302は、その時点でマスク回路301から出力された信号(a1,b1)を、遅延端子への入力信号(a3,b3)が変化してから所定の時間(T)が経過するまで保持し、優先順位回路303に信号(a2,b2)として出力する。なお、所定の時間とは拡張ボード103に突入電流が流れる時間以上の時間である。
次に、時刻t5において、レジスタ回路304は、優先順位回路303から出力された信号(a3)がLowからHighに変化したので、電源スイッチ回路203に、信号(a3)に対応する信号としてHighの信号(a4)を出力し、信号(b3)に対応する信号としてLowの信号(b4)を出力する。
次に、時刻t6において、入力マスク回路301は、レジスタ回路304から出力された、信号(a0)に対応するマスク端子への入力信号(a4)がHighとなるため、信号(a0)に対応する信号(a1)に対してマスクを行い、Lowの信号(a1)を、遅延生成回路302に出力する。また、入力マスク回路301は、信号(b0)に対応するマスク端子への入力信号(b4)はLowのままであるので、マスクを行うことなく、Highの信号(b1)を遅延生成回路302に出力する。
なお、この段階では、遅延端子への入力信号(a3,b3)が変化してから所定の時間(T)が経過していないため、遅延生成回路302は、入力マスク回路301から時刻t6において出力された信号(a1,b1)を出力せず、時刻t2において出力された信号(a1,b1)を、優先順位回路303に信号(a2,b2)として出力する。
次に、時刻t7において、遅延生成回路302は、遅延端子への入力信号(a3,b3)が変化してから所定の時間(T)が経過した後、時刻t6において入力マスク回路301から出力された信号(a1,b1)を、信号(a2,b2)として優先順位回路303に出力する。ここで、入力マスク回路301から、Lowの信号(a1)と、Highの信号(b1)が出力されているので、遅延生成回路302は、Lowの信号(a2)と、Highの信号信号(b2)を優先順位回路303に出力する。
次に、時刻t8において、優先順位回路303は、遅延生成回路302から出力された信号のうち、信号(b2)のみがHighであるため、Lowの信号(a3)と、Highの信号(b3)をレジスタ回路304に出力する。
次に、時刻t8において遅延端子への入力信号の1つ(b3)がLowからHighに変化したので、遅延生成回路302は、その時点でマスク回路301から出力された信号(a1,b1)を、遅延端子への入力信号(a3,b3)が変化してから所定の時間(T)が経過するまで保持し、優先順位回路303に信号(a2,b2)として出力する。
次に、時刻t9において、レジスタ回路304は、優先順位回路303から出力された信号(b3)がLowからHighに変化したので、電源スイッチ回路203に、信号(b3)に対応する信号にHighの信号(b4)を出力し、信号(a3)に対応する信号にLowの信号(a4)を出力する。
次に、時刻t10において、入力マスク回路301は、レジスタ回路304から出力された、信号(b0)に対応するマスク端子への入力信号(b4)がHighとなるため、信号(b0)に対応する信号(b1)に対してマスクを行い、Lowの信号(b1)を、遅延生成回路302に出力する。また、入力マスク回路301は、信号(a0)に対応するマスク端子への入力信号(a4)はHighのままであるので、Lowの信号(a1)を遅延生成回路302に出力し続ける。
次に、時刻t11において、遅延生成回路302は、遅延端子への入力信号(a3,b3)が変化してから所定の時間(T)が経過した後、時刻t10において入力マスク回路301から出力された信号(a1,b1)を、信号(a2,b2)として、優先順位回路303に出力する。ここで、遅延生成回路302は、入力マスク回路301から出力された信号(a1,b1)はどちらもLowであるため、Lowの信号(a2,b2)を優先順位回路303に出力する。
次に、時刻t12において、優先順位回路303は、遅延生成回路302から出力された信号(a2,b2)はどちらもLowであるため、Lowの信号(a3,b3)をレジスタ回路304に出力する。
次に、時刻t13において、拡張ボード103a,103bがサーバー装置100から抜かれると、挿抜検出回路201は、Lowの信号(a0,b0)を出力する。そして、レジスタ回路304は、クリア端子への入力信号(a0、b0)がLowとなるため、電源スイッチ回路203に、Lowの信号(a4,b4)を出力する。
このように、複数の拡張ボード103a,103bがサーバー装置100に略同時に挿入された場合に、優先順位回路303に設定された優先順位に基づき、拡張ボード103に対する電源の供給が順次行われるので、複数の拡張ボード103a,103bに対する電源の供給のタイミングをずらすことができる。
次に、本実施形態のサーバー装置の他の構成について説明する。
図5は、本発明の他の実施形態のサーバー装置500の構成を示すブロック図である。
なお、図5において、サーバー装置100と同様の構成には同一符号を付し、説明を省略する。以下では、サーバー装置100と異なる点を中心に説明する。
本実施形態のサーバー装置500は、電源モジュール101と、3つの拡張ボード103a,103b,103c(以下、拡張ボード103と呼ぶことがある)と、ボード起動制御部501と、2つのメインボード502a,502b(以下、メインボード502と呼ぶことがある)と、を有する。
サーバー装置500は、複数のメインボード502a,502bを挿入可能である点および拡張ボード103だけでなく、メインボード502もホットプラグ機能に対応している点がサーバー装置100と相違する。
このように、複数のメインボード502a,502bを挿入可能とすることにより、一部の設備が故障してもサービスを継続して提供することができる冗長化を実現することができる。
ボード起動制御部501は、メインボード502および拡張ボード103のサーバー装置500への挿抜状態を検出し、それぞれのボードに電源を供給する順序およびタイミングを制御する。なお、ボード起動制御部501の内部構成やその動作は、拡張ボード起動制御部202と同様であるので、説明を省略する。
メインボード502は、拡張ボード103よりも突入電流が多いため、複数のメインボード502および拡張ボード103がサーバー装置500に略同時に挿入された場合に、ボードごとに電源の供給のタイミングをずらすことにより、図1に示した拡張ボード103のみが挿入される場合に比べて、サーバー装置500の突入電流の削減率をより大きくすることができる。
上述したように、本実施形態においては、ホットプラグ機能を備えたサーバー装置100,500に複数のボードが略同時に挿入された場合に、ボードごとに電源を供給するタイミングをずらすため、複数のボードに同時に電源が供給されることがなく、サーバー装置100,500全体の突入電流を削減することができ、電源モジュール101の容量の増大を抑制することができる。
100,500 サーバー装置
101 電源モジュール
102 メインボード
103 拡張ボード
104 拡張ボード起動制御部
201 挿抜検出回路
202 起動タイミング調整回路
203 電源スイッチ回路
301 入力マスク回路
302 遅延生成回路
303 優先順位回路
304 レジスタ回路
501 ボード起動制御部
502 メインボード

Claims (8)

  1. 情報処理装置全体の制御または前記情報処理装置に機能の追加を行うボードを、電源が供給されている状態で挿抜可能な情報処理装置であって、
    電源部と、
    前記情報処理装置への前記ボードの挿入を検出する検出部と、
    複数の前記ボードが、略同時に前記情報処理装置へ挿入されたことが検出された場合、前記電源部で発生した電源を、前記挿入された複数のボードに対し、それぞれ異なるタイミングで供給する給電制御部と、を有する、情報処理装置。
  2. 前記給電制御部は、前記挿入された複数のボードに対し、それぞれ所定の時間ずつ、タイミングをずらして電源を供給する、請求項1記載の情報処理装置。
  3. 前記所定の時間は、前記ボードへ電源が供給された時に、前記ボードに突入電流が流れる時間以上の時間である、請求項2記載の情報処理装置。
  4. 前記給電制御部は、前記挿入された複数のボードに対し、あらかじめ定められた優先順位に基づく順序で、電源を供給する、請求項1から3のいずれか1項に記載の情報処理装置。
  5. 情報処理装置全体の制御または前記情報処理装置に機能の追加を行うボードを、電源が供給されている状態で挿抜可能な情報処理装置に適用される給電制御方法であって、
    電源を発生する電源発生ステップと、
    前記情報処理装置への前記ボードの挿入を検出する検出ステップと、
    複数の前記ボードが、略同時に前記情報処理装置へ挿入されたことが検出された場合、前記発生した電源を、前記挿入された複数のボードに対し、それぞれ異なるタイミングで供給する給電制御ステップと、を有する、給電制御方法。
  6. 前記給電制御ステップは、前記挿入された複数のボードに対し、それぞれ所定の時間ずつ、タイミングをずらして電源を供給する、請求項5記載の給電制御方法。
  7. 前記所定の時間は、前記ボードへ電源が供給された時に、前記ボードに突入電流が流れる時間以上の時間である、請求項6記載の給電制御方法。
  8. 前記給電制御ステップは、前記挿入された複数のボードに対し、あらかじめ定められた優先順位に基づく順序で、電源を供給する、請求項5から7のいずれか1項に記載の給電制御方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110033743A (zh) * 2017-12-20 2019-07-19 精工爱普生株式会社 图像显示装置及其控制方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0962414A (ja) * 1995-08-25 1997-03-07 Matsushita Electric Ind Co Ltd データ処理装置
JPH1083235A (ja) * 1996-04-15 1998-03-31 Compaq Computer Corp 電源障害保護装置及び該保護装置を備えたコンピュータ・システム
JP2000102166A (ja) * 1998-09-24 2000-04-07 Matsushita Electric Ind Co Ltd 電子機器及びその電源制御方法
JP2006262682A (ja) * 2005-03-18 2006-09-28 Fujitsu Ltd 電源制御回路及び電源制御回路の制御方法。
JP2008154069A (ja) * 2006-12-19 2008-07-03 Canon Inc 給電装置、ネットワークシステム、給電制御方法、及びコンピュータプログラム

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0962414A (ja) * 1995-08-25 1997-03-07 Matsushita Electric Ind Co Ltd データ処理装置
JPH1083235A (ja) * 1996-04-15 1998-03-31 Compaq Computer Corp 電源障害保護装置及び該保護装置を備えたコンピュータ・システム
JP2000102166A (ja) * 1998-09-24 2000-04-07 Matsushita Electric Ind Co Ltd 電子機器及びその電源制御方法
JP2006262682A (ja) * 2005-03-18 2006-09-28 Fujitsu Ltd 電源制御回路及び電源制御回路の制御方法。
JP2008154069A (ja) * 2006-12-19 2008-07-03 Canon Inc 給電装置、ネットワークシステム、給電制御方法、及びコンピュータプログラム

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110033743A (zh) * 2017-12-20 2019-07-19 精工爱普生株式会社 图像显示装置及其控制方法

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