JP2010177400A

JP2010177400A - バイポーラトランジスタの製造方法

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Publication number: JP2010177400A
Application number: JP2009017616A
Authority: JP
Inventors: Shoji Yamahata; 章司山幡; Kenji Kurishima; 賢二栗島; Yasuyuki Miyamoto; 恭幸宮本; Hiroaki Yamashita; 浩明山下
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 2009-01-29
Filing date: 2009-01-29
Publication date: 2010-08-12
Anticipated expiration: 2029-01-29
Also published as: JP5059793B2

Abstract

【課題】最終的なコレクタを薄層化しつつ、広い線幅のＳｉＯ_２細線を例とする絶縁物細線の埋め込みを可能にし、低消費電力での超高速動作が可能なバイポーラトランジスタの製造方法を提供すること。
【解決手段】半絶縁性基板１上にサブコレクタ層２を形成する工程と、サブコレクタ層２上に絶縁物３の細線を形成する工程と、サブコレクタ層２および絶縁物３の細線を覆うコレクタ層４を形成する工程とを有するバイポーラトランジスタの製造方法において、前記サブコレクタ層２および絶縁物３の細線を覆うコレクタ層４を形成する工程は、コレクタ層２の表面をエッチングする工程を含むことを特徴とするバイポーラトランジスタの製造方法を構成する。
【選択図】図１

Description

本発明はバイポーラトランジスタの製造方法に関する。

ＩｎＰ系ヘテロ接合バイポーラトランジスタは、現在最高の遮断周波数が報告されている高速トランジスタであるが、その高速性は、サイズ縮小による高電流密度化と走行時間縮小に依存している。

しかしながら、エミッタ端を極端に縮小すると、ベースコンタクトを取ったベース下の寄生容量が無視できなくなり、逆に低速化する。そこでベース下の寄生容量を低減するために、ベース電極下のＩｎＰの下にＳｉＯ_２細線を埋め込む図３に示す構造が提案され（下記非特許文献１参照）、バイポーラトランジスタおよびその製造方法として、すでに特許出願されている（下記特許文献１、２参照）。

特願２００５−３３４９９１号公報国際出願ＰＣＴ/ＪＰ２００６/３２２８７５号公報

Y. Miyamoto, M. Ishida, T. Yamamoto, T. Miura, and K. Furuya, "InP buried growth of SiO２ wires toward reduction of collector capacitance in HBT", J. Cryst. Growth, 298, 867-870 (2007) S. Arakawa, et al., IPRM '01, pp. 71-74

現在最高速動作が報告されているＩｎＰ系ヘテロ接合バイポーラトランジスタのコレクタ層厚は 50ｎｍ程度である。また、ベース電極コンタクトには、少なくともコンタクト特性長程度の幅が必要である。また、ベースのアイソレーションのための幅も必要である。したがって、ある程度の細線幅は必須である。

提案されている手法において、ＳｉＯ_２細線を埋め込む際に、図４に示す横方向の選択成長を用いており、広い線幅のＳｉＯ_２細線を埋め込むためには、厚いＩｎＰ層をＳｉＯ_２細線上に成長する必要がある。図５に示す実験例では、310ｎｍ幅のＳｉＯ_２細線を埋め込む為に 180ｎｍのＩｎＰ層が必要であった。しかしながら、このＳｉＯ_２細線上のＩｎＰ層は同時にコレクタ層となることから、高速動作の為にコレクタ層を薄くする必要がある場合は、ＳｉＯ_２細線の幅を狭くする必要があり、このような競合により、最終的にコレクタ層を薄くできないという問題があった。

本発明は、上記問題を鑑みてなされたものであり、本発明が解決しようとする課題は、最終的なコレクタを薄層化しつつ、広い線幅のＳｉＯ_２細線を例とする絶縁物細線の埋め込みを可能にし、低消費電力での超高速動作が可能なバイポーラトランジスタの製造方法を提供することにある。

上記課題を解決するために、本発明は、特許請求の範囲の請求項１に記載のように、
半絶縁性基板上にサブコレクタ層を形成する第１の工程と、前記サブコレクタ層上に絶縁物の細線を形成する第２の工程と、前記サブコレクタ層および絶縁物の細線を覆うコレクタ層を形成する第３の工程と、前記コレクタ層上にベース層、エミッタ層およびエミッタキャップ層を、この順で積層する第４の工程と、前記エミッタ層およびエミッタキャップ層をメサ形成する第５の工程と、前記エミッタキャップ層、ベース層およびコレクタ層上に、それぞれ、エミッタ電極、ベース電極およびコレクタ電極を形成する第６の工程とを有するバイポーラトランジスタの製造方法において、前記第３の工程は、前記サブコレクタ層および絶縁物の細線を覆うコレクタ層の表面をエッチングする工程を含むことを特徴とするバイポーラトランジスタの製造方法を構成する。

また、本発明においては、特許請求の範囲の請求項２に記載のように、
請求項１に記載のバイポーラトランジスタの製造方法において、前記第２の工程と前記第３の工程との間に、前記サブコレクタ層の厚さをエピタキシャル成長により増大させる工程を有することを特徴とするバイポーラトランジスタの製造方法を構成する。

また、本発明においては、特許請求の範囲の請求項３に記載のように、
請求項１または２に記載のバイポーラトランジスタの製造方法において、前記第３の工程は、前記エッチング終了後のコレクタ層表面にコレクタ層を追加成長させる工程を含むことを特徴とするバイポーラトランジスタの製造方法を構成する。

また、本発明においては、特許請求の範囲の請求項４に記載のように、
請求項１、２または３に記載のバイポーラトランジスタの製造方法において、前記サブコレクタ層はＩｎＰからなり、前記絶縁物はＳｉＯ_２であり、前記コレクタ層はＩｎＰとＩｎＧａＡｓとの積層構造を有することを特徴とするバイポーラトランジスタの製造方法を構成する。

また、本発明においては、特許請求の範囲の請求項５に記載のように、
請求項４に記載のバイポーラトランジスタの製造方法において、前記第３の工程におけるコレクタ層表面のエッチングはＣＢｒ_４を用いて行われることを特徴とするバイポーラトランジスタの製造方法を構成する。

バイポーラトランジスタを製造する工程中に、絶縁物細線をコレクタ層中に埋め込んだ後にコレクタ層をエッチングする工程を含ませることによって、最終的なコレクタを薄層化しつつ、広い線幅のＳｉＯ_２細線を例とする絶縁物細線の埋め込みを行い、低消費電力での超高速動作が可能なバイポーラトランジスタの製造方法を提供することが可能となる。

本発明に係るバイポーラトランジスタの製造方法の概略を示す図である。コレクタ層成長途中でエッチングを入れることの有無による断面ＳＥＭ写真像の対比を示す図であり、（Ａ）はエッチングを入れない場合を示し、（Ｂ）はエッチングを入れた場合を示している。ベース電極下のコレクタの下にＳｉＯ_２細線を埋め込んだ構造を示す図である。ＩｎＰの横方向の選択成長によりＳｉＯ_２細線を埋め込む工程を説明する図である。ＩｎＰの横方向の選択成長によりＳｉＯ_２細線を埋め込む工程を用いて作製したバイポーラトランジスタのＳＥＭ写真像である。

上記の課題を解決にするため、さきに特許出願した構造の作製においては、コレクタ層とベース層の成長を連続的に行ったが、本発明においては、コレクタ層（例えばＩｎＰ層）を厚く成長して、いったん絶縁物細線（例えばＳｉＯ_２細線）の全面をコレクタ層で覆い、その後、高速動作に必要な、コレクタ層の薄層化を、その場でのエッチングにより行った後で、コレクタ層（例えばＩｎＧａＡｓ層）、ベース層（例えばＩｎＧａＡｓ層）の成長を行う。

作製プロセスの概略を図１に示す。

最初に、図１（Ａ）に示した様に、半絶縁性基板１上にサブコレクタ層２（一部分）を形成する。この工程を第１の工程とする。

具体的には、半絶縁性基板１として半絶縁性ＩｎＰ基板を用い、その上に、サブコレクタ層２として、Ｓｉを 5×10^１８ｃｍ^−３の原子濃度でドーピングしたｎ型ＩｎＰを、500ｎｍの厚さに成長させる。

次に、図１（Ｂ）に示す様に、サブコレクタ層２上に、絶縁物３からなる細線構造を形成する。この工程を第２の工程とする。

具体的には、絶縁物３として酸化シリコン（ＳｉＯ_２）を用い、厚さ 200ｎｍ、幅 200〜310ｎｍのＳｉＯ_２細線を形成する。まず、プラズマＣＶＤによって、ＳｉＯ_２を堆積し、その上に、通常のリソグラフィプロセスのリフトオフ法により細線のアルミニウムパターンを形成後、ＣＦ_４と酸素の混合ガスによるＲＩＥによりＳｉＯ_２を細線状に加工して、その後アルミニウムを除去する。

次に、図１（Ｃ）に示す様に、サブコレクタ層２と絶縁物３の全面に有機金属気相成長法などによるエピタキシャル成長を行い、サブコレクタ層２Ａ（サブコレクタ層２よりも厚さが増加した部分）およびコレクタ層４を連続的に成長する。ここで、コレクタ層４の層厚は十分に厚くして、絶縁物３の直上全面で平坦に成る様にする。コレクタ層４の成長から、図１（Ｅ）に示すコレクタ層５が形成されるまでの工程を第３の工程とする。この第３の工程は、本発明が特徴とする工程である。

上記サブコレクタ層２Ａの成長は、前記第２の工程と前記第３の工程との間で行われるサブコレクタ層の厚さをエピタキシャル成長により増大させる工程に相当し、この工程はトランジスタのコレクタ抵抗の低減に役立つ。

具体的には、有機金属化合物であるトリメチルインジウム（Ｉｎ(ＣＨ_３)_３）をフォスフィン（ＰＨ_３）と混合し、それにドーピングガスとしてジシラン（Ｓｉ_２Ｈ_６）を加え、温度５８０℃、圧力 1×10^４Ｐａでエピタキシャル成長を行う。

サブコレクタ層２Ａはサブコレクタ層２と同じＳｉドープｎ型ＩｎＰ（ドーピング濃度は 1×10^１８ｃｍ^−３）であり、その厚さは 100ｎｍ程度であり、絶縁物３（ＳｉＯ_２細線）より薄ければよい。

コレクタ層４はＳｉドープｎ型ＩｎＰ（ドーピング濃度は 5×10^１６ｃｍ^−３）であり、絶縁物３（ＳｉＯ_２細線）を完全に覆うように形成される。

ここで、絶縁物３からなる細線の厚さと幅と、その上に成長されるコレクタ層４の層厚には相関がある。細線の厚さ、幅が大きい場合には、コレクタ層４の表面を平坦にするためにその層厚を厚くする必要がある。一方、細線の厚さ、幅が小さい場合には、コレクタ４の表面を平坦にするための層厚は薄くてよい。本実施例においては、細線の厚さが 200ｎｍ、幅が 310ｎｍ、コレクタ４の層厚が 240ｎｍである。

上記の成長過程に続いて、従来技術とは異なり、図１（Ｄ）に示す様に、コレクタ層４を、デバイス特性から望ましい厚さをもつコレクタ層４Ａにする為に、一部のコレクタ層４Ｂをエッチングにより除去する。

具体的には、コレクタ４の成長において用いていたトリメチルインジウム（Ｉｎ(ＣＨ_３)_３）とジシラン（Ｓｉ_２Ｈ_６）の供給を中断して結晶成長を中断し、フォスフィン（ＰＨ_３）に加えて四臭化炭素（ＣＢｒ_４）を供給して、ＰＨ_３とＣＢｒ_４雰囲気中で 20秒間、コレクタ層４Ｂ（層厚 70ｎｍ）をエッチングにより除去する。

ここで、ＣＢｒ_４はコレクタ層４Ｂの除去（エッチング）の時にのみ供給したが、コレクタの成長、エッチング後の再成長時に供給してもよい。この場合ＣＢｒ_４はドーピングガスとして働きＣがｎ型不純物としてドーピングされるので、問題はない。

また、ジシランの供給を、コレクタ層４Ｂの除去（エッチング）の時に停止したが、この供給を続けていてもよい。

ここでは、70ｎｍの厚さのコレクタ層４Ｂをエッチングして、残りのコレクタ層の厚さを 140ｎｍとしたが、加工精度を考慮すると、残りのコレクタ層の厚さは 10ｎｍ以上で有効である。

ＣＢｒ_４のエッチング条件としては、ＣＢｒ_４の流量：50ｓｃｃｍ（バブラ圧：1×10^５Ｐａ、バブラ温度：20℃）、温度：520℃、圧力：1×10^４Ｐａを採用した。

エッチング後のＩｎＰ面（ＩｎＧａＡｓコレクタ層との界面近傍、20ｎｍ層厚）にデルタカーボンドープされる濃度は 4×10^１７ｃｍ^−３程度である。

ＣＢｒ_４によるエッチング後に再成長する場合、エッチング後のＩｎＰ表面にＣ（炭素）が残留し、そのまま再成長界面に取り込まれる可能性もある。しかしながら、Ｃが高濃度で残留してもｎ型デルタカーボンドーピング層として振舞うので以下のような効果が生じ、問題はない。

ｎ型ＩｎＰコレクタの一部分にデルタドーピング層がある場合、デルタドーピング層の空乏化により固定化された電荷層ができる。この電荷層により、ＩｎＰコレクタ層４Ａのエネルギーポテンシャルが電荷層を中心に低下する（ＩｎＧａＡｓコレクタ層５中に電界が印加される）ことにより、ベースに存在する電子に対する障壁高さは減少する。

エッチングに続けて、図１（Ｅ）に示す様に、コレクタ層４Ａの上にコレクタ層５を追加成長させ、コレクタ層５の上に、ベース層６、エミッタ層７、エミッタキャップ層８を、この順に、続けて成長させる。ベース層６、エミッタ層７、エミッタキャップ層８を続けて成長させる工程を第４の工程とする。具体的には、エッチング終了後、ＣＢｒ_４の供給を停止して、材料ガスであるトリメチルインジウムとジシランの供給を再開して再成長を行う。また、Ｖ族ガスにはターシャルブチルフォスフィン（ＴＢＰ）を用いてもよい。このようにして形成されたコレクタ層５は、例えば、ｎ-（またはｉ-)ＩｎＧａＡｓ（ＩｎＰに格子整合する組成）、層厚：50ｎｍ、ドーピング濃度：1×10^１６ｃｍ^−３であり、ベース層６は、例えば、ｐ-ＩｎＧａＡｓ（ＩｎＰに格子整合する組成）、層厚：20ｎｍ、ドーピング濃度：3.5×10^１９ｃｍ^−３であり、エミッタ層７は、例えば、ｎ-ＩｎＰ、層厚：50ｎｍ、ドーピング濃度：ベース層側の 30ｎｍが 1×10^１８ｃｍ^−３、残りの 20ｎｍが 2×10^１９ｃｍ^−３であり、エミッタキャップ層８は、例えば、エミッタ層７との界面はｎ-ＩｎＧａＡｓ（ＩｎＰに格子整合する組成）であり、表面がｎ-ＩｎＡｓになるように組成を変化させていて（傾斜組成）、層厚：10ｎｍ、ドーピング濃度：2〜6×10^１９ｃｍ^−３である。

最後に、図１（Ｆ）に示す様に、メサ形成およびエミッタ電極９、ベース電極１０、コレクタ電極１１の形成を行うことで、トランジスタとする。メサ形成工程を第５の工程とし、その後の電極形成工程を第６の工程とする。

メサ形成を行う場合、具体的には、エミッタ層７、エミッタキャップ層８を、エミッタ電極９を形成する部分を残して、ドライエッチング（エッチングガス：メタンと水素の混合ガス）で 50ｎｍ程度エッチングした後に、残りのエミッタ層をウエットエッチング（塩素系のエッチング溶液）によってエッチングしてメサ構造に加工する。ここでウエットエッチングはベース層６をほとんどエッチングすることなくエミッタ層７のみを選択的にエッチングする。さらに、コレクタ電極形成部分のコレクタ層２の表面を露出させるエッチングを行う。

電極形成を行う場合、具体的には、エミッタ電極９として層厚 400ｎｍのＴｉＷ（Ｔｉ 10％、Ｗ 90％）を堆積し、ベース電極１０として積層構造：Ｐｄ(5nm)/Ｔｉ(15nm)/Ｐｄ(15nm)/Ａｕ(45nm)（かっこ内は層厚）を堆積し、コレクタ電極１１として積層構造：Ｔｉ(20nm)/Ｐｄ(20nm)/Ａｕ(300nm)（かっこ内は層厚）を堆積する。

現在、ベース層のドーピングの原料ガスとしてＣＢｒ_４を用いているが、条件を選ぶと、ＣＢｒ_４はエッチングも可能であり、綺麗な再成長界面が得られることが報告されている（上記非特許文献２参照）。

図２に、成長途中でエッチングを入れたことの有無による断面ＳＥＭ像の変化を示す。図２（Ａ）では、上下を点線（水平矢印）で囲まれたＩｎＰコレクタ層に相当する部分は 210ｎｍである。一方、途中でエッチングを入れた図２（Ｂ）の断面像では、点線（水平矢印）で囲まれたＩｎＰコレクタ層に相当する部分は 140ｎｍとなっており、約 70ｎｍがエッチングされている。いずれの場合にもＩｎＰコレクタ層の上に成長したＩｎＧａＡｓ層およびその上のＩｎＰ層は平坦であり、エッチングにより平坦性が劣化していないことが確認できる。

また、一般に、ＨＢＴ構造の真性コレクタ部作製途中で成長を止めることは界面準位の形成を防ぐために行われないが、ここでは、ＩｎＧａＡｓベース層のドーピングにＣＢｒ_４を用い、ＣＢｒ_４を高濃度に供給すると、平坦性をもったエッチングが行えること、さらに、エッチング後のＩｎＰ面には若干のＣＢｒ_４によるｎ型デルタカーボンドーピングが施され、これは、ＩｎＰＤＨＢＴにおいて、ＩｎＰ/ＩｎＧａＡｓコレクタ界面の障壁を抑圧するためのドーピングと同じであり、このドーピング層は逆にデバイス動作を助けることから、本エッチングによる方法は有効に働くと考えられる。

以上に説明したように、本発明の実施により、最終的なコレクタを薄層化しつつ、広い線幅のＳｉＯ_２細線の埋め込みを可能にすることで、遮断周波数を高くする為にコレクタ層を薄くしたＨＢＴにおいてエミッタ幅を細くしても寄生コレクタ容量の相対的増大を抑制でき、遮断周波数が劣化せず、さらに、エミッタ幅縮小によるコレクタ容量低下による最大発振周波数の向上が望め、低消費電力での超高速動作が可能になる。

１：半絶縁性基板、２：サブコレクタ層、２Ａ：サブコレクタ層、３：絶縁物、４：コレクタ層、４Ａ：コレクタ層、４Ｂ：コレクタ層、５：コレクタ層、６：ベース層、７：エミッタ層、８：エミッタキャップ層、９：エミッタ電極、１０：ベース電極、１１：コレクタ電極。

Claims

半絶縁性基板上にサブコレクタ層を形成する第１の工程と、
前記サブコレクタ層上に絶縁物の細線を形成する第２の工程と、
前記サブコレクタ層および絶縁物の細線を覆うコレクタ層を形成する第３の工程と、
前記コレクタ層上にベース層、エミッタ層およびエミッタキャップ層を、この順で積層する第４の工程と、
前記エミッタ層およびエミッタキャップ層をメサ形成する第５の工程と、
前記エミッタキャップ層、ベース層およびコレクタ層上に、それぞれ、エミッタ電極、ベース電極およびコレクタ電極を形成する第６の工程とを有するバイポーラトランジスタの製造方法において、
前記第３の工程は、前記サブコレクタ層および絶縁物の細線を覆うコレクタ層の表面をエッチングする工程を含むことを特徴とするバイポーラトランジスタの製造方法。
請求項１に記載のバイポーラトランジスタの製造方法において、
前記第２の工程と前記第３の工程との間に、前記サブコレクタ層の厚さをエピタキシャル成長により増大させる工程を有することを特徴とするバイポーラトランジスタの製造方法。
請求項１または２に記載のバイポーラトランジスタの製造方法において、
前記第３の工程は、前記エッチング終了後のコレクタ層表面にコレクタ層を追加成長させる工程を含むことを特徴とするバイポーラトランジスタの製造方法。
請求項１、２または３に記載のバイポーラトランジスタの製造方法において、
前記サブコレクタ層はＩｎＰからなり、前記絶縁物はＳｉＯ_２であり、前記コレクタ層はＩｎＰとＩｎＧａＡｓとの積層構造を有することを特徴とするバイポーラトランジスタの製造方法。
請求項４に記載のバイポーラトランジスタの製造方法において、
前記第３の工程におけるコレクタ層表面のエッチングはＣＢｒ_４を用いて行われることを特徴とするバイポーラトランジスタの製造方法。