KR101968374B1 - 개선된 패시베이션 층을 갖는 iii-n 층 스택을 포함하는 소자 및 관련 제조 방법 - Google Patents

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Abstract

개선된 패시베이션 층을 갖는 III-N 층 스택을 포함하는 소자 및 관련 제조 방법
2차원 전자가스를 특징으로 하는 III-N 층 스택을 포함하는 소자가 개시되며, 소자는,
- III-N 층;
- III-N 층 상의 Al-III-N 층;
- 질화규소(Silicon Nitride, SiN)를 포함하는, Al-III-N 층 상의 패시베이션 층을 포함하며;
패시베이션 층은 Al-III-N 계면 상에 완전결정 부층을 포함하며, 완전결정 부층의 적어도 일부는 Al 및/또는 B를 포함하며; 그리고 소자를 제조하는 관련 방법이 개시된다.

Description

개선된 패시베이션 층을 갖는 III-N 층 스택을 포함하는 소자 및 관련 제조 방법{A device comprising a III-N layer stack with improved passivation layer and associated manufacturing method}
본 발명은 반도체 프로세싱 분야에 관한 것이며, 더 구체적으로는, III-N 층 스택을 갖는 소자 및 그러한 소자의 제조방법에 관한 것이다.
III-N HEMT 소자를 위한 패시베이션 층으로 질화규소(SiN)를 사용하는 것이 알려져있다. 패시베이션은 소자의 동적 특성에서 일어날 수 있는 변화와 분산 효과 때문에 중요하다. 패시베이션 층은 충분히 두꺼워야 한다(예를 들면 200nm 이상의 두께). 이는 도 2에 도시되어 있다. SiN은 현장(in-situ) 증착될 수 있다.
SiN 층은 또한, 도 1에 나타난 바와 같이, 트랜지스터 타입 소자의 배리어와 게이트 사이에 남아 있으면, 게이트 절연층(gate dielectric)으로 사용될 수 있다. 이러한 게이트 절연층은 일반적으로 게이트의 누설전류를 줄이며 소자의 신뢰성을 개선하는 데 기여한다.
그러나, 게이트 절연층으로 사용될 때, SiN 층은 너무 두꺼워서는 안 된다: 실제 게이트를 2차원 전자가스(two Dimensional Electron Gas, 2DEG)로부터 분리하는 것은 둘 사이의 용량 커플링을 줄이고 이에 따라 결과적으로 소자의 더 낮은 트랜스컨덕턴스(gm)와 실제 애플리케이션을 위해서는 너무 높은 음의 임계전압(Vth)을 초래한다. 이상적으로 SiN 게이트 절연층은 3nm와 10nm 사이의 두께이다.
본 발명의 과제는 개선된 패시베이션 층을 갖는 2차원 전자 가스를 특징으로 하는 III-N 층 스택을 포함하는 소자를 제공하는 것이다.
이 과제는 본 발명의 독립항에 따른 방법 및 수단에 의해 해결된다. 종속항은 바람직한 실시예에 관련된다.
현장(in-situ) SiN의 개선된 패시베이션 특성은 SiN의 더 높은 밀도 및 (In)AlGaN과의 개선된 계면 양자에 기인한 것이다:
- ERDA는 in-situ SiN이 낮은 수소 농도 때문에 높은 밀도를 갖는 것을 밝혔다. 메모리 기술로부터 SiN이 전하 트랩핑에 매우 효과적이며 수소가 이에 대해 역할을 하는 것이 알려져 있다.
- TEM은 (In)AlGaN 배리어 층 상에 SiN의 처음 몇개의 단층(monolayer)이 에피택시 성장되는 것을 밝혔다. 그러나, 이어서 성장된 SiN은 곧 비정질 층으로 변환된다. (In)AlGaN 배리어의 표면을 에피택시 매치 층으로 끝냄으로써, 미결합(dangling bonds) 또는 잘못중단된 결합(ill-terminated bonds)이 줄어든다. 이러한 미결합은 에너지 밴드 내의 트랩 상태를 생성하므로 이러한 미결합의 감소는 더 나은 패시베이션 특성을 가져온다. 또한, 원자 수소에 의해 종결되거나 그렇지 않거나, 결정 SiN은 또한 비정질 SiN과 비교할 때 전체적으로 더 적은 미결합을 갖고 있다. 종결되지 않은 미결합 및 수소에 의해 종결된 이러한 미결합은 에너지 밴드 내에서 트랩핑 상태를 가져온다.
그러므로, 완전히 에피택시 성장된 SiN 층의 존재, 즉, 완전 결정 SiN 층은, 패시베이션 층 또는 게이트 절연층으로 사용되는 것 양자에서 소자 성능에 유리할 것으로 생각된다.
(In)AlGaN 배리어 상의 게이트 절연층의 패시베이션 특성이 또한 소자 성능에 매우 중요하다. 게이트 절연층과 배리어 사이의 계면에서 계면 상태의 밀도는 고주파수 트랜스컨덕턴스 또는 임계치 이하 경사(sub threshold slope)와 같은 전기적 소자 파라미터에 직접적 영향을 갖는다. 게이트 절연층의 두께가 에피택시 성장 공정에 의해 정해지며 식각 공정과 같은 공정 단계의 균일도에 의해 정해지지 않으므로, 이는 매우 잘 제어되며 결과 소자는 Vth 및 게이트 누설 전류와 같은 매우 낮은 스프레드의 중요한 파라미터를 갖는다.
본 발명의 첫번째 양상에 따르면, 2차원 전자가스를 특징으로 하는 III-N 층 스택을 포함하는 소자가 제공되며, 이는
- III-N 층;
- 상기 III-N 층 상의 Al-III-N 층;
- 질화규소(Silicon Nitride, SiN)를 포함하는, 상기 Al-III-N 층 상의 패시베이션 층을 포함하며;
상기 패시베이션 층은 Al-III-N 계면 상에 완전결정 부층(sub layer)을 포함하며, 상기 완전결정 부층의 적어도 일부는 Al 및/또는 B를 포함한다.
2차원 전자 가스(two-dimentional electron gas, 2DEG)는 2차원 상에서 자유롭게 움직이며, 3차원에서는 엄격하게 제한된 전자 가스이다. 이러한 엄격한 제한은 그 방향의 움직임에 대한 양자화 에너지 레벨을 가져온다. 전자는 3D 세계에 삽입된 2D 시트와 같이 나타난다.
III-N 층 스택은 III-N 층(예를 들면 GaN 층) 및 III-N 층 상의 Al-III-N(예를 들면, AlGaN, InAlGaN)로 구성될 수 있다. 2DEG는 통상 이 두 층 사이의 계면에 존재하거나 생성될 수 있다.
바람직하게는 SiN은 in-situ 성장된 SiN이다. Al 또는 B와 같은 종을 도핑하거나 추가함에 의하여 in-situ 성장 SiN의 결정성이 유지되는 것이 유리하다. Takizawa(Journal of Electronic Materials vol 37 issue 5, 2008, page 628, 2008)는 in-situ SiN이 베타-상태 SiN과 유사한 결정 구조를 갖는 것을 보여준다. 베타-상태 SiN의 이론적인 평면내 결정상수는 GaN에 비해 19% 크며, in-situ SiN은 따라서 GaN 상에 성장될 때 이 변형을 수용하기 위하여 소위 결함-섬유아연석 구조(defect-wurtzite structure)로 변형된다. 큰 결정 불일치가 에피택시 성장 모드를 2차원 층단위(layer-by-layer) 성장 모드에서, 다시 이어서 비정질 성장 모드로 변경되기 쉬운, 3차원 Volker-Weber 모드로 변경하는 유인임이 잘 알려져 있다. 본 발명의 양상에 따르면, Al 또는 B와 같은 Si보다 작은 원자가 결합되어 베타-상태 SiN의 결정상수를 줄이며 GaN 결정 상수에 더 잘 일치되도록 한다. 또한, B 및 Al은 매우 높은 결합 강도를 갖는다.
완전결정 부층 내의 Al 또는 B의 농도는 예를 들면 약 1e15/cm3의 불순물 도핑 수준으로부터 10 내지 20%(1e23/cm3)의 실제 합금 농도에 이르는 범위 내일 수 있다. 농도는 예를 들면, 1e15/cm3로부터 1e20/cm3까지, 또는 1e19/cm3까지, 또는 1e18/cm3까지, 또는 1e17/cm3까지, 또는 1e16/cm3까지일 수 있다. 농도는 예를 들면, 1e21/cm3로부터 1e23/cm3까지의 범위 내, 또는 1e22/cm3로부터 1e23/cm3까지의 범위 내일 수 있다.
SiN 결정 내에 Al을 도입하는 것의 추가적인 이점은 불소 기반 플라즈마 내의 건식 식각에 대한 개선된 저항이다. 이는 Al 및 F 사이의 상호작용이 매우 비휘발성의 AlF를 산출하기 때문이다. 이 저항은 Al 함량에 의존하는데, 즉 고농도에서 높고 저농도에서 낮다. 바람직하게는 AlGaN 합금(1e23/cm3 차수의 Al 농도)이 식각방지막(etch stop)으로 사용되는데, 이러한 합금이 완벽한 식각방지막의 역할(운동 입자에 의한 제거를 제외하면 식각이 일어나지 않음)을 하기 때문이다. 낮은 농도라도 여전히 식각 속도를 늦추며, 여전히 유리하다.
바람직한 접근에서, Al이 없거나 Al이 더 적게 도핑된 SiN은 트랜지스터 소자의 게이트 증착에 앞서 선택적 식각에 의해 제거되어 게이트가 Al-도핑된 SiN과 직접 접촉하지만, 한편으로 게이트와 다른 편으로 트랜지스터 소자의 소스 또는 드레인 사이의 영역에서 남아 좋은 패시베이션 특성을 유지한다. B-도핑되거나 B-포함 SiN 또한 불소 기반 플라즈마 내의 건식 식각에 대한 높은 저항을 갖는 층의 좋은 후보가 될 것으로 생각된다. Al-도핑된 또는 Al 포함 SiN 및 B-도핑된 또는 B 포함 SiN의 밴드갭은 SiN에 비해 훨씬 높아, 이런 물질들이 SiN에 비해 게이트 절연체로서 더 나은 선택이 되게 한다.
바람직한 실시예에 따르면, 완전결정 부층은 적어도 약간의 결정 단층(momolayer)를 포함한다.
바람직한 실시예에 따르면, 완전결정 부층은 0.1과 20nm 사이, 바람직하게는 3nm와 10nm 사이의 두께를 갖는다.
바람직한 실시예에 따르면, 완전결정 부층은 전체 층을 통해 Al 및/또는 B를 포함한다. Al 또는 B는 예를 들면 층을 통해 균일한 방법으로 분포될 수 있다. 달리 말하자면, 층에 걸쳐 Al 또는 B의 밀도가 실질적으로 일정할 수 있다.
바람직한 실시예에 따르면, 완전결정 부층의 적어도 일부 또는 완전결정 부층 전부는 Al 및/또는 B 도핑된다.
바람직한 실시예에 따르면, 패시베이션 층은 완전결정 부층의 상부에 제2 SiN 부층을 추가로 포함한다.
바람직한 실시예에 따르면, 제2 SiN 부층은 Al-을 포함하지 않거나, B-를 포함하지 않거나, 또는 Al 및 B 중 어느 것도 포함하지 않는다.
바람직한 실시예에 따르면, 완전결정 부층은 Al를 포함하고, 제2 SiN 부층은 완전결정 부층보다 적은 Al를 포함한다. 예를 들면, 완전결정 부층은 Al 도핑될 수 있으며, 제2 SiN 부층은 완전결정 부층보다 적게 Al 도핑될 수 있다.
바람직한 실시예에 따르면, 완전결정 부층은 B를 포함하고, 제2 SiN 부층은 완전결정 부층보다 적은 B를 포함한다. 예를 들면, 완전결정 부층은 B 도핑될 수 있으며, 제2 SiN 부층은 완전결정 부층보다 적게 B 도핑될 수 있다.
완전결정 부층은 Al을 포함할 수 있는 한편, 제2 SiN 부층이 B를 포함할 수 있으며, 그 역도 성립하는 점을 유의한다.
바람직한 실시예에 따르면, 소자는 완전결정, 부층 및 제2 SiN 부층 사이에 AlN 또는 BN 층(중간층)를 추가로 포함한다. 이는 컨택트 식각의 선택성을 개선할 수 있어서 유리하다. 바람직하게는 AlN 또는 BN 중간층은 50nm와 500nm 사이의 두께를 가진다. 이는 예를 들면 약 200nm 두께일 수 있다.
AlN 또는 BN 중간층 중 어느 것도 Al- 및/또는 B- 포함 완전결정 부층과 결합될 수 있음을 유의한다.
본 발명의 양상에 따르면, 이중 기능 패시베이션 스택이 제공될 수 있으며, 예를 들면 Al-도핑된 또는 B-도핑된 SiN과, 그 위에 Al- 또는 B-가 없는 또는 적게 Al-도핑되거나 적게 B-도핑된 SiN을 포함하고, Al-도핑된 SiN 또는 B-도핑된 SiN의 두께는 게이트 절연층으로 사용하기에 적절한 두께이며 패시베이션 층의 전체 두께는 좋은 패시베이션으로 작동하기에 충분히 크다. 적어도 일부의 Al- 및/또는 B-가 없는 SiN은 현장 외(ex situ) 증착될 수 있으며, 바람직하게는 LPCVD에 의해서지만, 또한 PECVD에 의해서도 가능하다.
본 발명의 실시예에 따르면, III-N 층 스택은 기판상에 에피택시 성장된다. 바람직한 실시예에 따르면, 기판은 Si<111>이다. 또는, 기판은 예를 들면 Ge<111>일 수 있다. 또 다른 실시예에 따르면, 기판은 Si 기판상에 에피택시 성장된 결정 Ge 캡을 갖는 Si 기판일 수 있다. Si 및 Ge 사이에는 또한 점차 달라지는(graded) SiGe 트랜지션층이 있을 수 있다.
다른 바람직한 실시예에 따르면, 기판은 실리콘 온 인슐레이터(Si On Insulator, SOI) 기판일 수 있다. 또 다른 실시예에서는, 기판은 SiC 기판 또는 사파이어 기판 또는 프리스탠딩(free-standing) GaN 또는 프리스탠딩 AlN 기판일 수 있다.
에피택시 층 구조는 기판 및 III-N 층 스택 사이에 하나 또는 그 이상의 (In)AlGaN 버퍼 층을 포함할 수 있으며, InAlGaN 채널층 및 InAlGaN 배리어층을 포함한다. 이러한 채널 및 배리어층은 적어도 시작 층 또는 층들이 결정인 패시베이션 층 스택에 의해 현장에서 덮인다.
(In)AlGaN 버퍼층들은 예를 들면 개별적으로 통상 500nm 두께(바람직하게는 50nm 내지 2μm 범위 내의 두께)이며, 통상 0%-100% 사이에서 변하는 Al 함량, 바람직하게는 1%-99% 사이, 더 바람직하게는 20% 및 90% 사이, 예를 들면 50%를 갖는다. 이러한 버퍼층은 또한 인듐과 같은 다른 그룹의 III족 원소를 선택적으로 포함할 수 있다. 전체 (In)AlGaN 버퍼는 통상 100nm 내지 10μm 두께이며, 특히 500nm 내지 5μm 두께이다.
바람직한 실시예에 따르면, InAlGaN 채널층의 두께는 5nm 내지 2μm 범위 내이다. 예를 들면, 채널층의 두께는 20nm 내지 1μm 범위 내에 있을 수 있으며, 또는 20nm 및 500nm의 범위 내이거나 20nm 내지 250nm, 50nm 내지 200nm일 수 있으며, 특히 예를 들면 150nm일 수 있다.
바람직한 실시예에 따르면, InAlGaN 배리어층의 두께는 1nm 내지 50nm 범위 내이다. 예를 들면, 배리어층의 두께는 바람직하게는 5nm 내지 25nm 범위 내이며, 특히 예를 들면 20nm이다.
바람직한 실시예에 따르면, 패시베이션 층 스택 내의 임의의 개별 층의 두께는 0.1nm 내지 500nm의 범위 내이다. 예를 들면, Al- 또는 B- 도핑된 SiN, 또는 AlSiN 또는 BSiN의 두께는 바람직하게는 0.1nm 내지 50nm, 3nm 내지 15nm, 특히 예를 들면 10nm이다. AlN 또는 BN 층은 바람직하게 0.1nm 내지 10nm 범위 내의 두께를 가지며, 바람직하게는 0.5nm 내지 3nm 범위 내, 예를 들면 1nm이다. 더 적게 도핑되거나 도핑되지 않은 SiN은 10nm 내지 1μm 범위 내의 두께를 가지며, 바람직하게는 50nm 내지 500nm의 범위, 예를 들면 200 nm이다. 바람직하게는, 패시베이션층 스택은 SiN 및/또는 AlSiN (또는 BSiN) 및/또는 고밀도의 Al-도핑된 (또는 B-도핑된) SiN 층으로 구성되거나 이를 포함하며, 이들은 MOCVD 반응기 내에서 in-situ 증착된다. 또는 적어도 일부의 Al이 없거나 적게 Al-도핑된 SiN이 ex-situ 증착될 수 있으며, 바람직하게는 LPCVD에 의하지만 또한 PECVD에 의한 것도 가능하다.
바람직한 실시예에 따르면, 소자는 SiN 부층을 통해, 만일 존재하면 상기 AlN 또는 BN 층을 통해, 연장된 적어도 하나의 게이트 컨택트을 추가로 포함하며, 게이트 컨택트은 완전결정 부층과 접촉한다.
AlN 층 또는 BN 층을 포함하는 바람직한 실시예에 따르면, 소자는 SiN 부층을 통해 연장된 적어도 하나의 게이트 컨택트을 추가로 포함하며, 게이트 컨택트은 AlN 또는 BN 층과 접촉한다.
바람직한 실시예에 따르면, SiN 부층을 통해, 만일 존재하면 상기 AlN 또는 BN 층을 통해, 실질적으로 연장되며, 하나 또는 그 이상의 하이-k 유전체층(high-k dielectric layer)에 의해 완전결정 부층과 분리되는 적어도 하나의 게이트 컨택트을 추가로 포함한다. 하이-k 유전체층은 예를 들면, Al-산화물, 또는 Hf-산화물 또는 Zr-산화물을 포함할 수 있다.
AlN 층 또는 BN 층을 포함하는 바람직한 실시예에 따르면, SiN 부층을 통해 실질적으로 연장되며 하나 또는 그 이상의 하이-k 유전체층에 의해 상기 AlN 또는 BN 층과 분리되는 적어도 하나의 게이트 컨택트를 추가로 포함한다.
in-situ 성장된 Al-도핑된 또는 B-도핑된 AiN 및 하이-k 유전체층의 조합은 게이트 절연을 개선하므로 유리하다.
바람직한 실시예에 따르면, SiN 부층을 통해 실질적으로 연장되고 산화알루미늄층에 의해 상기 완전결정 부층과 분리되는 적어도 하나의 게이트 컨택트을 추가로 포함하며, 산화알루미늄층은 AlN 층과 동일한 높이이다. 바람직한 실시예에 따르면, 하이-k 유전체, 산화알루미늄은 AlN 중간층의 국부적 산화(열, 플라즈마, 오존)에 의해 형성된다.
바람직한 실시예에 따르면, III-질화물은 GaN이다.
바람직한 실시예에 따르면, Al-III-N은 InAlGaN이며, III족 원소에 대한 상대 성분이 In에 대해 x, Al에 대해 y, Ga에 대해 1-x-y이며, x 및 y는 0과 1 사이의 값을 취한다. 바람직한 실시예에 따르면, x는 0.17이며 y는 0.83이다. 바람직한 실시예에 따르면, x는 0이며, y는 0과 1 사이의 값을 취한다.
바람직한 실시예에 따르면, 패시베이션 층은 완전결정이며, Al 또는 B를 포함한다.
바람직한 실시예에 따르면, 패시베이션 층은 완전결정이며, Al-도핑되거나 또는 B-도핑된다.
바람직한 실시예에 따르면, 패시베이션 층의 전체 두께는 200nm 이상이다.
본 발명의 두번째 양상에 따르면, 2차원 전자가스를 특징으로 하는 III-N 층 스택을 포함하는 소자의 제조방법이 개시되며, 방법은,
- III-N 층을 제공하는 단계;
- III-N 층 상에 Al-III-N 층을 제공하는 단계;
- Al-III-N 층 상에 질화규소(Silicon Nitride, SiN)를 포함하는 패시베이션 층을 제공하는 단계를 포함하며;
패시베이션 층을 제공하는 단계는, Al-III-N 계면에 완전결정 부층을 제공하는 단계를 포함하며, 완전결정 부층의 적어도 일부는 Al 또는 B를 포함한다.
바람직한 실시예에 따르면, 패시베이션 층을 제공하는 단계는, 완전결정 부층 상에 제2 SiN 부층을 제공하는 단계를 포함하며, 이는 Al-도핑되지 않거나 완전결정 부층에 비해 적게 Al-도핑된다.
바람직한 실시예에 따르면, 제2 SiN 부층은 Al-을 포함하지 않거나, B-를 포함하지 않거나, 또는 Al 및 B 중 어느 것도 포함하지 않는다.
바람직한 실시예에 따르면, 완전결정 부층은 Al를 포함하고, 제2 SiN 부층은 완전결정 부층보다 적은 Al를 포함한다. 예를 들면, 완전결정 부층은 Al 도핑될 수 있으며, 제2 층은 완전결정 부층보다 적게 Al 도핑될 수 있다.
바람직한 실시예에 따르면, 완전결정 부층은 B를 포함하고, 제2 SiN 부층은 완전결정 부층보다 적은 B를 포함한다. 예를 들면, 완전결정 부층은 B 도핑되고, 제2 층은 완전결정 부층보다 적게 B 도핑된다.
바람직한 실시예에 따르면, 방법은 완전결정 부층 및 제2 SiN 부층 사이에 AlN 또는 BN 층을 제공하는 단계를 추가로 포함한다.
바람직한 실시예에 따르면, 방법은 제2 SiN 부층을 통해, 만일 존재하면 상기 AlN 또는 BN 층을 통해, 연장되는 적어도 하나의 게이트 컨택트을 제공하는 단계를 추가로 포함하며, 게이트 컨택트은 완전결정 부층과 접촉한다.
바람직한 실시예에 따르면, 방법은 제2 SiN 부층을 통해 연장되는 적어도 하나의 게이트 컨택트을 제공하는 단계를 추가로 포함하며, 게이트 컨택트은 AlN 또는 BN 층과 접촉한다.
바람직한 실시예에 따르면, 방법은,
- 제2 SiN 부층을 통해, 만일 존재하면 상기 AlN 또는 BN 층을 통해, 컨택트 식각을 수행하며, 이에 따라 완전결정 부층 상에 컨택트 영역을 정의하는 단계;
- 적어도 컨택트 영역 내에 하이-k 유전체층을 제공하는 단계;
- 하이-k 유전체층 상의 컨택트 영역 내에 컨택트을 제공하는 단계를 추가로 포함한다.
바람직한 실시예에 따르면, 방법은,
- 제2 SiN 부층을 통해 컨택트 식각을 수행하며, 이에 따라 완전결정 부층 상에 컨택트 영역을 정의하는 단계;
- 적어도 컨택트 영역 내에 하이-k 유전체층을 제공하는 단계;
- 하이-k 유전체층 상의 컨택트 영역 내에 컨택트를 제공하는 단계를 추가로 포함한다.
바람직한 실시예에 따르면, 방법은,
- AlN 층에 이를 때까지 제2 SiN 부층을 통해 컨택트 식각을 수행하며, AlN 층 상에 컨택트 영역을 정의하는 단계;
- 적어도 컨택트 영역 내에서 AlN 층을 산화하는 단계;
- 산화된 컨택트 영역 상의 컨택트 영역 내에 컨택트을 제공하는 단계를 추가로 포함한다.
본 발명의 첫번째 양상과 관련하여 기술된 특징 및 이점은 또한, 필요한 변경을 가하여 본 발명의 두번째 양상에도 적응될 수 있음이 이 분야의 기술자에게는 이해될 것이다.
본 발명의 다른 특징은 도면으로부터 명백해질 것이다.
도 1은 종래기술의 반도체 소자의 개략 단면도이다.
도 2는 다른 종래기술의 반도체 소자의 개략 단면도이다.
도 3은 본 발명에 따른 실시예의 개략 단면도이다.
도 4a 및 도 4b는 추가의 AlN을 포함하는 본 발명에 따른 다른 실시예를 도시한다.
도 5a, 도 5b 및 도 5c는 하이-k 유전체층의 사용을 포함하는 본 발명에 따른 다른 실시예를 도시한다.
도 6은 소자의 컨택트 영역 내의 부분적으로 산화된 AlN층을 포함하는 본 발명의 다른 실시예를 도시한다.
본 발명이 특정 실시예 및 도면을 참조하여 설명될 것이지만 본 발명은 이에 제한되지 않으며 단지 특허청구범위에 의해서만 정해진다. 도시된 도면은 도식적인 것일뿐 제한하고자 하는 것은 아니다. 도면 내에서, 일부 구성요소의 크기는 과장되어 있으며, 예시적인 목적이므로 축척에 맞게 도시된 것은 아니다. 본 명세서 및 특허청구범위에서 사용된 "포함하는(comprising)"의 용어는, 다른 구성요소나 단계를 배제하는 것은 아니다. 정관사나 부정관사가 사용되는 경우 "하나의("a" 또는 "an")", "그("the")와 같은 단수 명사를 참조할 때, 이는 명시적으로 다른 것을 지칭하지 않는 한 그 명사의 복수를 포함한다.
특허청구범위에서 사용된 "포함하는(comprising)"의 용어는 그 이하에 열거된 수단으로 제한하도록 해석되어서는 안되며, 다른 구성요소나 단계를 제외하고자 하는 것이 아니다. 따라서, "수단 A 및 B를 포함하는 소자"의 표현의 범위는 단지 구성요소 A 및 B만으로 이루어진 소자에 제한되어서는 안된다. 이는 본 발명에 대하여, 소자와 관련되는 구성요소가 단지 A 및 B라는 것이다.
또한, 명세서 및 특허청구범위에서 제1, 제2, 제3 등의 용어가 유사한 구성요소들을 서로 구분하기 위하여 사용되었지만 이는 순차적인 또는 연대적인 순서를 나타내기 위한 것은 아니다. 이와 같이 사용된 용어는 적절한 상황 하에서는 교체될 수 있으며 여기에서 설명된 발명의 실시예는 여기에서 기재되거나 도시된 것과 다른 순서의 동작이 가능함이 이해되어야 한다.
또한, 명세서 및 특허청구범위에서 상부(top), 저부(bottom), 위(over), 아래(under) 등의 용어는 설명 목적으로 사용되었으며 상대적인 위치를 나타내는 데 필수적인 것은 아니다. 이와 같이 사용된 용어는 적절한 상황 하에서는 교체될 수 있으며 여기에서 설명된 발명의 실시예는 여기에서 기재되거나 도시된 것과 다른 방향의 동작이 가능함이 이해되어야 한다.
도면에서, 유사한 참조번호는 유사한 특징을 가리키며, 하나 이상의 도면에 나타나는 참조번호는 동일한 구성요소를 가리킨다.
도 1은 종래기술의 트랜지스터 타입 소자를 나타내며, GaN 층(1) 및 GaN 층(1) 상부의 InAlGaN 층(2)을 포함하는 층 스택 상부의 SiN 층(4)이 트랜지스터 소자의 게이트 절연층으로 사용된다. 트랜지스터 소자는 예를 들면 소스(5S), 드레인(5D) 및 게이트(5G)를 포함할 수 있다. SiN 층(4)은 너무 두꺼워서는 안되는데, 실제 게이트(5G)를 2차원 전자가스(2DEG)로부터 분리하는 것이 둘 사이의 용량성 결합을 줄여 소자의 더 낮은 트랜스컨덕턴스와 실제적인 응용을 위해서는 너무 높은 음의 임계전압을 초래하기 때문이다. 이상적으로는 SiN 게이트 절연층은 3nm 및 10nm 사이의 두께이다.
도 2는 다른 종래기술의 트랜지스터 타입 소자를 나타내며, SiN이 III-N HEMT 소자의 패시베이션 층으로 사용된다. 패시베이션은 분산 효과 및 이러한 소자의 동역학적 거동의 가능한 변화 때문에 중요하다. 패시베이션 층은 충분히 두꺼워야 하는 점(예를 들면 200nm 이상의 두께를 갖는)이 밝혀져 있다.
본 발명에 따른 제1 실시예가 도 3에 도시되어 있다. GaN 기판(1) 상에, InAlGaN 층(2)을 포함하는 에피택시 층 또는 층 스택이 제공된다. Al-도핑된 SiN 제1 부층(3) 및 적게 도핑되거나 도핑되지 않은 제2 부층(4)을 포함하는 패시베이션 층이 상부에 제공된다. 적게 도핑되거나 도핑되지 않은 제 부층(4)이 식각되어 제2 부층 내에 컨택트 영역이 제공된다. 이 식각은 제1 부층에 대해 선택적으로 수행된다. 이어서 하나 또는 그 이상의 금속층이 제공되어 컨택트 영역 내에 컨택트(5)을 형성한다.
본 발명에 따른 제2 실시예가 도 4a에 도시되어 있다. GaN 기판(1) 상에, InAlGaN 층(2)을 포함하는 에피택시 층 또는 층 스택이 제공된다. Al-도핑되거나 B-도핑된 SiN 제1 부층(3), 제1 층 상부의 AlN 또는 BN 층을 포함하는 중간 부층(6), 및 중간 부층 상에 제공되는 적게 도핑되거나 도핑되지 않은 제2 부층(4)을 포함하는 패시베이션 층이 상부에 제공된다. 적게 도핑되거나 도핑되지 않은 제2 부층(4)이 식각되어 제2 부층 내에 컨택트 영역이 제공된다. 이 식각은 중간 부층, 즉 AlN 또는 BN 층(6)에 대해 선택적으로, 예를 들면, 불소 화학 기반 건식 식각 공정을 이용하여 수행된다. 이러한 유형의 식각은 SiN 식각에 일반적으로 사용되지만 Al 또는 B 포함 층에 사용될 경우 훨씬 줄어든 식각률을 갖는다. 이에 따라, SiN의 식각률 및 B 또는 Al 함유 물질의 식각률 사이의 높은 선택성이 얻어진다. 이어서 하나 또는 그 이상의 금속층이 제공되어 컨택트 영역 내에 컨택트(5)을 형성한다. 도 4b에서는, 대안적인 실시예가 도시되어 있는데, 도 4a에 관해 기재된 실시예와 유사하지만, 컨택트 식각이 중간 부층(6)을 통해 연장된다. 이에 따라 컨택트(5)은 중간 부층(6)을 통해 뻗쳐 제1 SiN 부층과 접촉한다.
도 5a에서, 본 발명의 또 다른 실시예가 도시된다. 이 실시예는 도 3에 도시된 실시예에 대응되지만, 적어도 컨택트 식각에 의해 정의된 컨택트 영역 내에, 컨택트(5)을 정의하는 하나 또는 그 이상의 금속층을 증착하기 전에 하이-k 유전체층(7)을 증착하는 것을 추가로 포함한다. 컨택트(5)을 형성하는 컨택트층은 따라서 컨택트 영역 내에서 하이-k 유전체층에 의해 제1 부층(3)으로부터 분리된다.
도 5b에서, 도 4b와 관련하여 설명된 실시예와 유사한 실시예가 도시된다. 이 실시예는, 게이트 컨택트(5)을 형성하는 하나 또는 그 이상의 금속층의 증착 전에 적어도 컨택트 영역 내에 하이-k 유전체층(7)의 증착을 추가로 포함하며, 컨택트 식각은 중간 부층(6)을 통해 연장되어, 제1 SiN 부층(3)과 접촉한다. 컨택트(5)을 형성하는 컨택트층은 따라서 컨택트 영역 내에서 하이-k 유전체층에 의해 제1 부층(3)으로부터 분리된다.
도 5c에서, 도 4a와 관련하여 설명된 실시예에 기반한, 다른 대안적인 실시예가 도시된다. 예를 들면 도 5a에 대해 설명된 것과 유사하게, 이 방법은 컨택트(5)을 정의하는 하나 또는 그 이상의 금속층의 증착 전에 적어도 컨택트 식각에 의해 정의된 컨택트 영역 내에 하이-k 유전체층(7)의 증착을 추가로 포함한다. 중간 부층(6), 예를 들면 AlN 또는 BN 층이 존재하지만, 컨택트 식각 또는 컨택트 영역은 중간 부층(6)을 통해 연장되지 않는다. 따라서, 컨택트(5)은 하이-k 유전체층에 의해 중간 부층(6)으로부터 분리된다.
도 6에서, 다른 대안적인 실시예가 도시된다. 이 실시예는 도 4a에 묘사된 실시예와 유사하다. 여기에서, 컨택트 식각은 패시베이션 스택의 제2 부층을 통해 중간 부층(6)의 상면까지 수행된다. 이어서, 적어도 컨택트 영역(컨택트 식각 단계에서 식각된 개구의 바닥을 포함하는)이 산화되고, 이에 따라 적어도 컨택트 영역 내에서 AlN을 산화알루미늄(AlOx)으로 변환한다. 다음, 하나 또는 그 이상의 금속층을 제공하여 컨택트(5)이 형성된다.
더 구체적인 공정 파라미터 및 옵션의 예들이 이하에서 기술되며, 구체적으로 지적되지 않는 한, 위에서 기술한 임의의 실시예에 적용 가능함을 이 분야의 기술자라면 이해할 것이다.
예를 들면, 능동 소자의 공정은 아래에서 기술하는 다수의 공정 단계를 포함하며, 이는 이 분야의 기술자에게 알려진 방법과 동작 논리를 이용하여 다양한 순서로, 한번 또는 반복적으로 결합될 수 있다.
애피택시 층 스택 또는 구조는 하나 또는 그 이상의 InAlGaN 채널층 및 InAlGaN 배리어층을 포함하는 (In)AlGaN 버퍼층(2)을 포함할 수 있다. 이들은 적어도 시작 층 또는 층들이 결정인 패시베이션 층 스택(3, 4, 6, 7, 8)으로 현장에서 덮일(capped) 수 있다.
AlGaN 버퍼층들은 개별적으로 통상 300nm 두께(바람직하게는 50nm 내지 500nm 범위 내의 두께)이며, 통상 0%-100% 사이에 변하는 Al 함량, 바람직하게는 1%-99% 사이, 더 바람직하게는 20% 및 90% 사이, 예를 들면 50%를 갖는다. 이러한 버퍼층은 또한 인듐과 같은 다른 그룹의 III족 원소를 선택적으로 포함할 수 있다. 전체 AlGaN 버퍼는 통상 100nm 내지 10μm 두께이며, 특히 500nm 내지 5μm 두께이다.
패시베이션 스택은 Al-도핑된 제1 SiN 층(3) 및 도핑되지 않거나 적게 Al 도핑된 제2 SiN 층(4)을 포함한다. 이들 SiN 층들은 화학식 그대로이거나(stoechiometric) 화학식 그대로가 아닐(non-stoechiometric) 수 있다. 바람직한 예에서, 제1 SiN 층의 Al-농도는 제2 SiN 층 내에서보다 높다. 하나의 예에서, 전체 SiN 층은 통상 50nm 내지 500nm 두께이며, 특히 예를 들면 200nm 두께이다. 특정 실시예에서, 임의의 다른 공정 단계 이전에 PECVD 또는 LPCVD SiN, 또는 SiOx(500nm 이상의 두께에 대하여), 또는 SiC, 또는 다이아몬드, 또는 임의의 다른 물질 또는 물질 스택에 의해 외부적으로 in-situ SiN 층이 두꺼워질 수 있다.
하나의 예에서, 능동 소자의 공정은 오믹 컨택트(5)을 형성하는 공정 단계를 포함한다. 하나의 예에서, 이는 포토레지스트의 증착으로 시작되며 오믹 컨택트(5)의 영역을 정의하는 포토리소그라피 공정에 의해 수행된다. 패시베이션 층은 이제 전체적으로 또는 부분적으로 제거된다. 하나의 예에서, 이러한 제거는 불소 화학에 기반한 건식 식각 시스템 내에서, 예를 들면, 식각 가스로 SF6 또는 CF4를 사용하고, 각각 10W 및 150W의 RF(또는 "플래튼(platen)") 및 ICP(또는 "코일") 식각 파워를 사용하는 유도 결합 플라스마 시스템 내에서 수행된다. 패시베이션 스택의 다른 층들의 조성 때문에, 다른 SiN 층의 식각률은 다르며, 다른 층들 사이의 식각 선택성이 획득된다. 이는 패시베이션 스택 내의 SiN 층들 중 일부만에 대한 선택적 제거를 허용한다. 하나의 예에서, 스택 내에서 제2 SiN 층 및 AlN 층만이, 후자는 다른 실시예에서 기술된 바와 같이 존재할 수 있으며, 오믹 컨택트 영역 내에서 제거된다. 또는 오믹 컨택트 영역 내에서 전체 패시베이션 스택이 제거될 수 있다.
오믹 컨택트(5) 영역이 정의되면, 금속 층 또는 금속 층 스택이, 예를 들면, 열증착에 의해, 또는 스퍼터링에 의해, 또는 전자빔 증착에 의해, 증착된다. 금속은, 예를 들면, Ti 및 Al을 포함할 수 있다. 하나의 예에서, Ti 및 Al은 또한 (내화 금속 또는 Ti 또는 Al과 같은) 다른 금속에 의해 덮일 수 있다. 금속 패턴은 포토레지스트 상부에 배리어층과 접촉하지 않는 금속의 리프트오프(lift-off) 수행에 의해 연속적으로 정의된다. 다른 예에서, 포토레지스트가 먼저 제거되고, Ti 및 Al을 포함하는 금속 스택이 증착되고, 이어서 제2 포토레지스트 증착 및 포토리소그라피 단계가 수행되어 원하지 않는 영역의 금속 스택의 건식 식각을 허용하며 포토레지스트를 제거한다. 다음 단계에서, 이와 같이 정의된 금속 패턴이 하나 또는 그 이상의 합금 단계, 예를 들면 800℃와 900℃ 사이의 온도에서 (수소 또는 형성 가스 또는 질소 가스)와 같은 환원 또는 불활성 환경 1분 동안의 급속열처리(rapid thermal annealing) 단계를 거친다.
바람직하게는 능동 소자의 공정은 분리 패턴을 정의하는 공정 단계를 포함한다. 이는 포토레지스트 증착 및 포토리소그라피 공정을 수행함에 의해 이루어진다. 하나의 예에서, 이와 같이 형성된 포토레지스트 패턴이, 예를 들면, 염소 화학에 기반한 건식 식각 시스템 내에서, 예를 들면, 식각 가스로 Cl2 또는 BCl3를 사용하고, 각각 50W 및 150W의 RF(또는 "플래튼(platen)") 및 ICP(또는 "코일") 식각 파워를 사용하는 유도 결합 플라스마 시스템 내에서, 메사(mesa)의 식각을 위한 마스크의 역할을 한다. 다른 예에서, 이와 같이 형성된 패턴은 불순물 삽입, 예를 들면, 질소, 헬륨, 수소, 붕소, 철 또는 마그네슘의 삽입을 위한 마스크의 역할을 한다. 하나의 예에서, 불순물 삽입은 3개의 삽입 단계를 사용하는데, 예를 들면, 30keV의 가속전압에서 N14의 6 * 1012/cm2 도스(dose)를 삽입하는 제1 단계, 160keV의 가속전압에서 N14의 1.8 * 1013/cm2 도스를 삽입하는 제2 단계 및 400keV의 가속전압에서 N14의 2.5 * 1013/cm2 도스를 삽입하는 제3 단계이다. 다른 예에서, 분리 패턴의 형성은, 메사 식각이나 불순물 삽입 중 어느 것에 의하든지, 예를 들면, 식각 가스로 SF6 또는 CF4를 사용하는 유도 결합 플라즈마 시스템 내의 건식 식각에 의한 패시베이션 스택의 일부 층 또는 모든 층의 제거가 선행될 수 있다. 다른 예에서, 불순물 삽입에 의한 분리 패턴의 형성 이후에, 예를 들면, 식각 가스로 SF6 또는 CF4를 사용하는 유도 결합 플라즈마 시스템 내의 건식 식각에 의한 패시베이션 스택의 일부 층 또는 모든 층의 제거가 이루어질 수 있다.
하나의 예에서, 능동 소자의 공정은 게이트 풋(foot)을 형성하는 공정 단계를 포함할 수 있다. 바람직한 예에서, 이는 포토레지스트의 증착으로 시작하여 패시베이션 층의 일부를 제거함으로써 게이트 컨택트의 풋을 정의하는 리소그라피 단계에 의해 수행될 수 있다. 이 방법에서, 패시베이션 스택의 일부 층dl 게이트 컨택트 아래에 남아있으며 게이트 절연층을 형성하여 트랩핑 효과와 누설 전류를 줄인다. 하나의 예에서, 이 제거는 불소 화학에 기반한 건식 식각 시스템 내에서, 예를 들면, 식각 가스로 SF6 또는 CF4를 사용하고, 20mTorr의 압력에서, 각각 10W 및 150W의 RF(또는 "플래튼(platen)") 및 ICP(또는 "코일") 식각 파워를 사용하는 저손상 식각 공정의 유도 결합 플라스마 시스템 내에서 수행된다.
패시베이션 스택의 다른 층들의 조성 때문에, 다른 SiN 층의 식각률은 다르며, 다른 층들 사이의 식각 선택성이 획득된다. 이는 패시베이션 스택 내의 SiN 층들 중 일부만에 대한 선택적 제거를 허용한다. 바람직한 예에서, 제2 SiN 층(도핑되지 않거나 더 적게 도핑된 SiN 층)만이 게이트 풋 영역 내에서 제거된다. 이 방법으로, 제1 SiN 층 및 AlN 층이 게이트 컨택트 아래에 남아 있으며 게이트 절연층을 형성하여 트랩핑 효과와 누설 전류를 줄인다. 하나의 예에서, 패시베이션 스택의 제2 SiN 층만의 국부적 제거 이후에 회복 단계가 수행되며, 포토레지스트가 제거되고, 특정 실시예에 따라 남아 있으면, 노출된 AlN 층이, 예를 들면 암모니아, 또는 수소, 또는 산소, 또는 질소, 또는 오존에서 300℃와 600℃ 사이의 온도에서 열처리에 의하거나, 암모니아, 또는 수소, 또는 산소, 또는 질소, 또는 오존 화학의 플라즈마 처리에 의하거나, 또는 AlN 층의 윗부분의 부분 에치백에 의하거나 또는 상술한 처리의 임의의 결합에 의하여, 회복 또는 변환 단계를 거친다.
다른 예에서, 제2 SiN 층 및, 특정 실시예에서 남아 있으면, AlN의 양자가 게이트 풋 영역 내에서 제거된다. 이 방법으로, 제1 SiN 층이 게이트 컨택트 아래에 남아 있으며 게이트 절연층을 형성하여 트랩핑 효과와 누설 전류를 줄인다. 패시베이션 스택의 제2 SiN 층 및 AlN 층 양자의 국부적 제거 이후에 선택적인 회복 단계가 수행되며, 포토레지스트가 제거되고, 노출된 제1 SiN 층이, 예를 들면 암모니아, 또는 수소, 또는 산소, 또는 질소, 또는 오존에서 300℃와 600℃ 사이의 온도에서 열처리에 의하거나, 암모니아, 또는 수소, 또는 산소, 또는 질소, 또는 오존 화학의 플라즈마 처리에 의하거나, 또는 제1 SiN 층의 윗부분의 부분 에치백에 의하거나 또는 상술한 처리의 임의의 결합에 의하여, 회복 또는 변환 단계를 거친다.
하나의 예에서, 회복 단계 이후에, 게이트 풋에 잘 정렬되어 포토레지스트 증착 및 리소그라피 단계가 수행된다. 이어서, 예를 들면 Ni, Pt, W, WN, 또는 TiN을 포함하며 Al, Au 또는 Cu에 의해 덮인 게이트 금속 스택이 증착된다. 금속 패턴이 포토레지스트 상부에 배리어층과 접촉하지 않는 금속의 리프트오프 수행에 의해 연속적으로 정의된다. 바람직한 예에서, 회복 단계 이후에, 예를 들면 Ni, Pt, W, WN, 또는 TiN을 포함하며 Al, Au 또는 Cu에 의해 덮인 게이트 금속 스택이 증착된다. 이어서, 게이트 풋에 잘 정렬되어 포토레지스트 증착 및 리소그라피 단계가 수행된다. 이와 같이 정의된 포토레지스트 패턴이 원하지 않는 영역 내의 금속 스택의 건식 식각을 위한 마스크의 역할을 한다. 다음, 포토레지스트가 제거된다.
다른 예에서, 회복 단계 이후에, 금속 증착에 앞서, 알루미늄-산화물, Hf-산화물 또는 지르코늄 산화물과 같은 하이-k 유전체층과 같은 다른 유전체층이 증착된다.
하나의 예에서, 능동 소자의 공정은 추가의 패시베이션 층을 추가하는 공정 단계를 포함한다. 하나의 예에서, 패시베이션 층은 예를 들면, LPCVD, 또는 PE-CVD 또는 ICP-CVD에 의해 증착된 SiN 또는 Si 산화물을 포함한다. 하나의 예에서, 패시베이션 층 내에, 포토리소그라피 단계 및 예를 들면 HF 또는 버퍼된 HF 내의 습식 식각에 의하거나, 또는 불소 화학의 RIE 또는 ICP 플라즈마 도구 내의 건식 식각에 의한 패시베이션 층의 식각을 수행함에 의하여, 개구가 만들어져 소자 단자를 노출한다.
바람직한 실시예에 따르면, 능동 소자의 공정은 이 분야의 기술자에 알려진 방법을 사용하여 추가의 금속 연결층을 정의하는 단계를 포함하여, 게이트, 소스 및 드레인 전류에 대한 저저항 경로를 허용한다.
본 발명은 설명된 방법의 수단 및/또는 공정 단계의 특별한 특징에 제한되지 않는데, 이러한 수단 및 방법이 변형될 수 있기 때문이다. 또한 여기에서 사용된 용어는 특정한 실시예를 설명하기 위한 목적으로만 사용된 것이며, 제한하고자 의도된 것이 아님을 이해하여야 한다. 또한, 명세서와 첨부된 특허청구범위에서 사용된 바와 같이, 단수 형태인 하나("a", "an" 및 "the")는 명시적으로 다르게 기술되어 있지 않은 한 단수 및/또는 복수 지시대상을 포함한다. 또한 복수 형태가 명시적으로 다르게 기술되어 있지 않은 한 단수 및/또는 복수 지시대상을 포함한다. 뿐만 아니라, 파라미터 범위가 수치에 의해 범위가 정해지도록 주어진 경우, 이 범위는 이러한 경계 값을 포함하는 것으로 이해될 것이다.
상술한 실시예의 구성요소 및 특징의 특정한 조합은 예시적일 뿐이다. 이 분야의 기술자는 청구된 본 발명의 범위와 요지를 벗어나지 않고 여기에서 기술된 것의 변경, 변형 및 다른 구현이 가능함을 이해할 것이다. 따라서, 상술한 설명은 예시적인 것일 뿐이며 제한하고자 의도한 것이 아니다. 발명의 범위는 이하의 특허청구범위와 그 동등물에 의해 정의된다. 또한, 명세서 및 청구범위에서 사용된 참조 부호는 청구된 발명의 범위를 제한하지 않는다.

Claims (32)

  1. 2차원 전자가스를 특징으로 하는 III-N 층 스택을 포함하는 소자로서,
    - III-N 층;
    - 상기 III-N 층 상부의 Al-III-N 층;
    - 질화규소(Silicon Nitride, SiN)를 포함하는, 상기 Al-III-N 층 상부의 패시베이션 층; 및
    - 상기 Al-III-N 층 및 상기 패시베이션 층 사이의 계면을 포함하며;
    상기 패시베이션 층은 상기 계면에서 완전결정 SiN 부층(sub layer)을 포함하며, 상기 완전결정 SiN 부층은 상기 Al-III-N 층에 에피택시하게 매치(epitaxially matched)되고, 상기 완전결정 SiN 부층의 적어도 일부는 Al, B 또는 둘 모두를 포함하는, 소자.
  2. 제1항에 있어서,
    상기 완전결정 SiN 부층은 상기 Al-III-N 층과의 상기 계면에서 적어도 몇 개의 결정 단층(monolayer)을 포함하는, 소자.
  3. 제2항에 있어서,
    상기 완전결정 SiN 부층은 0.1 내지 20nm의 두께를 갖는, 소자.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 완전결정 SiN 부층은 전체 층을 통해 Al, B 또는 둘 모두를 포함하는, 소자.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 완전결정 SiN 부층의 적어도 일부 또는 상기 완전결정 SiN 부층 전부는 Al 도핑, B 도핑 또는 Al 및 B 둘 모두로 도핑되며, 완전결정 SiN 부층의 Al 또는 B의 농도는 1e15/cm3의 불순물 도핑 수준으로부터 10 내지 20%의 실제 합금 농도에 이르는 범위 내인, 소자.
  6. 제1항에 있어서,
    상기 패시베이션 층은 상기 완전결정 SiN 부층의 상부에 제2 SiN 부층을 추가로 포함하며,
    상기 제2 SiN 부층은 Al을 포함하지 않거나, B를 포함하지 않거나, 또는 Al 및 B 중 어느 것도 포함하지 않는, 소자.
  7. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 패시베이션 층은 상기 완전결정 SiN 부층의 상부에 제2 SiN 부층을 추가로 포함하며, 상기 완전결정 SiN 부층은 Al를 포함하고, 상기 제2 SiN 부층은 상기 완전결정 SiN 부층보다 적은 Al를 포함하는, 소자.
  8. 제7항에 있어서,
    상기 완전결정 SiN 부층은 Al로 도핑되고, 상기 제2 SiN 부층은 상기 완전결정 SiN 부층보다 적게 Al로 도핑된, 소자.
  9. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 패시베이션 층은 상기 완전결정 SiN 부층의 상부에 제2 SiN 부층을 추가로 포함하며, 상기 완전결정 SiN 부층은 B를 포함하고, 상기 제2 SiN 부층은 상기 완전결정 SiN 부층보다 적은 B를 포함하는, 소자.
  10. 제9항에 있어서,
    상기 완전결정 SiN 부층은 B로 도핑되고, 상기 제2 SiN 부층은 상기 완전결정 SiN 부층보다 적게 B로 도핑된, 소자.
  11. 제6항에 있어서,
    상기 완전결정 SiN 부층과 상기 제2 SiN 부층 사이에 AlN 층 또는 BN 층을 추가로 포함하는, 소자.
  12. 제11항에 있어서,
    상기 제2 SiN 부층을 통해, 그리고 AlN 층 또는 BN 층이 존재할 경우 상기 AlN 또는 BN 층을 통해, 연장된 적어도 하나의 게이트 컨택트를 추가로 포함하며, 상기 게이트 컨택트는 상기 완전결정 SiN 부층과 접촉하는, 소자.
  13. 제11항에 있어서,
    상기 제2 SiN 부층을 통해 연장된 적어도 하나의 게이트 컨택트를 추가로 포함하며, 상기 게이트 컨택트는 상기 AlN 또는 BN 층과 접촉하는, 소자.
  14. 제11항에 있어서,
    상기 제2 SiN 부층을 통해, 그리고 AlN 층 또는 BN 층이 존재할 경우 상기 AlN 또는 BN 층을 통해, 실질적으로 연장되며, 하이-k 유전체층(high-k dielectric layer)에 의해 상기 완전결정 SiN 부층과 분리되는 적어도 하나의 게이트 컨택트를 추가로 포함하는, 소자.
  15. 제11항에 있어서,
    상기 제2 SiN 부층을 통해 실질적으로 연장되며 하이-k 유전체층에 의해 상기 AlN 또는 BN 층과 분리되는 적어도 하나의 게이트 컨택트를 추가로 포함하는, 소자.
  16. 제11항에 있어서,
    상기 제2 SiN 부층을 통해 실질적으로 연장되고 산화알루미늄층에 의해 상기 완전결정 SiN 부층과 분리되는 적어도 하나의 게이트 컨택트를 추가로 포함하며, 상기 산화알루미늄층은 AlN 층과 동일한 높이인, 소자.
  17. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 III-N은 GaN이고, 상기 Al-III-N은 InAlGaN이며, III족 원소의 상대 조성이 In에 대해 x, Al에 대해 y, Ga에 대해 1-x-y이며, x 및 y는 0과 1 사이의 값을 취하는, 소자.
  18. 제1항에 있어서,
    상기 패시베이션 층은 완전결정이며, Al, B 또는 둘 모두를 포함하는, 소자.
  19. 제18항에 있어서,
    상기 패시베이션 층은 완전결정이며, Al 도핑, B 도핑 또는 Al 및 B 둘 모두로 도핑되고, 완전결정 SiN 부층 내의 Al 또는 B의 농도는 1e15/cm3의 불순물 도핑 수준으로부터 10 내지 20%의 실제 합금 농도에 이르는 범위 내인, 소자.
  20. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 패시베이션 층의 전체 두께는 200nm 이상인, 소자.
  21. 2차원 전자가스를 특징으로 하는 III-N 층 스택을 포함하는 소자의 제조방법으로서,
    - III-N 층을 제공하는 단계;
    - 상기 III-N 층 상부에 Al-III-N 층을 제공하는 단계;
    - 상기 Al-III-N 층 상부에, 질화규소(Silicon Nitride, SiN)를 포함하는 패시베이션 층을 제공하여, 상기 Al-III-N 층 및 상기 패시베이션 층 사이의 계면을 제공하는 단계를 포함하며;
    상기 패시베이션 층을 제공하는 단계는, Al-III-N 계면에 완전결정 SiN 부층을 제공하는 단계를 포함하며, 상기 완전결정 SiN 부층은 상기 Al-III-N 층에 에피택시하게 매치되고, 상기 완전결정 SiN 부층의 적어도 일부는 Al 또는 B를 포함하는, 방법.
  22. 제21항에 있어서,
    상기 패시베이션 층을 제공하는 단계는, 상기 완전결정 SiN 부층 상부에 제2 SiN 부층을 제공하는 단계를 포함하며, 상기 제2 SiN 부층은 Al을 포함하지 않거나, B를 포함하지 않거나, 또는 Al 및 B 중 어느 것도 포함하지 않는, 방법.
  23. 제21항에 있어서,
    상기 패시베이션 층을 제공하는 단계는, 상기 완전결정 SiN 부층 상부에 제2 SiN 부층을 제공하는 단계를 포함하며, 상기 완전결정 SiN 부층은 Al를 포함하고, 상기 제2 SiN 부층은 상기 완전결정 SiN 부층보다 적은 Al를 포함하는, 방법.
  24. 제23항에 있어서,
    상기 완전결정 SiN 부층은 Al로 도핑되고, 상기 제2 SiN 부층은 상기 완전결정 SiN 부층보다 적게 Al로 도핑된, 방법.
  25. 제21항에 있어서,
    상기 패시베이션 층을 제공하는 단계는, 상기 완전결정 SiN 부층 상부에 제2 SiN 부층을 제공하는 단계를 포함하며, 상기 완전결정 SiN 부층은 B를 포함하고, 상기 제2 SiN 부층은 상기 완전결정 SiN 부층보다 적은 B를 포함하는, 방법.
  26. 제25항에 있어서,
    상기 완전결정 SiN 부층은 B로 도핑되고, 상기 제2 SiN 부층은 상기 완전결정 SiN 부층보다 적게 B로 도핑된, 방법.
  27. 제22항, 제23항 및 제24항 중 어느 한 항에 있어서,
    상기 완전결정 SiN 부층과 상기 제2 SiN 부층 사이에 AlN 또는 BN 층을 제공하는 단계를 추가로 포함하는, 방법.
  28. 제27항에 있어서,
    상기 제2 SiN 부층을 통해, 그리고 AlN 또는 BN 층이 존재할 경우 상기 AlN 또는 BN 층을 통해, 연장되는 적어도 하나의 게이트 컨택트를 제공하는 단계를 추가로 포함하며, 상기 게이트 컨택트는 상기 완전결정 SiN 부층과 접촉하는, 방법.
  29. 제27항에 있어서,
    상기 제2 SiN 부층을 통해 연장되는 적어도 하나의 게이트 컨택트를 제공하는 단계를 추가로 포함하며, 상기 게이트 컨택트는 상기 AlN 또는 BN 층과 접촉하는, 방법.
  30. 제28항에 있어서,
    - 상기 제2 SiN 부층을 통해, 그리고 AlN 또는 BN 층이 존재할 경우 상기 AlN 또는 BN 층을 통해, 컨택트 식각을 수행하며, 이에 따라 상기 완전결정 SiN 부층 상에 컨택트 영역을 정의하는 단계;
    - 적어도 상기 컨택트 영역 내에 하이-k 유전체층을 제공하는 단계;
    - 상기 하이-k 유전체층 상부의 상기 컨택트 영역에 컨택트를 제공하는 단계를 추가로 포함하는, 방법.
  31. 제28항에 있어서,
    - 상기 제2 SiN 부층을 통해 컨택트 식각을 수행하며, 이에 따라 컨택트 영역을 정의하는 단계;
    - 적어도 상기 컨택트 영역에 하이-k 유전체층을 제공하는 단계;
    - 상기 하이-k 유전체층 상부의 상기 컨택트 영역에 컨택트를 제공하는 단계를 추가로 포함하는, 방법.
  32. 제27항에 있어서,
    상기 완전결정 SiN 부층과 상기 제2 SiN 부층 사이에 AlN 층이 제공되며,
    - 상기 제2 SiN 부층을 통해 컨택트 식각을 수행하며, 이에 따라 컨택트 영역을 정의하는 단계;
    - 적어도 상기 컨택트 영역에서 상기 AlN 층을 산화하는 단계;
    - 산화된 컨택트 영역 상부의 상기 컨택트 영역에 컨택트를 제공하는 단계를 추가로 포함하는, 방법.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8928037B2 (en) * 2013-02-28 2015-01-06 Power Integrations, Inc. Heterostructure power transistor with AlSiN passivation layer
CN103715256B (zh) * 2013-12-27 2017-01-18 苏州晶湛半导体有限公司 基于氟离子注入的增强型器件及其制造方法
US11049725B1 (en) * 2014-05-29 2021-06-29 Corporation For National Research Initiatives Method for etching deep, high-aspect ratio features into silicon carbide and gallium nitride
JP6868389B2 (ja) * 2016-12-27 2021-05-12 住友化学株式会社 半導体基板および電子デバイス
JP7034739B2 (ja) * 2017-02-20 2022-03-14 クアーズテック株式会社 窒化物半導体基板およびその製造方法
EP3364463A3 (en) 2017-02-20 2018-11-14 CoorsTek KK Nitride semiconductor substrate and method for manufactuing the same
US10439132B2 (en) 2017-03-20 2019-10-08 Taiwan Semiconductor Manufacturing Company, Ltd. Protective passivation layer for magnetic tunnel junctions

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010151855A2 (en) * 2009-06-26 2010-12-29 Cornell University Iii-v semiconductor structures including aluminum-silicon nitride passivation

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7238560B2 (en) * 2004-07-23 2007-07-03 Cree, Inc. Methods of fabricating nitride-based transistors with a cap layer and a recessed gate
JP2006279032A (ja) * 2005-03-02 2006-10-12 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US7821030B2 (en) 2005-03-02 2010-10-26 Panasonic Corporation Semiconductor device and method for manufacturing the same
JP5207598B2 (ja) 2006-05-24 2013-06-12 パナソニック株式会社 窒化物半導体材料、半導体素子およびその製造方法
JP2009111204A (ja) * 2007-10-31 2009-05-21 Panasonic Corp 電界効果トランジスタ及びその製造方法
JP2009231396A (ja) * 2008-03-19 2009-10-08 Sumitomo Chemical Co Ltd 半導体装置および半導体装置の製造方法
US9711633B2 (en) * 2008-05-09 2017-07-18 Cree, Inc. Methods of forming group III-nitride semiconductor devices including implanting ions directly into source and drain regions and annealing to activate the implanted ions
CN102484070B (zh) 2009-06-26 2014-12-10 康奈尔大学 用于铝-硅氮化物的化学气相沉积处理
JP2011082216A (ja) * 2009-10-02 2011-04-21 Fujitsu Ltd 化合物半導体装置及びその製造方法
JP2011192719A (ja) * 2010-03-12 2011-09-29 Panasonic Corp 窒化物半導体装置
US8896122B2 (en) * 2010-05-12 2014-11-25 Cree, Inc. Semiconductor devices having gates including oxidized nickel
US9299821B2 (en) * 2010-06-23 2016-03-29 Cornell University Gated III-V semiconductor structure and method

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010151855A2 (en) * 2009-06-26 2010-12-29 Cornell University Iii-v semiconductor structures including aluminum-silicon nitride passivation

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KR20140139495A (ko) 2014-12-05
JP6121451B2 (ja) 2017-04-26
US20150008444A1 (en) 2015-01-08
US9847412B2 (en) 2017-12-19

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