JP2010156686A5 - - Google Patents

Description

さらに別の実施の形態では、相補型金属酸化膜半導体（ＣＭＯＳ）センサシステムは、電力バス及び読出しバスを有する基板と、該基板上にあると共に複数のセンサアセンブリを含むセンサアレイであって、該複数のセンサアセンブリのそれぞれは、第１の端子及び第２の端子を有する第１のセンサ素子、第１のスイッチ、並びに第２のスイッチを含む、
センサアレイと、基板上のメモリであって、（ｉ）第１の端子を入力に接続すると共に第２の端子を出力に接続することによって、第１のセンサ素子のそれぞれを用いて第１のセンサアセンブリ信号を生成し、（ｉｉ）第１のセンサアセンブリ信号のそれぞれに対して、それぞれの第１のセンサアセンブリ信号に関連付けられる第１のデータを記憶し、（ｉｉｉ）第１の端子を出力に接続すると共に第２の端子を入力に接続することによって、第１のセンサ素子のそれぞれを用いて第２のセンサアセンブリ信号を生成し、（ｉｖ）第２のセンサアセンブリ信号のそれぞれに対して、それぞれの第２のセンサアセンブリ信号に関連付けられる第２のデータを記憶すると共に、（ｖ）関連付けられる第１のデータ及び関連付けられる第２のデータを使用して複数のセンサアセンブリのそれぞれに対するそれぞれのオフセットを計算するためのコマンド命令を含む、メモリと、該コマンド命令を実行するプロセッサとを備える。
さらに別の実施の形態において、本発明は、相補型金属酸化膜半導体基板（ＣＭＯＳ）センサシステムにおいて向上した精度を提供する方法であって、（ａ）ＣＭＯＳ基板上のセンサアセンブリのアレイ内の複数のセンサ素子のうちの第１のセンサ素子の第１の端子を入力に接続すると共に、該複数のセンサ素子のうちの該第１のセンサ素子の第２の端子を出力に接続することによって第１の状態条件を確立すること、（ｂ）第１の状態条件に対する第１のセンサ素子信号を生成すること、（ｃ）第１のセンサ素子信号に関連付けられる第１のデータを記憶すること、（ｄ）複数のセンサ素子のうちの第１のセンサ素子の第１の端子を出力に接続すると共に、該複数のセンサ素子のうちの該第１のセンサ素子の第２の端子を入力に接続することによって第２の状態条件を確立すること、（ｅ）第２の状態条件に対する第２のセンサ素子信号を生成すること、（ｆ）第２のセンサ素子信号に関連付けられる第２のデータを記憶すること、（ｇ）センサアセンブリのアレイ内の複数のセンサ素子のうちの他のセンサ素子のそれぞれに対して（ａ）〜（ｆ）を実施すること、（ｈ）記憶されている第１のデータ及び記憶されている第２のデータを使用して、複数のオフセットを計算することであって、該複数のオフセットのそれぞれは、複数のセンサ素子のうちの１つに関連付けられる、計算すること、並びに（ｉ）計算された複数のオフセットを使用してセンサシステム出力を生成することを含む、方法である。
いくつかの実施例において、本発明は、（ｊ）複数のオフセットに対して多項式二次元最小二乗適合を特定すること、及び（ｋ）多項式二次元最小二乗適合に基づいて複数のセンサ素子のそれぞれに対する平滑化オフセットを規定すること、をさらに含んでもよい。また、（ｉ）において、複数のセンサ素子のそれぞれに対する平滑化オフセットを使用してセンサシステム出力を生成することを含んでもよい。
いくつかの実施例において、本発明は、（ｌ）複数のセンサ素子のそれぞれに関して、複数のオフセットのうちの関連付けられるオフセットを、関連付けられる平滑化オフセットと比較すること、及び（ｍ）関連付けられる平滑化オフセットの所定の範囲内にないオフセットを有する前記複数のセンサ素子のそれぞれを特定すること、を含んでもよい。また、（ｉ）において、（ｍ）において特定された複数のセンサ素子のそれぞれからの第１のデータを含まないセンサシステム出力を生成することを含んでもよい。また、（ｉ）において、複数のセンサ素子のそれぞれに対する平滑化オフセットの加重平均を使用してセンサシステム出力を生成することを含んでもよい。また、（ｉ）において、複数のセンサ素子のそれぞれに対する平滑化オフセットを減算することによってセンサシステム出力を生成することを含んでもよい。
いくつかの実施例において、本発明は、（ｌ）複数のセンサ素子のうちの第１のセンサ素子の第３の端子を入力に接続すると共に、該複数のセンサ素子のうちの該第１のセンサ素子の第４の端子を出力に接続することによって第３の状態条件を確立すること、（ｍ）第３の状態条件に対する第３のセンサ素子信号を生成すること、（ｎ）第３のセンサ素子信号に関連付けられる第３のデータを記憶すること、（ｏ）複数のセンサ素子のうちの第１のセンサ素子の第３の端子を出力に接続すると共に、該複数のセンサ素子のうちの該第１のセンサ素子の第４の端子を入力に接続することによって第４の状態条件を確立すること、（ｐ）第４の状態条件に対する第４のセンサ素子信号を生成すること、（ｑ）第４のセンサ素子信号に関連付けられる第４のデータを記憶すること、（ｒ）センサアセンブリのアレイ内の複数のセンサ素子のうちの他のセンサ素子のそれぞれに対して（ｌ）〜（ｑ）を実施すること、をさらに含んでもよい。（ｈ）において、記憶されている第３のデータ及び記憶されている第４のデータを使用して、複数のセンサ素子のうちの１つに関連付けられる複数のオフセットを計算することをさらに含んでもよい。上記の複数のセンサ素子は、少なくとも１つのホールセンサ素子、少なくとも１つのダイオードセンサ素子、及び少なくとも１つのひずみセンサ素子、から成る群から選択される少なくとも２つのセンサ素子を含んでもよい。
いくつかの実施例において、本発明は、（ｊ）複数のセンサ素子のうちの第１のセンサ素子に印加されるバイアスを変化させることによって、第１の状態条件を変更すること、（ｋ）第１の変更された状態条件に対する第１の変更されたセンサ素子信号を生成すること、（ｌ）第１の変更されたセンサ素子信号に関連付けられる第１の変更されたデータを記憶すること、並びに（ｍ）第１のデータ及び第１の変更されたデータに基づいてオフセット成分を求めること、をさらに含んでもよい。
いくつかの実施例において、（ａ）は、前記複数のセンサ素子のうちの前記第１のセンサ素子に近接して強力なソースを設けることを含んでもよい。
いくつかの実施例において、本発明は、相補型金属酸化膜半導体（ＣＭＯＳ）センサシステムである。いくつかの実施例において、本発明のＣＭＯＳセンサシステムは、電力バス及び読出しバスを有する基板と、基板上にあると共に複数のセンサアセンブリを含むセンサアレイであって、該複数のセンサアセンブリのそれぞれは、第１の端子及び第２の端子を有する第１のセンサ素子、第１のスイッチ、並びに第２のスイッチを含む、センサアレイと、基板上のメモリであって、（ｉ）第１の端子を電力バスに接続すると共に、第２の端子を読出しバスに接続することによって、第１のセンサ素子のそれぞれを用いて第１のセンサアセンブリ信号を生成し、（ｉｉ）第１のセンサアセンブリ信号のそれぞれに対して、それぞれの該第１のセンサアセンブリ信号に関連付けられる第１のデータを記憶し、（ｉｉｉ）第１の端子を読出しバスに接続すると共に第２の端子を電力バスに接続することによって、第１のセンサ素子のそれぞれを用いて第２のセンサアセンブリ信号を生成し、（ｉｖ）第２のセンサアセンブリ信号のそれぞれに対して、それぞれの第２のセンサアセンブリ信号に関連付けられる第２のデータを記憶すると共に、（ｖ）関連付けられる第１のデータ及び関連付けられる第２のデータを使用して複数のセンサアセンブリのそれぞれに対するそれぞれのオフセットを計算するためのコマンド命令を含む、メモリと、コマンド命令を実行するプロセッサと、を備える。
いくつかの実施例において、上記メモリは、すべての複数のセンサアセンブリのオフセットに対して多項式二次元最小二乗適合を特定し、多項式二次元最小二乗適合に基づいて複数のセンサアセンブリのそれぞれに対する平滑化オフセットを規定し、複数のセンサアセンブリのそれぞれに対する記憶されている第１のデータ、及び規定された平滑化オフセットに基づいてセンサシステム信号を求めると共に、センサシステム信号を出力するためのコマンド命令をさらに含んでもよい。
いくつかの実施例において、第１のセンサ素子は、ホールセンサ素子、ダイオードセンサ素子、又はひずみセンサ素子、を含んでもよい。
いくつかの実施例において、複数のセンサアセンブリのそれぞれは、ホールセンサ素子、ダイオードセンサ素子、及びひずみセンサ素子、から成る群から選択される第２のセンサ素子をさらに含んでもよい。

Claims (7)

1. センサシステムであって、
   相補型金属酸化膜半導体基板上の第１の端子及び第２の端子を有する複数のセンサ素子と、
   前記第１の端子を電源に選択的に接続すると共に、該第１の端子を読出し回路に選択的に接続するように構成される第１の複数のスイッチと、
   前記第２の端子を前記電源に選択的に接続すると共に、該第２の端子を前記読出し回路に選択的に接続するように構成される第２の複数のスイッチと、
   を備える、センサシステム。
2. （ｉ）前記複数のセンサ素子のそれぞれに関して、前記第１の端子を前記電源に接続すると共に、前記第２の端子を前記読出し回路に接続することによって、前記複数のセンサ素子のそれぞれに対する第１の状態条件を個別に確立し、（ｉｉ）前記複数のセンサ素子のそれぞれを用いて、第１の状態条件信号を生成し、（ｉｉｉ）前記複数のセンサ素子のそれぞれに関して、前記生成された第１の状態条件信号に関連付けられる第１のデータを記憶し、（ｉｖ）前記複数のセンサ素子のそれぞれに関して、前記第１の端子を前記読出し回路に接続すると共に、前記第２の端子を前記電源に接続することによって、前記複数のセンサ素子のそれぞれに対する第２の状態条件を個別に確立し、（ｖ）前記複数のセンサ素子のそれぞれを用いて、第２の状態条件信号を生成し、（ｖｉ）前記複数のセンサ素子のそれぞれに関して、前記生成された第２の状態条件信号に関連付けられる第２のデータを記憶すると共に、（ｖｉｉ）前記複数のセンサ素子のそれぞれに関して、前記記憶されている第１のデータ及び前記記憶されている第２のデータを使用してオフセットを計算するためのコマンド命令を含むメモリと、
   前記コマンド命令を実行するプロセッサと、
   をさらに備える、請求項１に記載のセンサシステム。
3. 前記メモリは、
   すべての前記複数のセンサ素子の前記オフセットに対して多項式二次元最小二乗適合を特定し、
   前記多項式二次元最小二乗適合に基づいて前記複数のセンサ素子のそれぞれに対する平滑化オフセットを規定し、
   前記複数のセンサ素子のそれぞれに対する前記第１のデータ、及び該複数のセンサ素子のそれぞれに対する適用される前記平滑化オフセットに基づいてセンサシステム信号を求めると共に、
   前記センサシステム信号を出力するためのコマンド命令をさらに含む、請求項２に記載のセンサシステム。
4. 前記メモリは、
   前記複数のセンサ素子のそれぞれの前記オフセットを、該複数のセンサ素子のそれぞれに対する前記平滑化オフセットと比較し、
   前記比較に基づいて、前記複数のセンサ素子のそれぞれに対する前記オフセットが、該複数のセンサ素子のそれぞれに対する前記平滑化オフセットの所定の範囲内にあるか否かを判断すると共に、
   前記複数のセンサ素子のそれぞれに対するそれぞれの前記平滑化オフセットの前記所定の範囲内にないオフセットを有する前記複数のセンサ素子のそれぞれから第１のデータを排除するためのコマンド命令をさらに含む、請求項３に記載のセンサシステム。
5. 前記複数のセンサ素子は複数のホールセンサ素子を含む、請求項１に記載のセンサシステム。
6. 前記複数のセンサ素子は、ダイオードセンサ素子及びひずみセンサ素子の一方又は双方をさらに含む、請求項１に記載のセンサシステム。
7. 第３のセンサ素子端子を前記電源に選択的に接続すると共に、該第３のセンサ素子端子を前記読出し回路に選択的に接続するように構成される第３の複数のスイッチと、
   第４のセンサ素子端子を前記電源に選択的に接続すると共に、該第４のセンサ素子端子を前記読出し回路に選択的に接続するように構成される第４の複数のスイッチと、
   をさらに備える、請求項１に記載のセンサシステム。