JP2010154697A - モータ制御装置 - Google Patents

Abstract

【課題】モータ起動の際のＰＷＭ信号のデューティ比が小さくとも、ＰＷＭ信号の発生のための回路動作に変更を加えることなく、モータの確実な起動を確保する。
【解決手段】ＰＷＭコントロール部１０２は、回路動作開始後にＰＷＭ入力信号が所定数検出された時点からモータ駆動部１０４に対して、ＰＷＭ入力信号に基づくＰＷＭ制御を禁止し、モータ１０５を１００％のディーティで駆動開始せしめるＰＷＭ信号を出力する一方、モータ１−５の駆動開始後に、ホール信号が所定回数検出された時点以後は、ＰＷＭ入力信号に相当する信号を出力し、モータ駆動部１０４にモータ１０５のＰＷＭ制御を実行せしめるよう構成されたものとなっている。
【選択図】図２

Description

本発明は、ホール素子等のセンサによってモータの回転位置情報が得られるよう構成されたブラシレスモータ等の駆動を制御するモータ制御装置に係り、特に、起動特性の改善等を図ったものに関する。

従来、ブラシレスモータなどにおいては、ＰＷＭ制御による回転制御が一般的であり、図７には、そのようなＰＷＭ制御を行う従来のモータ制御装置の基本構成例が示されており、以下、同図を参照しつつかかる従来装置について説明する。
このモータ制御装置は、ホール素子（図示せず）の出力信号を、所定のレベル等に変換するなどの信号処理を施すホール信号処理部（図７においては「Ｈ−ＳＩＧ」と表記）１０１Ａと、ホール信号処理部１０１Ａから出力されたホール信号、及び、外部の図示されない回路によって生成、出力されたＰＷＭ信号とに基づいてモータ（図７においては「Ｍ」と表記）１０５Ａへ駆動信号を供給するモータ駆動部（図７においては「Ｍ−ＤＲＶ」と表記）１０４Ａとに大別されてなるものである。

かかる構成において、モータ１０５Ａの回転制御は、ＰＷＭ信号のデューティ比を変化させることで行われるが、モータ１０５Ａの起動時には、起動の回転トルクを確保する観点からＰＷＭ信号のデューティ比を大きくする必要がある。
このようなＰＷＭ制御を行うモータ制御装置としては、例えば、特許文献１等に開示されたものがある。
特開２００８−２８３８６１号公報（第３−１１頁、図１−図７）

このように、起動時にあまりデューティ比が小さいと、モータ１０５が円滑に起動できなくなる虞がある。
このため、モータ１０５Ａを低速で回転させる場合には、起動時にデューティ比をモータ１０５Ａの起動が確実に確保できる大きさとした後に、本来の所望する小さなデューティ比とする制御が必要となるが、このような制御は、動作に起因する騒音発生の原因となるだけでなく、制御に用いられるマイクロコンピュータ（図示せず）における処理動作の負担を増大させ、処理能力の高いマイクロコンピュータを必要とすることによる装置の高価格化を招くなどの問題がある。

本発明は、上記実状に鑑みてなされたもので、モータ起動の際のＰＷＭ信号のデューティ比が小さくとも、ＰＷＭ信号の発生のための回路動作に変更を加えることなく、モータの確実な起動を確保することのできるモータ制御装置を提供するものである。

上記本発明の目的を達成するため、本発明に係るモータ制御装置は、
ＰＷＭ入力信号とホール信号とに基づいて、モータへ駆動信号を供給するモータ駆動部を有してなるモータ制御装置であって、
前記モータ駆動部の動作を制御するＰＷＭコントロール部を設け、
当該ＰＷＭコントロール部は、回路動作開始後に前記ＰＷＭ入力信号が所定数検出された時点からモータ駆動部に対して、前記ＰＷＭ入力信号に基づくＰＷＭ制御を禁止し、前記モータを駆動できるデューティの駆動信号を供給する一方、前記ホール信号が所定回数検出された時点以後は、前記ＰＷＭ入力信号に基づくＰＷＭ制御を許容するよう構成されてなるものである。
かかる構成において、前記ＰＷＭコントロール部は、第１乃至第４のＤ型フリップフロップを有し、
前記第１のＤ型フリップフロップのＤ入力端子は、所定の電源電圧が印加可能とされる一方、Ｑ出力端子は、前記第２のＤ型フリップフロップのＤ入力端子に接続され、前記第１及び第２のＤ型フリップフロップのクロック入力端子には、ＰＷＭ入力信号が印加可能とされ、
前記第２のＤ型フリップフロップのＱ出力端子は、前記第３のＤ型フリップフロップのＤ入力端子に接続されると共に、２入力ＡＮＤ素子の一方の入力段に接続され、
前記第３及び第４のＤ型フリップフロップのクロック入力端子には、２入力ＯＲ素子の出力段が接続され、
前記２入力ＯＲ素子の一方の入力段には、ホール信号が印加可能とされる一方、他方の入力段は、前記第４のＤ型フリップフロップのＱ出力端子が接続され、
前記第３のＤ型フリップフロップのＱ出力端子は、前記第４のＤ型フリップフロップのＤ入力端子に接続され、
前記第４のＤ型フリップフロップのＱ出力端子は、２入力ＮＡＮＤ素子の一方の入力段に接続され、当該２入力ＮＡＮＤ素子の他方の入力段は、インバータ素子の出力段が接続され、当該インバータ素子の入力段は、前記ＰＷＭ入力信号が印加可能とされ、
前記２入力ＮＡＮＤ素子の出力段は、前記２入力ＡＮＤ素子の他方の入力段に接続され、当該２入力ＡＮＤ素子の出力段にモータ駆動部に対するＰＷＭ信号が出力されるよう構成すると好適である。
また、先の構成において、所定のパルス幅を超えるＰＷＭ入力信号が検出された時点以後、前記所定のパルス幅を下回る前記ＰＷＭ入力信号が検出されるまでの間、モータ駆動部に対するＰＷＭコントロール部の信号出力動作を許容する信号を前記ＰＷＭコントロール部へ出力する一方、
前記所定のパルス幅を下回る前記ＰＷＭ入力信号が検出された際に、モータ駆動部に対するＰＷＭコントロール部の信号出力動作を禁止するスタンバイ信号を前記ＰＷＭコントロール部へ出力するよう構成されてなるＰＷＭスタンバイ部を具備し、
前記ＰＷＭコントロール部は、前記スタンバイ信号によってリセット状態とされるよう構成されてなるものとしても好適である。
かかる構成においては、前記ＰＷＭコントロール部は、第１乃至第４のＤ型フリップフロップを有し、
前記第１のＤ型フリップフロップのＤ入力端子は、所定の電源電圧が印加可能とされる一方、Ｑ出力端子は、前記第２のＤ型フリップフロップのＤ入力端子に接続され、
前記第１及び第２のＤ型フリップフロップのクロック入力端子は、第２の２入力ＯＲ素子の出力段が接続され、当該第２の２入力ＯＲ素子の一方の入力段とＰＷＭスタンバイ部の入力段には、ＰＷＭ入力信号が印加可能とされる一方、前記ＰＷＭスタンバイ部の出力段は、前記第２の２入力ＯＲ素子の他方の入力段、前記第１乃至第４のＤ型フリップフロップのリセット入力端子、及び、３入力ＡＮＤ素子の第１の入力段にそれぞれ接続され、
前記第２のＤ型フリップフロップのＱ出力端子は、前記第３のＤ型フリップフロップのＤ入力端子に接続されると共に、前記３入力ＡＮＤ素子の第２の入力段に接続され、
前記第３及び第４のＤ型フリップフロップのクロック入力端子には、第１の２入力ＯＲ素子の出力段が接続され、
前記第１の２入力ＯＲ素子の一方の入力段には、ホール信号が印加可能とされる一方、他方の入力段は、前記第４のＤ型フリップフロップのＱ出力端子が接続され、
前記第３のＤ型フリップフロップのＱ出力端子は、前記第４のＤ型フリップフロップのＤ入力端子に接続され、
前記第４のＤ型フリップフロップのＱ出力端子は、２入力ＮＡＮＤ素子の一方の入力段に接続され、当該２入力ＮＡＮＤ素子の他方の入力段は、インバータ素子の出力段が接続され、当該インバータ素子の入力段は、前記第２のＯＲ素子の出力段が接続され、
前記２入力ＮＡＮＤ素子の出力段は、前記３入力ＡＮＤ素子の第３の入力段に接続され、当該３入力ＡＮＤ素子の出力段にモータ駆動部に対するＰＷＭ信号が出力されるよう構成されてなるものとすると好適である。

本発明によれば、起動時には、ＰＷＭ信号が入力されていても、デューティ１００％のＰＷＭ信号に相当する信号で強制的にモータが駆動されるようにしたので、ＰＷＭ信号の生成自体に何ら変更を加えることなく、起動時に低デューティであっても、モータの確実な駆動を確保することができるという効果を奏するものである。
ＰＷＭ信号の生成自体には何ら変更を加えることがないので、例えば、マイクロコンピュータによるソフトウェアの実行によるＰＷＭ信号の生成処理における負担を増すことがなく、比較的簡易な構成のロジック回路を用いてモータの確実な駆動を確保することができる。また、起動時に動作状態に起因する騒音発生を低減させることができる。

以下、本発明の実施の形態について、図１乃至図６を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態におけるモータ制御装置の第１の基本構成例について、図１を参照しつつ説明する。
第１の基本構成例におけるモータ制御装置は、ホール信号処理部（図１においては「Ｈ−ＳＩＧ」と表記）１０１と、ＰＷＭコントロール部（図１においては「ＰＷＭ−ＣＯＮＴ」と表記）１０２と、モータ駆動部（図１においては「Ｍ−ＤＲＶ」と表記）１０４とを具備してなるものである。
かかるモータ制御装置は、例えば、ホール素子（図示せず）を有するブラシレスモータ（図１においては「Ｍ」と表記）１０５などの駆動に適するものである。
また、前提として、モータ１０５の回転動作を制御するためのＰＷＭ信号が、図示されない外部の回路で生成されて、後述するＰＷＭコントロール部１０２に入力されるものとする。

ホール信号処理部１０１は、ホール信号入力端子（図１においては、それぞれ「ＩＮ＋」、「ＩＮ−」と表記）２１ａ，２１ｂに入力されたホール信号に対する波形整形や、次述するモータ駆動部１０４に適する信号レベルの変換などの信号処理を施すよう構成されたものであり、かかるホール信号処理部１０１自体は、従来構成と同様のものである。
モータ駆動部１０４は、ホール信号処理部１０１や後述するＰＷＭコントロール部１０２からの信号に基づいて、モータ１０５に対して通電駆動を行うよう構成されたもので、その基本的な構成は、従来装置におけるものと同様のものである。

ＰＷＭコントロール部１０２は、電源電圧の印加により回路動作が開始された後、ＰＷＭ入力信号が所定数検出された時点からモータ駆動部１０４に対して、ＰＷＭ入力信号に基づくＰＷＭ制御を禁止し、モータ１０５を駆動できるデューティ、例えば１００％のデューティで駆動開始せしめる一方、この駆動開始後に、ホール信号が所定回数検出された時点以後は、ＰＷＭ入力信号に基づくＰＷＭ制御を許容するよう構成されてなるものである。
具体的には、ＰＷＭコントロール部１０２は、電源電圧の印加により回路動作が開始された後、ＰＷＭ入力信号が所定数検出された時点からモータ駆動部１０４に対してモータ１０５を駆動する信号、換言すれば、デューティ１００％のＰＷＭ信号に相当する信号を出力する一方、このデューティ１００％のＰＷＭ入力信号に相当する信号の出力時からホール信号が所定回数検出された時点において、デューティ１００％のＰＷＭ入力信号に相当する信号の出力を停止すると共に、ＰＷＭ入力信号に対応するＰＷＭ信号を出力するよう構成されてなるものである。

図２には、上述のＰＷＭコントロール部１０２の具体回路構成例が示されており、以下、同図を参照しつつこの具体回路構成例について説明する。
このＰＷＭコントロール部１０２は、第１乃至第４のＤ型フリップフロップ１〜４と、２入力ＯＲ素子５と、インバータ素子８と、２入力ＮＡＮＤ素子７と、２入力ＡＮＤ素子９とを有して構成されたものとなっている。
以下、具体的に回路接続について説明すれば、まず、第１のＤ型フリップフロップ（図１においては「Ｄ−ＦＦ１」と表記）１のＤ入力端子は、所定の電源ラインに接続されて電源電圧が印加されるようになっている一方、クロック入力端子ＣＬＫには、外部からＰＷＭ入力信号が入力されるようになっている。
そして、第１のＤ型フリップフロップ１のＱ出力端子は、第２のＤ型フリップフロップ（図１においては「Ｄ−ＦＦ２」と表記）２のＤ入力端子に接続されている。

第２のＤ型フリップフロップ２のクロック入力端子ＣＬＫには、外部からのＰＷＭ入力信号が入力されるようになっている一方、Ｑ出力端子は、第３のＤ型フリップフロップ（図１においては「Ｄ−ＦＦ３」と表記）３のＤ入力端子、及び、２入力ＡＮＤ素子９の一方の入力段に接続されている。

一方、２入力ＯＲ素子（図２においては「ＯＲ１」と表記）５の一方の入力段には、外部からホール信号が入力されるようになっている一方、他方の入力段は、後述する第４のＤ型フリップフロップ（図１においては「Ｄ−ＦＦ３」と表記）４のＱ出力端子に接続されている。
そして、２入力ＯＲ素子５の出力段は、第３のＤ型フリップフロップ３のクロック入力端子ＣＬＫ、及び、後述する第４のＤ型フリップフロップ（図１においては「Ｄ−ＦＦ４」と表記）４のクロック入力端子ＣＬＫに接続されたものとなっている。

また、第３のＤ型フリップフロップ３のＱ出力端子は、第４のＤ型フリップフロップ４のＤ入力端子に接続されている。
さらに、第４のＤ型フリップフロップ４のＱ出力端子は、２入力ＮＡＮＤ素子７の一方の入力段に接続され、この２入力ＮＡＮＤ素子７の他方の入力端子には、インバータ素子８を介してＰＷＭ入力信号が入力されるようになっている。
そして、２入力ＮＡＮＤ素子７の出力段は、２入力ＡＮＤ素子９の他方の入力段に接続されたものとなっている。

次に、かかる構成における動作について、図３に示されたタイミングチャートを参照しつつ説明する。
まず、図３において、（Ａ）は外部から入力されるＰＷＭ入力信号を、（Ｂ）は外部から入力されるホール信号を、（Ｃ）は第２のＤ型フリップフロップ２のＱ出力端子から出力される信号Ｔ１を、（Ｄ）は第４のＤ型フリップフロップ４のＱ出力端子から出力される信号Ｔ２を、（Ｅ）は２入力ＡＮＤ素子７から出力されるＰＷＭ出力信号を、それぞれ示している。

まず、回路に所定の電源電圧が印加され、回路動作が開始された際に、ＰＷＭ入力信号及びホール信号の外部からの入力が無い状態にあっては、第２及び第４のＤ型フリップフロップ２，４の各々の出力Ｔ１、Ｔ２は、いずれも論理値Ｌｏｗに相当する状態であるが、第２のＤ型フリップフロップ２の出力Ｔ２は、２入力ＡＮＤ素子９の一方の入力段に入力されているため、２入力ＡＮＤ素子９からのＰＷＭ出力信号は、論理値Ｌｏｗの状態である（図３（Ｅ）参照）。

この後、第１及び第２のＤ型フリップフロップ１，２により、ＰＷＭ入力信号の立ち上がりが２回検出されると、第２のＤ型フリップフロップ２の出力信号Ｔ１が論理値Ｈｉｇｈに相当するレベルとなる（図３（Ｃ）において丸付き数字２の時点参照）。
さらに、ＰＷＭ入力信号の２回目の立ち上がりと同時にホール信号は、論理値Ｈｉｇｈに相当するレベルに立ち上がるものとなっている（図３（Ｂ）参照）。

そして、第２のＤ型フリップフロップ２の出力信号Ｔ１が論理値Ｈｉｇｈに相当するレベルに立ち上がることによって、２入力ＡＮＤ素子９の２つの入力段はいずれも論理値Ｈｉｇｈに相当するレベルとなるため、２入力ＡＮＤ素子９からのＰＷＭ出力信号は、論理値Ｈｉｇｈに相当するレベルとなる（図３（Ｅ）参照）。
これによって、モータ駆動部１０４を介してモータ１０５が起動されることとなる。

このモータ１０５の駆動は、ＰＷＭコントロール部１０２からの論理値Ｈｉｇｈに相当するレベルの出力信号に基づくものであるので、いわばデューティ１００％の駆動であり、ＰＷＭ制御されていない一般的なモータ同様の起動状態である。
しかる後、ホール信号の２回目の立ち上がりが第３及び第４のＤ型フリップフロップ３，４により検出されると、第４のＤ型フリップフロップ４の出力信号Ｔ２は、論理値Ｈｉｇｈに相当するレベルとなる（図３（Ｄ）において丸付き数字３の時点参照）と共に、ＰＷＭ出力信号は、論理値Ｌｏｗのレベルに立ち下がることとなる（図３（Ｅ）参照）。

そして、これ以後、２入力ＡＮＤ素子９の一方の入力段には、インバータ素子８、及び、２入力ＮＡＮＤ素子７を介してＰＷＭ入力信号が入力され、２入力ＡＮＤ素子９の出力段からは、そのＰＷＭ入力信号に相当するＰＷＭ出力信号が出力されることとなる（図３（Ｅ）において丸付き数字３以降の領域参照）。
その結果、これ以後、モータ１０５は、モータ駆動部１０４による通常のＰＷＭ制御による回転駆動を受けることとなる。

次に、第２の基本構成例について、図４を参照しつつ説明する。
なお、図１に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第２の基本構成例は、ホール信号処理部１０１と、ＰＷＭコントロール部１０２Ａと、ＰＷＭスタンバイ部（図４においては「ＰＷＭ−ＳＴ」と表記）１０３と、モータ駆動部１０４とを具備してなるものである。
ＰＷＭスタンバイ部１０３は、ＰＷＭコントロール部１０２Ａの動作を所定の条件の下、リセットするよう構成されてなるものである。

すなわち、ＰＷＭスタンバイ部１０３は、電源電圧が印加されて回路動作が開始された後に、所定のパルス幅を超えるＰＷＭ入力信号が検出された時点以降、所定のパルス幅を下回るＰＷＭ入力信号が検出されるまでの間、モータ駆動部１０４に対するＰＷＭコントロール部１０２Ａにおける信号出力動作を許容する信号をＰＷＭコントロール部１０２Ａへ出力する一方、所定のパルス幅を下回る前ＰＷＭ入力信号が検出された際に、モータ駆動部１０４へ対するＰＷＭコントロール部１０２Ａの信号出力動作を禁止するスタンバイ信号をＰＷＭコントロール部１０２Ａへ出力するよう構成されたものとなっている。
そして、ＰＷＭコントロール部１０２Ａは、スタンバイ信号が入力された際には、回路をリセット状態とするようになっている。

図５には、ＰＷＭコントロール部１０２Ａ及びＰＷＭスタンバイ部１０３の具体回路構成例が示されており、以下、同図を参照しつつ、その具体回路構成例について説明する。
なお、図２に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
かかる具体回路構成例において、ＰＷＭコントロール部１０２Ａは、第１乃至第４のＤ型フリップフロップ１〜４と、２入力ＯＲ素子５，６と、インバータ素子８と、２入力ＮＡＮＤ素子７と、３入力ＡＮＤ素子（図５においては「ＡＮＤ２」と表記）１０とを有して構成されたものとなっている。

以下、具体的に回路接続について説明すれば、まず、ＰＷＭ入力信号は、第２の２入力ＯＲ素子（図５においては「ＯＲ２」と表記）６の一方の入力段に入力されるようになっていると共に、ＰＷＭスタンバイ部１０３の入力段に入力されるようになっている。
そして、ＰＷＭスタンバイ部１０３の出力段は、第２の２入力ＯＲ素子６の他方の入力段に接続されると共に、第１乃至第４のＤ型フリップフロップ１〜４の各リセット入力端子ＲＳＴ、及び、後述する３入力ＡＮＤ素子１０の一つの入力段に、それぞれ接続されている。

また、第１のＤ型フリップフロップ１のＤ入力端子は、所定の電源ラインに接続されて電源電圧が印加されるようになっている一方、Ｑ出力端子は、第２のＤ型フリップフロップ２のＤ入力端子に接続されている。
そして、第２のＤ型フリップフロップ２のＱ出力端子は、第３のＤ型フリップフロップ３のＤ入力端子、及び、３入力ＡＮＤ素子１０の一つの入力段に接続されている。

一方、第１の２入力ＯＲ素子５の一方の入力段には、外部からホール信号が入力されるようになっている一方、他方の入力段は、後述する第４のＤ型フリップフロップ４のＱ出力端子に接続されている。
そして、第１の２入力ＯＲ素子５の出力段は、第３及び第４のＤ型フリップフロップ３，４の各クロック入力端子ＣＬＫに接続されたものとなっている。
また、第３のＤ型フリップフロップ３のＱ出力端子は、第４のＤ型フリップフロップ４のＤ入力端子に接続されており、第４のＤ型フリップフロップ４のＱ出力端子は、２入力ＮＡＮＤ素子７の一方の入力段に接続されている。

２入力ＮＡＮＤ素子７の他方の入力端子には、インバータ素子８の出力段が接続されたものとなっている。
そして、２入力ＮＡＮＤ素子７の出力段は、３入力ＡＮＤ素子１０の残りの入力段に接続されている。

次に、かかる構成における動作について、図６に示されたタイミングチャートを参照しつつ説明する。
まず、図６において、（Ａ）は外部から入力されるＰＷＭ入力信号を、（Ｂ）は外部から入力されるホール信号を、（Ｃ）は第２のＤ型フリップフロップ２のＱ出力端子から出力される信号Ｔ１を、（Ｄ）は第４のＤ型フリップフロップ４のＱ出力端子から出力される信号Ｔ２を、（Ｅ）はＰＷＭスタンバイ部１０３から出力される信号Ｔ３を、（Ｆ）はＰＷＭコントロール部１０２から出力されるＰＷＭ信号を、それぞれ示している。

最初に、前提として、モータ駆動部１０４は、ＰＷＭコントロール部１０２Ａから入力されるＰＷＭ信号が、論理値Ｈｉｇｈに相当するレベルでモータ１０５を駆動する動作状態となる一方、論理値Ｌｏｗに相当するレベルでは、非動作状態となり、同時にモータ１０５も動作停止状態となるものとする。
また、ＰＷＭスタンバイ部１０３は、外部からのＰＷＭ入力信号の入力が無い状態にあっては、ＰＷＭスタンバイ部１０３の出力は論理値Ｌｏｗに相当するレベルであるとする。

かかる前提の下、外部からＰＷＭ入力信号がＰＷＭコントロール部１０２Ａへ入力されていない状態にあって、本装置に所定の電源電圧を印加した場合、後述するような動作により第１乃至第４のＤ型フリップフロップ１〜４はリセット状態であるため、各Ｑ出力端子は論理値Ｌｏｗに相当するレベルである。

したがって、３入力ＡＮＤ素子１０の少なくとも一つの入力段は確実に論理値Ｌｏｗに相当するレベルとされるため、３入力ＡＮＤ素子１０のＰＷＭ信号出力は、論理値Ｌｏｗに相当するレベルとなり、モータ駆動部１０４は非動作状態となる。
しかる後、外部からＰＷＭ入力信号が入力され、その入ＰＷＭ入力信号のデューティ比、又は、パルス幅がＰＷＭスタンバイ部１０３のスタンバイ状態を解除する所定の閾値を超えた場合、ＰＷＭスタンバイ部１０３は、論理値Ｈｉｇｈに相当するレベルの出力信号を出力する（図６（Ａ）及び図６（Ｅ）において丸付き数字５の時点参照）。

なお、図６において、丸付き数字１の時点より以前に、ＰＷＭスタンバイ部１０３の出力信号Ｔ３が論理値Ｌｏｗに相当するレベルから論理値Ｈｉｇｈに相当するレベル立ち上がっている時点において、ＰＷＭ信号は図示されていないが、上述のように出力信号Ｔ３が論理値Ｈｉｇｈに相当するレベルとなる所定のパルス幅のＰＷＭ入力信号が入力されたものとする。

そして、出力信号Ｔ３が論理値Ｈｉｇｈに相当するレベルとなった後、第１及び第２のＤ型フリップフロップ１，２により、ＰＷＭ入力信号の立ち上がりが２回検出されると、第２のＤ型フリップフロップ２の出力信号Ｔ１が論理値Ｈｉｇｈに相当するレベルとなる（図６（Ｃ）において丸付き数字２の時点参照）。
これによって、３入力ＡＮＤ素子１０の入力段は、全て論理値Ｈｉｇｈに相当するレベルとなるため、３入力ＡＮＤ素子１０から出力されるＰＷＭ信号も論理値Ｈｉｇｈに相当するレベルとなり、モータ駆動部１０４を介してモータ１０５が起動されることとなる。

このモータ１０５の駆動は、ＰＷＭスタンバイ部１０３からの論理値Ｈｉｇｈに相当するレベルの出力信号に基づくものであるので、いわばデューティ１００％の駆動であり、ＰＷＭ制御されていない一般的なモータ同様の起動状態である。
そして、モータ１０５の回転が開始され、それによって図示されないホール素子の検出信号が変化し始め、第１の２入力ＯＲ素子５を介して第３及び第４のＤ型フリップフロップ３，４に入力される。しかして、第３及び第４のＤ型フリップフロップ３，４により、ホール信号の２回の立ち上がりが検出されると、第４のＤ型フリップフロップ４の出力信号Ｔ２は、論理値Ｈｉｇｈに相当するレベルとなる（図６（Ｃ）において丸付き数字２の時点参照）。

これによって、２入力ＮＡＮＤ素子７からは、インバータ素子８を介して２入力ＮＡＮＤ素子７の一方の入力段に入力されているＰＷＭ入力信号が出力され、かかる信号は、さらに、３入力ＡＮＤ素子１０を介して出力されることとなる（図６（Ｆ）において丸付き数字３の時点参照）。
その結果、この時点からモータ１０５は、モータ駆動部１０４により通常のＰＷＭ制御による回転駆動を受けることとなる。
このように、起動時におけるＰＷＭ信号を所定の間、１００％のデューティとすることによって、起動時における本来のＰＷＭ入力信号のデューティが低く、モータ１０５の確実な起動を確保できない虞があっても、確実な起動が実現されることとなる。

そして、モータ１０５がＰＷＭ制御されている最中に、例えば、ＰＷＭ入力信号のデューティ比が、ＰＷＭスタンバイ部１０３がスタンバイ信号を出力する状態となる所定のパルス幅以下に変化した場合、又は、０％に変化した場合には、ＰＷＭスタンバイ部１０３の出力Ｔ３は、スタンバイ信号として論理値Ｌｏｗに相当するレベルとなり、これによって、第１乃至第４のＤ型フリップフロップ１〜４は、リセットされることとなる（図６（Ｃ）〜（Ｆ）において丸付き数字４の時点参照）。したがって、第２及び第４のＤ型フリップフロップ２，４の各々の出力Ｔ１、Ｔ２は、論理値Ｌｏｗとなる。

この後、ＰＷＭ入力信号のデューティ、又は、パルス幅がＰＷＭスタンバイ部１０３においてスタンバイ状態を解除する所定の閾値を超えたと判定されると、ＰＷＭスタンバイ部１０３からは、再び、論理値Ｈｉｇｈに相当するレベルの信号が出力されることとなり（図６（Ａ）及び図６（Ｅ）において丸付き数字５の時点参照）、以後、上述したと同様にして、モータ１０５の起動、次いで、ＰＷＭ制御による駆動が行われることとなる。

本発明の実施の形態におけるモータ制御装置の第１の基本構成例を示す構成図である。 図１に示された第１の基本構成例のより具体的な回路構成例を示す回路図である。 図２に示された回路構成例の主要部における動作を説明するタイムチャートである。 本発明の実施の形態におけるモータ制御装置の第２の基本構成例を示す構成図である。 図４に示された第２の基本構成例のより具体的な回路構成例を示す回路図である。 図４に示された回路構成例の主要部における動作を説明するタイムチャートである。 従来のモータ制御装置の構成例を示す構成図である。

符号の説明

１０１…ホール信号処理部
１０２…ＰＷＭコントロール部
１０３…ＰＷＭスタンバイ部
１０４…モータ駆動部
１０５…モータ

Claims (4)

1. ＰＷＭ入力信号とホール信号とに基づいて、モータへ駆動信号を供給するモータ駆動部を有してなるモータ制御装置であって、
   前記モータ駆動部の動作を制御するＰＷＭコントロール部を設け、
   当該ＰＷＭコントロール部は、回路動作開始後に前記ＰＷＭ入力信号が所定数検出された時点からモータ駆動部に対して、前記ＰＷＭ入力信号に基づくＰＷＭ制御を禁止し、前記モータを駆動できるデューティの駆動信号を供給する一方、前記ホール信号が所定回数検出された時点以後は、前記ＰＷＭ入力信号に基づくＰＷＭ制御を許容するよう構成されてなることを特徴とするモータ制御装置。
2. 所定のパルス幅を超えるＰＷＭ入力信号が検出された時点以後、前記所定のパルス幅を下回る前記ＰＷＭ入力信号が検出されるまでの間、モータ駆動部に対するＰＷＭコントロール部の信号出力動作を許容する信号を前記ＰＷＭコントロール部へ出力する一方、
   前記所定のパルス幅を下回る前記ＰＷＭ入力信号が検出された際に、モータ駆動部に対するＰＷＭコントロール部の信号出力動作を禁止するスタンバイ信号を前記ＰＷＭコントロール部へ出力するよう構成されてなるＰＷＭスタンバイ部を具備し、
   前記ＰＷＭコントロール部は、前記スタンバイ信号によってリセット状態とされるよう構成されてなることを特徴とする請求項１記載のモータ制御装置。
3. 前記ＰＷＭコントロール部は、第１乃至第４のＤ型フリップフロップを有し、
   前記第１のＤ型フリップフロップのＤ入力端子は、所定の電源電圧が印加可能とされる一方、Ｑ出力端子は、前記第２のＤ型フリップフロップのＤ入力端子に接続され、前記第１及び第２のＤ型フリップフロップのクロック入力端子には、ＰＷＭ入力信号が印加可能とされ、
   前記第２のＤ型フリップフロップのＱ出力端子は、前記第３のＤ型フリップフロップのＤ入力端子に接続されると共に、２入力ＡＮＤ素子の一方の入力段に接続され、
   前記第３及び第４のＤ型フリップフロップのクロック入力端子には、２入力ＯＲ素子の出力段が接続され、
   前記２入力ＯＲ素子の一方の入力段には、ホール信号が印加可能とされる一方、他方の入力段は、前記第４のＤ型フリップフロップのＱ出力端子が接続され、
   前記第３のＤ型フリップフロップのＱ出力端子は、前記第４のＤ型フリップフロップのＤ入力端子に接続され、
   前記第４のＤ型フリップフロップのＱ出力端子は、２入力ＮＡＮＤ素子の一方の入力段に接続され、当該２入力ＮＡＮＤ素子の他方の入力段は、インバータ素子の出力段が接続され、当該インバータ素子の入力段は、前記ＰＷＭ入力信号が印加可能とされ、
   前記２入力ＮＡＮＤ素子の出力段は、前記２入力ＡＮＤ素子の他方の入力段に接続され、当該２入力ＡＮＤ素子の出力段にモータ駆動部に対するＰＷＭ信号が出力されるよう構成されてなることを特徴とする請求項１記載のモータ制御装置。
4. 前記ＰＷＭコントロール部は、第１乃至第４のＤ型フリップフロップを有し、
   前記第１のＤ型フリップフロップのＤ入力端子は、所定の電源電圧が印加可能とされる一方、Ｑ出力端子は、前記第２のＤ型フリップフロップのＤ入力端子に接続され、
   前記第１及び第２のＤ型フリップフロップのクロック入力端子は、第２の２入力ＯＲ素子の出力段が接続され、当該第２の２入力ＯＲ素子の一方の入力段とＰＷＭスタンバイ部の入力段には、ＰＷＭ入力信号が印加可能とされる一方、前記ＰＷＭスタンバイ部の出力段は、前記第２の２入力ＯＲ素子の他方の入力段、前記第１乃至第４のＤ型フリップフロップのリセット入力端子、及び、３入力ＡＮＤ素子の第１の入力段にそれぞれ接続され、
   前記第２のＤ型フリップフロップのＱ出力端子は、前記第３のＤ型フリップフロップのＤ入力端子に接続されると共に、前記３入力ＡＮＤ素子の第２の入力段に接続され、
   前記第３及び第４のＤ型フリップフロップのクロック入力端子には、第１の２入力ＯＲ素子の出力段が接続され、
   前記第１の２入力ＯＲ素子の一方の入力段には、ホール信号が印加可能とされる一方、他方の入力段は、前記第４のＤ型フリップフロップのＱ出力端子が接続され、
   前記第３のＤ型フリップフロップのＱ出力端子は、前記第４のＤ型フリップフロップのＤ入力端子に接続され、
   前記第４のＤ型フリップフロップのＱ出力端子は、２入力ＮＡＮＤ素子の一方の入力段に接続され、当該２入力ＮＡＮＤ素子の他方の入力段は、インバータ素子の出力段が接続され、当該インバータ素子の入力段は、前記第２のＯＲ素子の出力段が接続され、
   前記２入力ＮＡＮＤ素子の出力段は、前記３入力ＡＮＤ素子の第３の入力段に接続され、当該３入力ＡＮＤ素子の出力段にモータ駆動部に対するＰＷＭ信号が出力されるよう構成されてなることを特徴とする請求項２記載のモータ制御装置。

Images