JP2010153832A - 表示装置用Ａｌ合金膜、薄膜トランジスタ基板およびその製造方法、並びに表示装置 - Google Patents

表示装置用Ａｌ合金膜、薄膜トランジスタ基板およびその製造方法、並びに表示装置 Download PDF

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Abstract

【課題】Ａｌ合金膜とＴＦＴの半導体層との間のバリアメタル層を省略可能であり、且つ、ＴＦＴ基板の製造工程数を低減可能な表示装置用Ａｌ合金膜を提供する。
【解決手段】本発明の表示装置用Ａｌ合金膜は、表示装置の基板上で、薄膜トランジスタの半導体層と直接接続されるＡｌ合金膜であって、前記Ａｌ合金膜は、Ｃｏ、Ｎｉ、およびＡｇよりなる群から選択される少なくとも一種を０．０５〜０．５原子％、並びにＧｅ及び／又はＣｕを０．２〜１．０原子％含有しており、且つ、ドライエッチングによってパターニングされるものである。
【選択図】なし

Description

本発明は、表示装置用Ａｌ合金膜、薄膜トランジスタ基板およびその製造方法、並びに表示装置に関するものである。詳細には、薄膜トランジスタの半導体層と直接接続可能な、ドライエッチングによってパターニングされる表示装置用Ａｌ合金膜に関し、好ましくは、更に透明導電膜と直接接続することも可能な表示装置用Ａｌ合金膜に関するものである。本発明のＡｌ合金膜は、例えば、液晶ディスプレイ、有機ＥＬディスプレイなどのフラットパネルディスプレイ（表示装置）などに適用することができる。
液晶ディスプレイなどのアクティブマトリクス型の液晶表示装置においては、薄膜トランジスタ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ（以下「ＴＦＴ」という）がスイッチング素子として用いられる。図１に従来のＴＦＴ基板の基本的な構造を示す。図１に示すように、ＴＦＴ素子は、ガラス基板１上に形成されたＴＦＴのオン・オフを制御するゲート電極２と、ゲート絶縁膜３を介して設けられた半導体シリコン層４と、それに接続するドレイン電極５とソース電極６とを有する。ドレイン電極５には、更に液晶表示部の画素電極に使用される透明導電膜（透明画素電極）７が接続される。ゲート電極２や、ドレイン電極５およびソース電極６に用いられる配線金属には、電気抵抗（比抵抗）が低く、加工が容易であるなどの理由により、Ａｌ合金が汎用されている。
従来、Ａｌ合金配線（Ａｌ合金膜）と透明導電膜７との界面、及び／又はＡｌ合金膜とＴＦＴの半導体シリコン層４との界面には、これらが直接接触しないよう、Ｍｏ、Ｃｒ、Ｔｉ、Ｗ等の高融点金属からなるバリアメタル層１１を設けていた。バリアメタル層１１を介在させずにＡｌ合金膜をＴＦＴの半導体層に直接接続させると、その後の工程（例えば、ＴＦＴの上に形成する絶縁層などの成膜工程や、シンタリングやアニーリングなどの熱工程など）における熱履歴によって、Ａｌが半導体層中に拡散してＴＦＴ特性が低下したり、Ａｌ合金の電気抵抗が増大するためである。例えば、Ａｌ合金膜の形成後、ＣＶＤ法などによってシリコン窒化膜（保護膜）が約１００〜３００℃の温度で成膜されるが、Ａｌは非常に酸化され易いため、バリアメタル層１１がないと、Ａｌ合金膜の表面にヒロックと呼ばれるコブ状の突起が形成され、画面の表示品位が低下するなどの問題が生じる。また、バリアメタル層１１がないと、液晶表示装置の成膜工程で生じる酸素や成膜時に添加する酸素などによってＡｌが容易に酸化され、Ａｌ合金膜と透明導電膜（画素電極）との界面や、Ａｌ合金膜と半導体層との界面にＡｌ酸化物の絶縁層が生成し、接触抵抗（コンタクト抵抗）が増大することもある。
しかし、バリアメタル層１１を形成するためには、ゲート電極２やソース電極６、更にはドレイン電極５の形成に必要な成膜用スパッタ装置に加えて、バリアメタル形成用の成膜チャンバーを余分に装備しなければならない。液晶ディスプレイの大量生産に伴い低コスト化が進むにつれて、バリアメタル層の形成に伴う製造コストの上昇や生産性の低下は軽視できなくなっている。
そこで、Ａｌ合金膜と半導体層との間のバリアメタル層を省略しても、ＡｌとＳｉとの相互拡散などに起因するＴＦＴ特性の低下や、電気抵抗の増大などの上記問題を解決することが可能なＳｉダイレクトコンタクト技術が提案されている（例えば特許文献１〜３）。このうち特許文献１には、Ｎｉを０．１〜６原子％含むＡｌ合金を用い、半導体層との界面にＡｌとＳｉの拡散を防止するシリサイド等のＮｉ含有析出物を形成させた技術が開示されている。また、特許文献２には、Ｎｉに、Ｓｉ及びＬａを更に含むＡｌ合金が開示されており、Ｓｉの添加によってＡｌとＳｉの相互拡散抑制効果が一層向上し、Ｌａの添加によってＡｌ−Ｎｉ−Ｓｉ合金の耐ヒロック性が向上することが記載されている。また、特許文献３には、Ａｌ合金膜と半導体層の界面に窒化層（窒素含有層）を設けることによってＡｌとＳｉの相互拡散を防止する技術が開示されている。
また、特許文献４〜６には、Ａｌ合金膜と透明導電膜との間のバリアメタル層を省略するＩＴＯダイレクトコンタクト技術として、Ｎｉなどの合金成分を含有するＡｌ合金が開示されている。
一方、ＴＦＴ基板の製造に当たっては、製造コストの低減や生産性向上などの目的で、製造工程数の減少が検討されている。一般にＴＦＴ基板は、基板の上にＡｌなどの金属膜を成膜する成膜工程と、感光材（フォトレジスト）を塗布して露光現像するフォトリソグラフィー工程と、上記金属膜をエッチングして配線パターンを形成するエッチング工程と、残った感光材を剥離する剥離工程と、など多くの工程によって製造されるため、プロセスの簡素化によるコストダウンが切望されている。
そこで、フォトリソグラフィー工程に用いられるフォトマスクの枚数を減らしてフォトリソグラフィーの工程数を低減する方法が提案されている。例えば特許文献７には、ＴＦＴのチャネル領域を、ハーフトーンマスクを介してハーフトーン露光することによりパターニングする方法が開示されている。ハーフトーン露光とは、透過部および遮光部のほかに、それらの中間部（半透過性部）を設けて露光する方法である。ハーフトーン露光によれば、１回の露光で、露光部、中間露光部、および未露光部の３つの露光レベルを表現し、現像後に２種類の厚さのレジスト（感光材）を形成できる。このようなレジストの厚さの違いを利用して、ハーフトーン露光では、フォトマスクを通常より少ない枚数でパターニングすることができるため、生産効率が上昇する。
特開２００７−８１３８５号公報 特開２００８−１０８４４号公報 特開２００８−１０８０１号公報 特開２００４−２１４６０６号公報 特開２００５−３０３００３号公報 特開２００６−２３３８８号公報 特開２００２−５５３６４号公報
本発明の目的は、Ａｌ合金膜とＴＦＴの半導体層との間のバリアメタル層を省略可能であり、且つ、ＴＦＴ基板の製造工程数を低減可能な新規のＳｉダイレクトコンタクト技術を提供することにある。詳細には、Ａｌ合金膜をＴＦＴの半導体層と直接接続しても、良好なＴＦＴ特性が得られると共に、ハーフトーン露光を用いたフォトリソグラフィー法によってＴＦＴ基板を形成する際の製造工程数の更なる減少を実現可能な新規のＳｉダイレクトコンタクト技術を提供することにある。
本発明の他の目的は、好ましくは、上記Ａｌ合金膜を透明導電膜と直接接続しても、低い電気抵抗を維持でき、良好な耐熱性が確保される新規なＩＴＯダイレクトコンタクト技術を提供することにある。
上記目的を達成することができた本発明の表示装置用Ａｌ合金膜は、表示装置の基板上で、薄膜トランジスタの半導体層と直接接続されるＡｌ合金膜であって、前記Ａｌ合金膜は、Ｃｏ、Ｎｉ、およびＡｇよりなる群から選択される少なくとも一種を０．０５〜０．５原子％、並びにＧｅ及び／又はＣｕを０．２〜１．０原子％含有しており、且つ、ドライエッチングによってパターニングされるものであるところに要旨を有するものである。
好ましい実施形態において、上記Ａｌ合金膜は、更に希土類元素の少なくとも一種を０．０５〜０．３原子％含有する。
好ましい実施形態において、上記Ａｌ合金膜は、更に透明導電膜と直接接続されている。
本発明には、上記のいずれかに記載の表示装置用Ａｌ合金膜を有する薄膜トランジスタ基板や、上記薄膜トランジスタ基板を備えた表示装置も含まれる。
また、上記課題を解決し得た本発明に係る薄膜トランジスタ基板の製造方法は、表示装置の基板上に、薄膜トランジスタの半導体層と、前記薄膜トランジスタの半導体層と直接接続されるＡｌ合金膜と、を有する薄膜トランジスタ基板の製造方法であって、
前記Ａｌ合金膜は、Ｃｏ、Ｎｉ、およびＡｇよりなる群から選択される少なくとも一種を０．０５〜０．５原子％、並びにＧｅ及び／又はＣｕを０．２〜１．０原子％含有しており、
ハーフトーン露光を用いたフォトリソグラフィー法により、前記Ａｌ合金膜にレジストパターンを形成する工程と、
ドライエッチングにより、チャネル領域上に形成された前記半導体層および前記Ａｌ合金膜を同時に除去してコンタクトホールを形成する工程と、
を包含するところに要旨を有するものである。
好ましい実施形態において、上記Ａｌ合金膜は、更に希土類元素の少なくとも一種を０．０５〜０．３原子％含有する。
本発明では、ＴＦＴの半導体層との直接接続が可能な配線用Ａｌ合金膜であり、且つ、ドライエッチング性に極めて優れたＡｌ合金膜を使用しているため、ＴＦＴのチャネル領域上に形成された半導体層およびＡｌ合金膜をドライエッチングにより同時に除去してコンタクトホールを形成することができる。そのため、本発明のＡｌ合金膜を用いれば、生産性に優れ、安価で且つ高性能の表示装置が得られる。
図１は、従来の薄膜トランジスタ基板を示す概略断面図である。 図２Ａは、従来の実施形態に係るＴＦＴ基板の製造工程の一例を、順番を追って示す説明図である。 図２Ｂは、従来の実施形態に係るＴＦＴ基板の製造工程の一例を、順番を追って示す説明図である。 図２Ｃは、従来の実施形態に係るＴＦＴ基板の製造工程の一例を、順番を追って示す説明図である。 図２Ｄは、従来の実施形態に係るＴＦＴ基板の製造工程の一例を、順番を追って示す説明図である。 図２Ｅは、従来の実施形態に係るＴＦＴ基板の製造工程の一例を、順番を追って示す説明図である。 図２Ｆは、従来の実施形態に係るＴＦＴ基板の製造工程の一例を、順番を追って示す説明図である。 図２Ｇは、従来の実施形態に係るＴＦＴ基板の製造工程の一例を、順番を追って示す説明図である。 図２Ｈは、従来の実施形態に係るＴＦＴ基板の製造工程の一例を、順番を追って示す説明図である。 図２Ｉは、従来の実施形態に係るＴＦＴ基板の製造工程の一例を、順番を追って示す説明図である。 図２Ｊは、従来の実施形態に係るＴＦＴ基板の製造工程の一例を、順番を追って示す説明図である。 図２Ｋは、従来の実施形態に係るＴＦＴ基板の製造工程の一例を、順番を追って示す説明図である。 図３Ａは、本発明の実施形態に係るＴＦＴ基板の製造工程の一例を、順番を追って示す説明図である。 図３Ｂは、本発明の実施形態に係るＴＦＴ基板の製造工程の一例を、順番を追って示す説明図である。 図３Ｃは、本発明の実施形態に係るＴＦＴ基板の製造工程の一例を、順番を追って示す説明図である。 図３Ｄは、本発明の実施形態に係るＴＦＴ基板の製造工程の一例を、順番を追って示す説明図である。 図３Ｅは、本発明の実施形態に係るＴＦＴ基板の製造工程の一例を、順番を追って示す説明図である。 図３Ｆは、本発明の実施形態に係るＴＦＴ基板の製造工程の一例を、順番を追って示す説明図である。 図３Ｇは、本発明の実施形態に係るＴＦＴ基板の製造工程の一例を、順番を追って示す説明図である。 図３Ｈは、本発明の実施形態に係るＴＦＴ基板の製造工程の一例を、順番を追って示す説明図である。 図４（ａ）は、実施例に用いたＡｌ合金膜中のＣｏ量とエッチングレート比との関係をグラフ化したものであり、図４（ｂ）は、実施例に用いたＡｌ合金膜中のＧｅ量とエッチングレート比との関係をグラフ化したものである。 図５は、実施例に用いたＡｌ合金膜について、ドライエッチング後のガラス基板の表面状態を示すＳＥＭ観察写真である。 図６は、実施例で得られたＴＦＴ基板のチャネル領域近傍の断面形状を示す電子顕微鏡写真である。 図７は、実施例で用いたドライエッチング用装置の概略図である。 図８は、Ａｌ合金膜と半導体層（アモルファスシリコン）とのコンタクト抵抗を調べるために作成したＴＬＭ素子の工程を説明する工程図である。 図９は、ＴＬＭ素子によるコンタクト抵抗の測定原理を説明する図である。 図１０は、電極間距離と電気抵抗の関係を示すグラフである。 図１１は、Ａｌ合金膜と透明導電膜との間のコンタクト抵抗率（接続抵抗率）の測定に用いたケルビンパターン（ＴＥＧパターン）を示す図である。
本発明は、ＴＦＴの半導体層とＡｌ合金膜との間のバリアメタル層を省略することが可能であり、且つ、ドライエッチングによるパターニングが可能な配線用Ａｌ合金として、（ア）Ｃｏ、Ｎｉ、およびＡｇよりなる群（以下、グループＸ１と呼ぶ場合がある。）から選択される少なくとも一種と、Ｇｅ及び／又はＣｕ（以下、グループＸ２と呼ぶ場合がある。）を、それぞれ適切な量で含むＡｌ−Ｘ１−Ｘ２合金膜、（イ）好ましくは上記合金膜に更に所定量の希土類元素を含むＡｌ−Ｘ１−Ｘ２−希土類元素合金膜を用いたところに特徴がある。上記のＡｌ合金膜はドライエッチング性に極めて優れているため、このＡｌ合金膜を用いてチャネル部をハーフトーン露光すると、ＴＦＴのチャネル領域上に形成された半導体層およびＡｌ合金膜を同時に除去できるため、製造工程を短縮することができる。
これに対し、従来汎用されているＡｌ合金膜（例えば、Ｍｏ、Ｃｒ、Ｗ等の高融点金属と、純Ａｌと、当該高融点金属が積層された積層膜や、Ａｌ−Ｎｄ膜など）は、ドライエッチングレートが非常に低いため、ドライエッチングによるパターニングなどを行なうと、形状精度の高いＴＦＴが得られない。なお、高融点金属としてＴｉを用いた上記積層膜のドライエッチングレートは、あまり低くないが、当該積層膜自体の電気抵抗が非常に高いなどの他の問題を抱えており、採用することができない。
本明細書における「ドライエッチング」とは、エッチング対象物（層間絶縁膜、Ａｌ合金膜、半導体層）の除去を意味するほか、コンタクトホールがＡｌ合金膜に達した後でも、Ａｌ合金膜の表面清浄化の目的で、Ａｌ合金膜の表面をエッチングガスに曝すことも意味している。
本明細書において、「ドライエッチング性に優れている」とは、（ア）エッチング後の残渣の発生量が少なく、且つ、（イ）エッチングレート比が高いことを意味している。具体的には、後記する実施例に記載の方法によって上記（ア）および（イ）の特性を評価したとき、（ア）エッチング後の残渣が発生せず、（イ）エッチングレート比が０．８以上を満足するものを、「ドライエッチング性に優れる」と呼ぶ。これらの特性を満足するＡｌ合金膜は、ドライエッチング性に極めて優れているため、チャネル領域上に形成された半導体層およびＡｌ合金膜を同時に除去してコンタクトホールを形成することができる。また、配線寸法・形状の緻密な制御を精度良く行うことができる。
ここで、「エッチングレート比」は、プラズマ照射によるＡｌ合金膜のエッチングされ易さの指標である。本明細書において、エッチングレート比は、エッチングレートが良好な純Ａｌのエッチングレートを基準にしたときのＡｌ合金膜のエッチングレートの比（すなわち、Ａｌ合金膜のエッチングレートをＮ１、純ＡｌのエッチングレートをＮ２としたとき、Ｎ１／Ｎ２の比）で表される。エッチングレート比が高いほど、ドライエッチング処理時間が短縮され、生産性が高められる。
以下、本発明のＡｌ−Ｘ１−Ｘ２合金膜を構成する元素について、詳しく説明する。
［Ｃｏ、Ｎｉ、およびＡｇよりなる群（グループＸ１）から選択される少なくとも一種を０．０５〜０．５原子％］
グループＸ１の元素は、Ａｌ合金膜と半導体層との界面に濃化してシリサイド化合物層を形成することによってＡｌとＳｉの相互拡散を低減する作用を有する元素である。また、グループＸ１の元素は、Ａｌ合金膜と、半導体層および／または透明導電膜との接触抵抗の低減作用を有している。また、グループＸ１の量が上記範囲内であれば、後記する実施例に示すように、ドライエッチング性も極めて良好である。グループＸ１の元素は、単独で添加しても良いし、２種以上を併用しても良い。
これらの作用を充分に発揮させるために、グループＸ１の元素の合計量（単独で含まれる場合は、単独の量）を０．０５原子％以上とする。グループＸ１の好ましい合計量は、０．１原子％以上である。しかし、グループＸ１の元素の合計量が過剰になると、ドライエッチング性が低下するため、グループＸ１の元素の合計量は０．５原子％以下とする。グループＸ１の元素の好ましい合計量は、０．４原子％以下である。
［Ｇｅ及び／又はＣｕ（グループＸ２）を０．２〜１．０原子％］
グループＸ２の元素は、Ａｌ合金膜の結晶を微細化し、結晶粒界で原子の動きを止めることによって、ＡｌとＳｉとの相互拡散を抑制する作用を有する。また、グループＸ２の量が上記範囲内であれば、後記する実施例に示すように、ドライエッチング性も極めて良好である。グループＸ２の元素は、単独で添加しても良いし、両方を用いても良い。
このような作用を充分に発揮させるために、グループＸ２の元素の合計量（単独で含まれる場合は、単独の量）を０．２原子％以上とする。グループＸ２の好ましい合計量は、０．３原子％以上であり、より好ましくは０．４原子％以上である。しかし、グループＸ２の元素の合計量が過剰になると、ドライエッチング性が低下するため、グループＸ２の元素の合計量を１．０原子％以下とする。グループＸ２の元素の好ましい合計量は、０．８原子％以下であり、より好ましくは０．６原子％以下である。
本発明に用いられるＡｌ合金膜の基本成分は上記の通りであり、残部はＡｌおよび不可避不純物である。
更にＡｌ合金膜は、希土類元素の少なくとも一種を０．０５〜０．３原子％の範囲内で含有しても良く、これにより、Ａｌ合金膜表面のヒロック生成が防止され、耐熱性が向上する。希土類元素は単独で含まれていても良いし、２種以上が含まれていても良い。ここで、上記希土類元素とは、ランタノイド元素（周期表において、原子番号５７のＬａから原子番号７１のＬｕまでの合計１５元素）に、Ｓｃ（スカンジウム）とＹ（イットリウム）とを加えた元素群を意味する。本発明に用いられる好ましい希土類元素は、Ｎｄ、Ｇｄ、Ｌａ、Ｙ、Ｃｅ、Ｐｒ、およびＤｙよりなる群から選択される少なくとも１種である。
上記作用を充分に発揮させるために、希土類元素の好ましい合計量（単独で含まれる場合は、単独の量）は、０．０５原子％以上とする。希土類元素のより好ましい合計量は０．１原子％以上である。しかし、希土類元素の合計量が過剰になると、Ａｌ合金膜の電気抵抗が大きくなり、配線材料として適さなくなる。そこで希土類元素の好ましい合計量を０．３原子％以下とする。希土類元素のより好ましい合計量は、０．２原子％以下である。
前述したように、本発明のＡｌ合金膜は、ドライエッチング性に極めて優れている。以下、本発明に用いられるドライエッチング工程について説明する。
ドライエッチング工程では、一般に、真空容器内に載置した基板上にＣｌ２等のハロゲンガスを含む原料ガスを高周波電力によってプラズマ化し、他方で、基板（被エッチング材）を載置しているサセプタに別の高周波電力を印加することによって基板上にプラズマ中のイオンを引き込み、反応性プラズマとのイオンアシスト反応による異方性のパターニングを行っている。
例えば、エッチングガスとして代表的なＣｌガスを用いた場合、Ｃｌ２ガスがプラズマによって解離されてＣｌラジカルを生成する。このＣｌラジカルは反応性が高く、被エッチング物であるＡｌ合金膜に吸着し、該Ａｌ合金膜表面に塩化物を生成する。Ａｌ合金膜が形成された基板には、高周波バイアスが印加されるので、プラズマ中のイオンが加速されてＡｌ合金膜表面に入射し、このイオンボンバード効果によって塩化物が蒸発し、基板が載置されている真空容器外へと排気される。
ドライエッチングを効率良く行うには、生成された塩化物の蒸気圧が比較的高いことが好ましい。蒸気圧が高ければ、Ａｌ合金膜の表面温度やイオンボンバードの物理的なアシストによって、塩化物を蒸発させることができる。これに対し、塩化物の蒸気圧が低い場合は、表面に塩化物が生成したまま蒸発せずに残留するため、エッチング残渣（ドライエッチング中に発生するエッチングの残り）が発生する。
本発明は、ドライエッチング処理の方法やドライエッチング処理に用いられる装置などを限定するものではない。例えば、図７に示すような汎用のドライエッチング用装置を用いて通常のドライエッチング工程を行うことができる。後記する実施例では、図７に示すＩＣＰ（誘導結合プラズマ）式ドライエッチング装置を用いた。
以下、図７のドライエッチング用装置を用いた代表的なドライエッチング処理を説明するが、これに限定する趣旨では決してない。
図７の装置において、チャンバ６１上部には誘電窓６２があり、誘電窓６２の上には１ターンのアンテナ６３が載置されている。図７のプラズマ発生装置は、誘電窓６２が平板タイプのいわゆるＴＣＰ（Ｔｒａｎｓｆｅｒ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）と呼ばれるものである。アンテナ６３には、１３．５６ＭＨｚの高周波電力６４が整合器６５を介して導入される。
チャンバ６１にはプロセスガス導入口６６があり、ここから、Ｃｌ２などのハロゲンガスを含むエッチングガスが導入される。基板（被エッチング材）６７はサセプタ６８上に載置される。サセプタ６８は静電チャック６９となっており、プラズマから基板に流入した電荷によって静電力でチャッキング可能となっている。サセプタ６８の周辺は、石英ガラスのカラー７０と呼ばれる部材が載置されている。
チャンバ６１内に導入されたハロゲンガスは、誘電窓６２上にあるアンテナ６３に高周波電力を印加して生じた誘電磁場により、励起状態となってプラズマ化される。
更に、サセプタ６８には整合器７１を介して４００ｋＨｚの高周波電力７２が導入され、サセプタ６８に載置された基板（被エッチング材）６７に高周波バイアスが印加される。この高周波バイアスによってプラズマ中のイオンが基板に異方性をもって引き込まれ、垂直エッチングなどの異方性エッチングが可能となる。
ドライエッチング工程に用いられるエッチングガス（プロセスガス）は、代表的には、ハロゲンガス、ハロゲンガスの硼化物、及び希ガスの混合ガスが挙げられる。混合ガスの組成はこれに限定されず、例えば、更に臭化水素や四フッ化炭素などを添加してもよい。
混合ガスの流量比は特に限定されないが、例えば、ＡｒとＣｌ２とＢＣｌ３の混合ガスを使用する場合、おおむね、Ａｒ：Ｃｌ２：ＢＣｌ３＝３００ｓｃｃｍ：１２０ｓｃｃｍ：６０ｓｃｃｍの付近に調整することが好ましい。
なお、エッチング後は、レジストやＡｌ合金膜の配線パターンに付着した反応生成物と空気中の水分が反応して塩酸（ＨＣｌ）が発生してＡｌ合金膜が腐食するアフターコロージョンを防止するために、チャンバ内の大気を開放することなく真空下で、酸素プラズマによる灰化処理（アッシュ）によるレジスト除去を行うことが好ましい。その後、チャンバ内の大気を開放するが、大気開放直後は、純水などによる洗浄を行うことが好ましい。
本発明において、ドライエッチングは、Ａｌ合金膜やＳｉ半導体層のエッチング、及びコンタクトホールを形成する全工程で用いることができ、これにより、生産性が著しく高められる。
本発明のＡｌ合金膜は、スパッタリング法にてスパッタリングターゲット（以下「ターゲット」ということがある）を用いて形成することが好ましい。イオンプレーティング法や電子ビーム蒸着法、真空蒸着法で形成された薄膜よりも、成分や膜厚の膜面内均一性に優れた薄膜を容易に形成できるからである。
また、上記スパッタリング法を用いて本発明のＡｌ合金膜を形成するには、上記ターゲットとして、本発明のＡｌ合金膜と同じ組成（Ａｌ−Ｘ１−Ｘ２合金であり、残部：Ａｌおよび不可避不純物、好ましくは、更に希土類元素を含む上記Ａｌ−Ｘ１−Ｘ２であり、残部：Ａｌおよび不可避不純物）のＡｌ合金スパッタリングターゲットを用いることが好ましく、これにより、所望とする組成を実質的に満足するＡｌ合金膜が得られる。
上記ターゲットの形状は、スパッタリング装置の形状や構造に応じて任意の形状（角型プレート状、円形プレート状、ドーナツプレート状など）に加工したものが含まれる。
上記ターゲットの製造方法としては、溶解鋳造法や粉末焼結法、スプレイフォーミング法で、Ａｌ基合金からなるインゴットを製造して得る方法や、Ａｌ基合金からなるプリフォーム（最終的な緻密体を得る前の中間体）を製造した後、該プリフォームを緻密化手段により緻密化して得られる方法などが挙げられる。
本発明には、上記Ａｌ合金膜を含むＴＦＴ基板や、上記ＴＦＴ基板を備えた表示装置も包含される。具体的には、上記Ａｌ合金膜がＴＦＴのソース電極および／またはドレイン電極並びに信号線に用いられた表示装置；更に、ドレイン電極が透明導電膜に直接接続された表示装置；更に、上記Ａｌ合金膜がゲート電極および走査線に用いられた表示装置などが挙げられる。
ここで、上記ゲート電極および走査線と、上記ソース電極および／またはドレイン電極ならびに信号線は、同一組成のＡｌ合金膜であることが好ましい。
前述したとおり、本発明は、ドライエッチング性に優れており、ドライエッチングによるパターニングが可能なＡｌ合金膜の組成を特定したところに特徴があり、Ａｌ合金膜以外の、ＴＦＴ基板や表示装置を構成する要件は特に限定されず、これらの分野で通常用いられるものを本発明でも採用することができる。
例えば、ＴＦＴ基板に用いられる半導体層としては、多結晶シリコンまたはアモルファスシリコンが挙げられる。また、ＴＦＴ基板に用いられる透明導電膜（透明画素電極）としては、酸化インジウム錫（ＩＴＯ）または酸化インジウム亜鉛（ＩＺＯ）が挙げられる。ＴＦＴ基板に用いられる基板も特に限定されず、ガラス基板またはシリコン基板などが挙げられる。
次に、上記ＴＦＴ基板を製造する方法について説明する。
本発明の製造方法は、表示装置の基板上に、薄膜トランジスタの半導体層と、前記薄膜トランジスタの半導体層と直接接続される上記のＡｌ合金膜と、を有する薄膜トランジスタ基板の製造方法であって、ハーフトーン露光を用いたフォトリソグラフィー法により、前記Ａｌ合金膜にレジストパターンを形成する工程と、ドライエッチングにより、チャネル領域上に形成された前記半導体層および前記Ａｌ合金膜を同時に除去してコンタクトホールを形成する工程と、を包含するところに特徴がある。本発明によれば、ドライエッチング性に極めて優れたＡｌ合金膜を用いているため、ハーフトーン露光を用いたＴＦＴ基板の製造工程を著しく短縮することができる。詳細は、本発明および従来の各実施形態を用いて以下に説明するが、ハーフトーンマスクを用いたＴＦＴチャネル部のパターニングの際、従来例では２回のウエットエッチングと２回のドライエッチングと１回の酸素アッシングが必要であったのに対し、後記する本発明の実施形態１に示すように、本発明では１回のウエットエッチングと１回のドライエッチングで良い。あるいは、後記する本発明の実施形態２に示すように、Ａｌ合金膜をパターニングする際にウエットエッチングの代わりにドライエッチングを行なう場合には、２回のドライエッチングを行うだけで良い。しかも、このように製造工程を短縮しても、形状精度の高いチャネル領域が得られる（後記する図６のチャネル領域断面図を参照）。
以下、図面を参照しながら、従来例と対比しながら、ハーフトーン露光を利用した本発明に係るＴＦＴ基板の製造方法の好ましい実施形態を説明する。以下では、アモルファスシリコン膜として、Ｐ（リン）がドープされていないノンドーピングアモルファスシリコン膜［イントリンシック層、図中、ａ−Ｓｉ（ｉ）］と、Ｐがドープされたドープトアモルファスシリコン膜を有するＴＦＴ基板を代表的に挙げて説明するが、本発明はこれに限定する趣旨ではない。例えば、上記構成のアモルファスシリコン膜の代わりに多結晶シリコン膜を用いても良い。また、以下では、透明画素電極としてＩＴＯ膜を用いたが、ＩＺＯ膜（ＩｎＯｘ−ＺｎＯｘ系導電性酸化膜）を用いてもよい。また、本発明に用いられるＡｌ合金膜は、液晶表示装置のみならず、例えば、反射型液晶表示装置等の反射電極、外部への信号入出力のために使用されるＴＡＢ（タブ）接続電極にも同様に適用できることを実験により確認している。
（従来の実施形態）
まず、はじめに、図２Ａ〜図２Ｋの工程図を参照しながら、従来法の好ましい実施形態を説明する。ここでは、ソース−ドレイン電極およびゲート電極に用いられる配線材料として、厚さ５０ｎｍ程度のＭｏ膜と厚さ３００ｎｍ程度の純Ａｌと厚さ５０ｎｍ程度のＭｏ膜とが積層された積層膜（合計厚さ約４００ｎｍ）を用いている。
まず、ガラス基板（透明基板）に、スパッタリング法を用いて厚さ４００ｎｍ程度の積層膜を成膜する。スパッタリングの成膜温度は約１００℃とした。第１のフォトマスクを用い、上記積層膜をウエットエッチング法でパターニングすることにより、ゲート電極および走査線を形成する（図２Ａを参照）。このとき、ゲート絶縁膜のカバレッジが良くなる様に、上記積層薄膜の周縁を約３０°〜４０°のテーパー状にエッチングしておくのがよい。
次いで、例えばプラズマＣＶＤ法などの方法を用いて、厚さ約３００ｎｍ程度の窒化シリコン膜（ＳｉＮｘ）でゲート絶縁膜を形成する（図２Ｂを参照）。プラズマＣＶＤ法の成膜温度は、約２８０℃とした。
続いて、例えばプラズマＣＶＤ法などの方法を用いて、ゲート絶縁膜の上に、厚さ５０ｎｍ程度の水素化アモルファスシリコン膜［図中、ａ−Ｓｉ（ｉ）］、およびリン（Ｐ）をドーピングした厚さ５０ｎｍ程度のｎ＋型水素化アモルファスシリコン膜［図中、ａ−Ｓｉ（ｎ＋）］を順次、順次成膜した後、その上に連続して、スパッタリング法を用いて、厚さ３００ｎｍ程度の上記積層膜を積層する（図２Ｃを参照）。スパッタリングの成膜温度は、約１００℃とした。
次いで、ハーフトーンマスク（第２のフォトマスク）を用いてハーフトーン露光を行った（図２Ｄを参照）後、ウエットエッチング法により、ソース／ドレイン電極を含む領域をアイランド状にパターニングする（図２Ｅを参照）。なお、ハーフトーン露光によってハーフトーンマスクの一部が除去された部分（図２Ｅ中、Ａ部分、ハーフトーン露光における透過部に相当）はレジストが残留しているため、ウエットエッチングではパターニングされない。
更に、図２Ｆに示すように、ドライエッチングにより、水素化アモルファスシリコン膜［ａ−Ｓｉ（ｉ）］およびリンをドーピングしたｎ＋型水素化アモルファスシリコン膜［ａ−Ｓｉ（ｎ＋）］の一部を除去する。これにより、ゲート絶縁膜上にａ−Ｓｉアイランドが作製される。
次いで、酸素アッシングを行い、図２Ｇに示すようにレジストを膜減りさせて、チャネル領域上の残留レジストを除去する。その後、引き続いて、レジストをマスクとして、チャネル領域上の積層膜をウエットエッチングにより除去した（図２Ｈ）後、ドライエッチングにより、チャネル領域上のリンをドーピングしたｎ＋型水素化アモルファスシリコン膜［ａ−Ｓｉ（ｎ＋）］を除去する（図２Ｉ）。これにより、チャネル領域には水素化アモルファスシリコン膜［ａ−Ｓｉ（ｉ）］のみが残留する。
次に、例えばプラズマＣＶＤ装置などを用いて厚さ３００ｎｍ程度の窒化シリコン膜を成膜し、保護膜を形成する。このときの成膜温度は、例えば２５０℃程度で行なわれる。次いで、窒化シリコン膜上にフォトレジスト層を形成した後、第３のフォトマスクを使用して窒化シリコン膜をパターニングし、例えばドライエッチング等によって窒化シリコン膜にコンタクトホールを形成する（図２Ｊを参照）。同時に、パネル端部のゲート電極上のＴＡＢとの接続に当たる部分にコンタクトホール（不図示）を形成する。
次に、例えば酸素プラズマによるアッシング工程を経た後、例えばアミン系等の剥離液を用いてフォトレジスト層を剥離する。最後に、例えば保管時間（８時間程度）の範囲内で、例えば厚さ４０ｎｍ程度のＩＴＯ膜を成膜し、第４のフォトマスク用いて、ウエットエッチングによるパターニングを行う（図２Ｋを参照）ことによって透明画素電極（ＩＴＯ膜）を形成する。同時に、パネル端部のゲート電極のＴＡＢとの接続部分に、ＴＡＢとのボンディングのためＩＴＯ膜をパターニングすると、ＴＦＴ基板が完成する（図示せず）。
上記のように、バリア層を有する上記積層膜を用いた従来の実施形態では、チャネル領域上に形成された半導体層およびＡｌ合金膜を、合計２回のウエットエッチングと、１回の酸素アッシングと、１回のドライエッチングによって除去する必要があり、製造工程が多い。
（本発明の実施形態１）
次に、図３Ａ〜図３Ｈの工程図を参照しながら、本発明法の好ましい実施形態を説明する。
本実施形態では、ソース−ドレイン電極およびゲート電極に用いられる配線材料として、厚さ２００ｎｍ程度のＡｌ−０．２原子％Ｃｏ−０．５原子％Ｇｅ−０．２原子％Ｌａ合金膜を用いた点が、前述した従来例と大きく相違している。上記のＡｌ合金膜はドライエッチング性に極めて優れている（後記する実施例を参照）ため、本実施形態によれば、ドライエッチングにより、チャネル領域上に形成された半導体層およびＡｌ合金膜を連続して同時に除去することができ、前述した従来例に比べて製造工程を格段に短縮することができる。
これに対し、前述した従来の実施形態に用いた、Ｍｏの高融点金属（バリア層）を含むＡｌ積層膜はドライエッチングレートが非常に低いため、当該積層膜をドライエッチングにより除去しようとすると、その間にレジストが全て消滅してしまい、本来、除去されるべきでない部分まで除去されてしまう。また、アモルファスシリコン膜はドライエッチングレートが非常に高いため、当該積層膜をドライエッチングにより除去しようとすると、非チャネル領域上の水素化アモルファスシリコン膜［ａ−Ｓｉ（ｉ）］が除去された後に、その下の窒化シリコン膜が過度にオーバーエッチングされてしまう。その結果、形状精度の高いＴＦＴを得ることができない。
まず、図３Ａ〜図３Ｃは、前述した図２Ａ〜図２Ｃと同じであり、説明を省略する。
次いで、ハーフトーンマスク（第２のフォトマスク）を用いてハーフトーン露光を行った（図３Ｄを参照）後、ウエットエッチング法により、ソース／ドレイン電極を含む領域をアイランド状にパターニングする（図３Ｅを参照）。なお、ハーフトーン露光によってハーフトーンマスクの一部が除去された部分はレジストが残留しているため、ウエットエッチングではパターニングされない。
更に、図３Ｆに示すように、ドライエッチングにより、ハーフトーン露光によってハーフトーンマスクの一部が除去された部分（残留レジスト部分）を除去し、水素化アモルファスシリコン膜［ａ−Ｓｉ（ｉ）］およびリンをドーピングしたｎ＋型水素化アモルファスシリコン膜［ａ−Ｓｉ（ｎ＋）］を除去すると同時に、チャネル領域上に形成されたＡｌ合金膜およびｎ＋型水素化アモルファスシリコン膜［ａ−Ｓｉ（ｎ＋）］を連続して除去する。このように本実施形態によれば、チャネル領域上に形成されたＡｌ合金膜と、その下層のｎ＋型水素化アモルファスシリコン膜［ａ−Ｓｉ（ｎ＋）］が一括して除去される。これにより、チャネル領域には水素化アモルファスシリコン膜［ａ−Ｓｉ（ｉ）］のみが残留する。
よって、本発明のＡｌ合金膜を用いた本実施形態によれば、チャネル領域上に形成された半導体層およびＡｌ合金膜を、１回のウエットエッチングと１回のドライエッチングによって除去することができ、従来例に比べて製造工程を短縮することができる。
次に、図３Ｇおよび図Ｈの工程を経てＴＦＴ基板が完成する。これらの各工程は、前述した図２Ｊおよび図２Ｋと同じであり、説明を省略する。
このようにして作製されたＴＦＴ基板は、ドレイン電極と透明画素電極とが直接コンタクトされており、且つ、ゲート電極とＴＡＢ接続用のＩＴＯ膜も直接コンタクトされている。
（本発明の実施形態２）
本実施形態は、上述した本発明に係る実施形態１の改良形態であり、図３Ｅの工程のみが相違していること以外は当該実施形態１と同じである。そのため、本実施形態の図面は省略し、以下では、相違する工程のみを説明する。
本実施形態では、上記実施形態１の図３Ｅにおいて、ウエットエッチングの代わりにドライエッチングにより、ソース／ドレイン電極を含む領域をアイランド状にパターニングを行なう。繰返し述べるように、本発明のＡｌ合金膜はドライエッチング性に極めて優れているため、この工程をドライエッチングで行なうことも可能だからである。なお、この工程をドライエッチングで行なえば、ハーフトーン露光によってハーフトーンマスクの一部が除去された部分（レジストが残留している部分）も、ドライエッチングでパターニングすることができる。
よって、本実施形態によれば、チャネル領域上に形成された半導体層およびＡｌ合金膜を、２回のドライエッチングによって除去することができ、従来例に比べて製造工程を短縮することができる。
以下、実施例を挙げて本発明をより具体的に説明するが、本発明は以下の実施例によって制限されず、上記・下記の趣旨に適合し得る範囲で変更を加えて実施することも可能であり、それらはいずれも本発明の技術的範囲に包含される。
なお以下では「原子％」を「％」と略称する。
実施例１
本実施例では、Ａｌ合金膜として、Ｃｏ量を０〜１．２％の範囲で変化させたＡｌ−ｘ％Ｃｏ−０．５％Ｇｅ−０．２％Ｌａと、Ｇｅ量を０〜１．２％の範囲で変化させたＡｌ−０．２％Ｃｏ−ｘ％Ｇｅ−０．２％Ｌａを用い、ドライエッチング特性を評価した。なお、比較のため、純Ａｌを用いて同様の実験を行った。
具体的には、直径６インチ、厚さ０．５ｍｍの無アルカリガラス基板（コーニング社製♯１７３７ガラス）上に、厚さ２００ｎｍの酸化シリコン（ＳｉＯｘ）膜を基板温度２５０℃程度で成膜した後、純Ａｌ膜または上記の各Ａｌ合金膜を、以下の成膜条件で成膜した。
雰囲気ガス＝アルゴン、圧力＝３ｍＴｏｒｒ、厚さ＝２００ｎｍ
次いで、ｇ線のフォトリソグラフィーによってポジ型フォトレジスト（ノボラック系樹脂；東京応化工業（株）製のＴＳＭＲ８９００、厚さは１．０μｍ）を線幅２．０μｍのストライプ状に形成した。
次に、前述した図７に示すドライエッチング装置を用い、下記のエッチング条件でドライエッチングを行なった。
（エッチング条件）
Ａｒ／Ｃｌ２／ＢＣｌ３：３００ｓｃｃｍ／１２０ｓｃｃｍ／６０ｓｃｃｍ
アンテナに印加した電力（ソースＲＦ）：５００Ｗ
基板バイアス：６０Ｗ、
プロセス圧力（ガス圧）：１４ｍＴｏｒｒ
基板温度：サセプタの温度（２０℃）
（エッチングレート比）
エッチング後における純Ａｌ膜および各Ａｌ合金膜の厚さ（エッチング厚さ）を測定した。これらの結果を最小二乗法で統計処理して純Ａｌ膜のエッチングレート（Ｎ２）および各Ａｌ合金膜のエッチングレート（Ｎ１）をそれぞれ算出し、Ｎ１／Ｎ２の比を「エッチングレート比」とした。本実施例では、エッチングレート比が０．８以上を合格（○）とした。
図４(ａ)に、Ａｌ−ｘ％Ｃｏ−０．５％Ｇｅ−０．２％Ｌａ合金膜中のＣｏ量とエッチングレート比の関係を示し、図４（ｂ）に、Ａｌ−０．２％Ｃｏ−ｘ％Ｇｅ−０．２％Ｌａ合金膜中のＧｅ量とエッチングレート比の関係を示す。図中、「８０％」、「９０％」の各ラインは、参考のため、純Ａｌのエッチングレートの８０％、９０％の各ラインを引いたものである。
これらの図に示すように、ＣｏおよびＧｅをそれぞれ、本発明に規定する量で含むＡｌ合金膜は、いずれも、ドライエッチング性に優れていることが分かる。
（ドライエッチング後の残渣の有無）
更に、本発明の要件を満足するＡｌ−０．２％Ｃｏ−０．５％Ｇｅ−０．２％Ｌａ合金膜を用い、ドライエッチング後の残渣の有無を調べた。詳細には、上記のＡｌ合金膜に対し、膜厚分のエッチング深さまで必要と考えられるエッチング時間の１．２倍の時間エッチングを行なった試料について、レジストを剥離した後のガラス基板の表面をＳＥＭ観察（倍率３０００倍）し、直径（円相当直径）が０．５μｍ以上の残渣の有無を調べた。
このようにして得られたＳＥＭ観察写真を図５に示す。図５の左図は、３０００倍の写真であり、右図は、１００００倍に拡大した写真である。これらの図に示すように、上記のＡｌ合金膜を用いれば、ドライエッチング後の残渣が全く観察されなかった。図には示していないが、上記と同じ結果は、本発明の要件を満足する他のＡｌ合金膜についても同様に得られた。
以上の結果より、本発明の要件を満足するＡｌ合金膜を用いれば、非常に高いエッチングレート比が得られるとともに、ドライエッチング後の残渣も見られず、ドライエッチング性に際めて優れていることが確認された。
参考のため、図６に、上記のＡｌ−０．２％Ｃｏ−０．５％Ｇｅ−０．２％Ｌａ合金膜を用い、前述した本発明の実施形態に基づいてＴＦＴ基板を作製したときの、チャネル領域近傍の断面形状を表す電子顕微鏡写真（倍率５０，０００倍）を示す。図６に示すように、本発明のＡｌ合金膜を用いれば、形状精度の高いＴＦＴが得られることが確認された。
実施例２
本実施例では、Ａｌ−０．２％Ｃｏ−０．５％Ｇｅ−０．２％ＬａのＡｌ合金膜を用い、（１）Ａｌ合金膜と半導体層（アモルファスシリコン）とのコンタクト抵抗、および（２）Ａｌ合金膜とＩＴＯ膜とのコンタクト抵抗をそれぞれ、以下の方法で測定した。
（１）Ａｌ合金膜と半導体層とのコンタクト抵抗
Ａｌ合金膜と半導体層（アモルファスシリコン）とのコンタクト抵抗を調べるため、図８の各工程図に従ってＴＬＭ法（Ｔｒａｎｓｆｅｒ Ｌｅｎｇｔｈ Ｍｅｔｈｏｄ）によりＴＬＭ素子を形成した。
はじめに、図８を用いてＴＬＭ素子の作製方法を説明し、次いで図９および図１０を用いてＴＬＭ法の測定原理を説明する。
まず、ガラス基板上に、プラズマＣＶＤ法により、膜厚約２００ｎｍの不純物（Ｐ）をドーピングした低抵抗のアモルファスシリコン膜１を膜厚約２００ｎｍで成膜した。続いて、同一のプラズマＣＶＤ装置内にて、窒素ガスのみを供給してプラズマを発生させ、低抵抗アモルファスシリコン膜１の表面を窒素プラズマにて３０秒間処理し、窒素含有層を形成した（図８ａ）。このプラズマに印加したＲＦパワー密度は約０．３Ｗ／ｃｍ2と
した。
次いで、ＣＶＤ装置から取り出すことなく連続して、再び不純物（Ｐ）をドーピングした低抵抗のアモルファスシリコン膜２を成膜した（図８ａ）。低抵抗のアモルファスシリコン膜２の膜厚は１０ｎｍとした。その上に膜厚約３００ｎｍのＡｌ系合金膜（Ａｌ−０．６原子％Ｎｉ−０．５原子％Ｃｕ−０．３原子％Ｌａ）を成膜した（図８ｂ）。フォトリソグラフィーによりレジストをパターニングした後（図８ｃ）、レジストをマスクとしてＡｌ系合金をエッチングすることにより、図８ｄに示す様な複数の電極を形成した。ここでは、各電極間の距離を種々変化させた。更に、再びドライエッチングを行い、フォトリソグラフィーによりレジストをパターニングした。このとき、図８ｅに示す様に全ての電極パターンをレジストで覆った。これをマスクとして電極パターンの外周部の低抵抗アモルファスシリコン膜を除去した。最後に、３００℃にて３０分の熱処理を施し、Ａｌ−Ｓｉ拡散層を形成した（図８ｆ、図８ｇ）。
次に、図９および図１０を参照しながら、ＴＬＭ法によるコンタクト抵抗の測定原理を説明する。図９には、前述した図８ｇの配線構造を模式的に示す断面図と上面図を示している。なお、図９では、Ａｌ−Ｓｉ拡散層は省略している。
まず、前述した図８ｇの配線構造において、図９に示すように電極間距離（トランスファー長、Ｌ）を変えて複数の電極間における電流電圧特性を測定し、各電極間（電極→半導体層→電極）の電気抵抗値を求めた。ここでは、合計５点の電極間の電気抵抗値を求めた。
こうして得られた各電極間の電気抵抗値（Ω）を縦軸とし、電極間距離（Ｌ、μｍ）を横軸としてプロットすると、図１０のグラフが得られる。図１０のグラフにおいて、ｙ切片の値は、コンタクト抵抗Ｒｃの２倍の値（２Ｒｃ）に、ｘ切片の値は、実効的なコンタクト長（ＬＴ：ｔｒａｎｓｆｅｒ ｌｅｎｇｔｈ、トランスファー長）に、それぞれ相当する。以上から、コンタクト抵抗率ρｃは下式にて表される。
ρｃ＝Ｒｃ＊ＬＴ＊Ｚ
上式中、Ｚは、図９に示すように電極幅を示す。
その結果、上記Ａｌ合金膜と半導体層とのコンタクト抵抗率は約０．３Ω・ｃｍ2であ
った。よって、本発明のＡｌ合金膜を用いれば、半導体層とのコンタクト抵抗を非常に低く抑えられることが分かった。
（２）Ａｌ合金膜とＩＴＯ膜とのコンタクト抵抗
上記コンタクト抵抗の測定法は、図１１に示すケルビンパターン（コンタクトホールサイズ：１０μｍ角）を作製し、４端子測定（ＩＴＯ−Ａｌ合金若しくはＩＺＯ−Ａｌ合金に電流を流し、別の端子でＩＴＯ−Ａｌ合金間若しくはＩＺＯ−Ａｌ合金の電圧降下を測定する方法）を行なった。具体的には、図１１のＩ1−Ｉ2間に電流Ｉを流し、Ｖ1−Ｖ2間の電圧Ｖをモニターすることにより、接続部Ｃのコンタクト抵抗Ｒを［Ｒ＝（Ｖ1−Ｖ2）／Ｉ2］として求めた。
その結果、上記Ａｌ合金膜とＩＴＯ膜とのコンタクト抵抗率は３．０×１０4Ω／ｃｍ2以下であった。よって、本発明のＡｌ合金膜を用いれば、ＩＴＯ膜とのコンタクト抵抗も非常に低く抑えられることが分かった。
以上の結果より、上記のＡｌ合金膜を用いれば、半導体層とのコンタクト抵抗だけでなくＩＴＯ膜とのコンタクト抵抗も低く抑えられることが確認された。また、本実施例には示していないが、上記と同じ結果は、本発明の要件を満足する他のＡｌ合金膜についても同様に得られた。
１ ガラス基板
２ ゲート電極
２ａ ゲートパッド
３ ゲート絶縁膜
４ 半導体シリコン層
５ ドレイン電極
６ ソース電極
７ 透明導電膜（透明画素電極）
８ ソースタブ
９ ゲートタブ
１０ 保護絶縁層
１１ バリアメタル層
６１ チャンバ
６２ 誘電窓
６３ アンテナ
６４ 高周波電力（アンテナ側）
６５ 整合器（アンテナ側）
６６ プロセスガス導入口
６７ 基板（被エッチング材）
６８ サセプタ
６９ 誘電チャック
７０ カラー
７１ 整合器（基板側）
７２ 高周波電力（基板側）

Claims (7)

  1. 表示装置の基板上で、薄膜トランジスタの半導体層と直接接続されるＡｌ合金膜であって、
    前記Ａｌ合金膜は、Ｃｏ、Ｎｉ、およびＡｇよりなる群から選択される少なくとも一種を０．０５〜０．５原子％、並びにＧｅ及び／又はＣｕを０．２〜１．０原子％含有しており、且つ、ドライエッチングによってパターニングされるものであることを特徴とする表示装置用Ａｌ合金膜。
  2. 更に希土類元素の少なくとも一種を０．０５〜０．３原子％含有する請求項１に記載の表示装置用Ａｌ合金膜。
  3. 前記Ａｌ合金膜が、更に透明導電膜と直接接続されている請求項１または２に記載の表示装置用Ａｌ合金膜。
  4. 請求項１〜３のいずれかに記載の表示装置用Ａｌ合金膜を有する薄膜トランジスタ基板。
  5. 請求項４に記載の薄膜トランジスタ基板を備えた表示装置。
  6. 表示装置の基板上に、薄膜トランジスタの半導体層と、前記薄膜トランジスタの半導体層と直接接続されるＡｌ合金膜と、を有する薄膜トランジスタ基板の製造方法であって、
    前記Ａｌ合金膜は、Ｃｏ、Ｎｉ、およびＡｇよりなる群から選択される少なくとも一種を０．０５〜０．５原子％、並びにＧｅ及び／又はＣｕを０．２〜１．０原子％含有しており、
    ハーフトーン露光を用いたフォトリソグラフィー法により、前記Ａｌ合金膜にレジストパターンを形成する工程と、
    ドライエッチングにより、チャネル領域上に形成された前記半導体層および前記Ａｌ合金膜を同時に除去してコンタクトホールを形成する工程と、
    を包含することを特徴とする薄膜トランジスタ基板の製造方法。
  7. 前記Ａｌ合金膜は、更に希土類元素の少なくとも一種を０．０５〜０．３原子％含有する請求項６に記載の薄膜トランジスタ基板の製造方法。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008033337A (ja) * 2002-11-15 2008-02-14 Nec Lcd Technologies Ltd 液晶表示装置の製造方法
JP2008070876A (ja) * 2006-09-11 2008-03-27 Beijing Boe Optoelectronics Technology Co Ltd Ｔｆｔ―ｌｃｄアレイ基板及びその製造方法
JP2008216490A (ja) * 2007-03-01 2008-09-18 Kobe Steel Ltd 表示デバイス用透明電極およびその作製方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6678018B2 (en) * 2000-02-10 2004-01-13 Samsung Electronics Co., Ltd. Thin film transistor array substrate for a liquid crystal display and the method for fabricating the same
JP4170367B2 (ja) * 2006-11-30 2008-10-22 株式会社神戸製鋼所 表示デバイス用Ａｌ合金膜、表示デバイス、及びスパッタリングターゲット
JP5432550B2 (ja) * 2008-03-31 2014-03-05 株式会社コベルコ科研 Ａｌ基合金スパッタリングターゲットおよびその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008033337A (ja) * 2002-11-15 2008-02-14 Nec Lcd Technologies Ltd 液晶表示装置の製造方法
JP2008070876A (ja) * 2006-09-11 2008-03-27 Beijing Boe Optoelectronics Technology Co Ltd Ｔｆｔ―ｌｃｄアレイ基板及びその製造方法
JP2008216490A (ja) * 2007-03-01 2008-09-18 Kobe Steel Ltd 表示デバイス用透明電極およびその作製方法

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