JP2010134496A5 - - Google Patents

Claims (18)

1. 物理ＣＰＵと、前記物理ＣＰＵを論理的に分割して複数の仮想計算機とする仮想計算機制御部と、前記仮想計算機を前記制御部が制御するためのデータを格納する仮想計算機制御メモリとを備える、仮想計算機システムにおいて、
   前記仮想計算機制御メモリは、第１の仮想計算機用の第１のデータと、第２の仮想計算機用の第２のデータとを有し、
   前記制御部は、前記第１の仮想計算機が動作するときに、前記第１のデータを、前記物理ＣＰＵ内の内部メモリに格納し、
   （ａ）前記第１の仮想計算機が動作を終了するときに、前記第１のデータを前記内部メモリに保持し、
   （ｂ）次に実行させる第２の仮想計算機が、前記仮想計算機制御メモリに格納されているデータを用いるか否かを判定し、
   （ｃ）判定にしたがって前記内部メモリ内のデータを、前記内部メモリと前記仮想計算機制御メモリとの間で移動することを特徴とした仮想計算機システム。
2. 前記判定の際、
   （ｄ）前記第２の仮想計算機が、前記仮想計算機制御メモリから前記内部メモリに、新たなデータを用いるならば、前記第１のデータを前記仮想計算機制御メモリに移動（退避）し、前記第２の仮想計算機が用いるデータを、前記仮想計算機制御メモリから前記物理ＣＰＵ内の前記内部メモリへ移動（回復）させ、
   （ｅ）前記第２の仮想計算機が、新たなデータを用いないならば、前記仮想計算機制御メモリと前記内部メモリとの間の前記移動（退避と回復）を省略することを特徴とした請求項１記載の仮想計算機システム。
3. 前記第２の仮想計算機が、前記仮想計算機制御メモリから前記内部メモリに、新たなデータを用いるのは、前記第２の仮想計算機が前記第１の仮想計算機とは別の仮想計算機であることを特徴とする請求項２記載の仮想計算機システム。
4. 前記第２の仮想計算機が、前記仮想計算機制御メモリから前記内部メモリへ、新たなデータを用いないのは、前記第２の仮想計算機が、前記第１の仮想計算機を制御する制御用仮想計算機であり、かつ、前記制御用仮想計算機が前記仮想計算機制御メモリから前記内部メモリへ、新たなデータを用いない場合であることを特徴とする請求項２記載の仮想計算機システム。
5. 前記仮想計算機は、前記複数の仮想計算機が前記物理ＣＰＵを共有するＣＰＵ共有モードと、前記複数の仮想計算機のうちの特定の仮想計算機が前記物理ＣＰＵを占有するＣＰＵ占有モードとを有し、
   前記制御部は、前記占有モードの場合に前記（ａ）〜（ｃ）の動作を実行することを特徴とする請求項１に記載の仮想計算機システム。
6. 前記仮想計算機は、前記複数の仮想計算機が前記物理ＣＰＵを共有するＣＰＵ共有モードと、前記複数の仮想計算機のうちの特定の仮想計算機が前記物理ＣＰＵを占有するＣＰＵ占有モードとを有し、
   前記制御部は、前記ＣＰＵ占有モードの場合に前記（ａ）〜（ｅ）の動作を実行することを特徴とする請求項２から５の何れかに記載の仮想計算機システム。
7. 物理ＣＰＵと、前記物理ＣＰＵを論理的に分割して複数の仮想計算機とするハイパバイザと、前記仮想計算機を前記制御部が制御するためのデータを格納する仮想計算機制御メモリとを備える、仮想計算機システムにおけるハイパバイザにおいて、
   前記仮想計算機のスケジュールの切り替えを行う処理部を有し、
   （ａ）前記処理部は、前記仮想計算機のプロセスが終了したときに、該プロセスのデータを前記物理ＣＰＵ内の内部メモリに保持するよう指示し、
   （ｂ）次に実行させる仮想計算機が、前記仮想計算機制御メモリに格納されているデータを用いるか否かを判定し、
   （ｃ）判定にしたがって前記内部メモリ内のデータを、前記内部メモリと前記仮想計算機制御メモリとの間で移動することを特徴としたハイパバイザ。
8. 前記判定の際、
   （ｄ）前記次に実行させる仮想計算機が、前記仮想計算機制御メモリから前記内部メモリに、新たなデータを用いるならば、前記プロセスのデータを前記仮想計算機制御メモリに移動（退避）し、前記次に実行させる仮想計算機が用いるデータを、前記仮想計算機制御メモリから前記内部メモリへ移動（回復）させ、
   （ｅ）前記次に実行させる仮想計算機が、新たなデータを用いないならば、前記仮想計算機制御メモリと前記内部メモリとの間の前記移動（退避と回復）を省略することを特徴とした請求項７記載のハイパバイザ。
9. 前記次に実行させる仮想計算機が、前記仮想計算機制御メモリから前記内部メモリに新たなデータを用いるのは、前記次に実行させる仮想計算機が前記仮想計算機とは別の仮想計算機であることを特徴とする請求項８記載のハイパバイザ。
10. 前記次に実行させる仮想計算機が、前記仮想計算機制御メモリから前記内部メモリへ新たなデータを用いないのは、前記次に実行させる仮想計算機が、前記仮想計算機を制御する制御用仮想計算機であり、かつ、前記制御用仮想計算機が前記仮想計算機制御メモリから前記内部メモリへ新たなデータを用いない場合であることを特徴とする請求項８記載のハイパバイザ。
11. 前記仮想計算機は、前記複数の仮想計算機が前記物理ＣＰＵを共有するＣＰＵ共有モードと、前記複数の仮想計算機のうちの特定の仮想計算機が前記物理ＣＰＵを占有するＣＰＵ占有モードとを有し、
    前記制御部は、前記ＣＰＵ占有モードの場合に前記（ａ）〜（ｃ）の動作を実行することを特徴とする請求項７に記載のハイパバイザ。
12. 前記仮想計算機は、前記複数の仮想計算機が前記物理ＣＰＵを共有するＣＰＵ共有モードと、前記複数の仮想計算機のうちの特定の仮想計算機が前記物理ＣＰＵを占有するＣＰＵ占有モードとを有し、
    前記制御部は、前記ＣＰＵ占有モードの場合に前記（ａ）〜（ｅ）の動作を実行することを特徴とする請求項８から１０の何れかに記載のハイパバイザ。
13. 物理ＣＰＵと、前記物理ＣＰＵを論理的に分割して複数の仮想計算機とするハイパバイザと、前記仮想計算機を前記制御部が制御するためのデータを格納する仮想計算機制御メモリとを備える、仮想計算機システムにおけるスケジューリング方法において、
    （ａ）前記仮想計算機のプロセスが終了したときに、該プロセスのデータを前記物理ＣＰＵ内の内部メモリに保持するよう指示するステップと、
    （ｂ）次に実行させる仮想計算機が、前記仮想計算機制御メモリに格納されているデータを用いるか否かを判定するステップと、
    （ｃ）判定にしたがって前記内部メモリ内のデータを、前記内部メモリと前記仮想計算機制御メモリとの間で移動させるステップを有することを特徴としたスケジューリング方法。
14. 前記判定ステップの際に、
    （ｄ）前記次に実行させる仮想計算機が、前記仮想計算機制御メモリから前記内部メモリに、新たなデータを用いるならば、前記プロセスのデータを前記仮想計算機制御メモリに移動（退避）し、前記次に実行させる仮想計算機が用いるデータを、前記仮想計算機制御メモリから前記内部メモリへ移動（回復）させるステップと、
    （ｅ）前記次に実行させる仮想計算機が、新たなデータを用いないならば、前記仮想計算機制御メモリと前記内部メモリとの間の前記移動（退避と回復）を省略するステップを有することを特徴とした請求項１３記載のスケジューリング方法。
15. 前記次に実行させる仮想計算機が、前記仮想計算機制御メモリから前記内部メモリに新たなデータを用いるのは、前記次に実行させる仮想計算機が前記仮想計算機とは別の仮想計算機であることを特徴とする請求項１４記載のスケジューリング方法。
16. 前記次に実行させる仮想計算機が、前記仮想計算機制御メモリから前記内部メモリへ新たなデータを用いないのは、前記次に実行させる仮想計算機が、前記仮想計算機を制御する制御用仮想計算機であり、かつ、前記制御用仮想計算機が前記仮想計算機制御メモリから前記内部メモリへ新たなデータを用いない場合であることを特徴とする請求項１４記載のスケジューリング方法。
17. 前記仮想計算機は、前記複数の仮想計算機が前記物理ＣＰＵを共有するＣＰＵ共有モードと、前記複数の仮想計算機のうちの特定の仮想計算機が前記物理ＣＰＵを占有するＣＰＵ占有モードとを有し、
    前記制御部は、前記ＣＰＵ占有モードの場合に前記（ａ）〜（ｃ）の動作を実行することを特徴とする請求項１３に記載のスケジューリング方法。
18. 前記仮想計算機は、前記複数の仮想計算機が前記物理ＣＰＵを共有するＣＰＵ共有モードと、前記複数の仮想計算機のうちの特定の仮想計算機が前記物理ＣＰＵを占有するＣＰＵ占有モードとを有し、
    前記制御部は、前記ＣＰＵ占有モードの場合に前記（ａ）〜（ｅ）の動作を実行することを特徴とする請求項１３から１６の何れかに記載のスケジューリング方法。