JP2010107432A - Method of integrated test of semiconductor and semiconductor testing device - Google Patents

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  • Testing Of Individual Semiconductor Devices (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To integrate thermal resistance, surge, switching characteristic, and continuous operation tests of power semiconductor elements, and to perform the tests by the same testing device. <P>SOLUTION: A power supply section 1 supplies power to a DUT connection section 4 to which a DUT (a device to be tested) 3 is connected via a load section 2. The load section 2 uses induction loads, resistance loads, capacitance loads, passive loads of rectifying components, or the like, and switching devices (active loads) of transistors, or the like to impart required operating duty to each DUT 3. A DUT control-drive section 6 and a DUT characteristic measurement section 7 are connected to the DUT connection section 4. The DUT control-drive section 6 supplies prescribed voltage signals, current signals, or frequency signals to the DUT 3 to drive the DUT. The DUT characteristic measurement section 7 measures the electric and thermal characteristics by the values of current or voltage flowing in the DUT 3. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、パワー半導体素子の電気的特性および熱的特性に関する試験を行うための半導体統合試験方法、および半導体試験装置に関し、とくに半導体素子の電気的および熱的特性を測定することによってパワー半導体素子の統合試験を行う半導体統合試験方法、および半導体試験装置に関する。   TECHNICAL FIELD The present invention relates to a semiconductor integrated test method and a semiconductor test apparatus for performing a test on electrical and thermal characteristics of a power semiconductor element, and more particularly to a power semiconductor element by measuring electrical and thermal characteristics of a semiconductor element. The present invention relates to a semiconductor integrated test method and a semiconductor test apparatus.

従来、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、あるいはＩＧＢＴ（Insulated Gate Bipolar Transistor）、整流ダイオード等に代表されるパワー半導体素子の製造工程では、半導体素子の完成前または完成後にそれらの電気的特性、熱的特性に関する試験が行われている。   Conventionally, in the manufacturing process of a power semiconductor element represented by a power MOSFET (Metal Oxide Semiconductor Field Effect Transistor), IGBT (Insulated Gate Bipolar Transistor), rectifier diode, etc., the electrical characteristics of the semiconductor element before or after completion of the semiconductor element. Tests for thermal properties have been conducted.

図１２は、従来のパワー半導体素子の試験工程の一例を示す図である。ここには、パワーＭＯＳＦＥＴ、ＩＧＢＴ等のスイッチング用の半導体素子についての試験項目が示されている。   FIG. 12 is a diagram illustrating an example of a test process for a conventional power semiconductor element. Here, test items for switching semiconductor elements such as power MOSFETs and IGBTs are shown.

この試験工程では、半導体素子を封入したパッケージの絶縁特性を測定し、保証するための絶縁耐圧試験、パッケージの放熱特性を測定し、保証するための熱抵抗試験、半導体素子のアバランシェ耐量等、使用中の過負荷に対して耐性を保証するためのサージ試験、半導体素子のスイッチング動作時におけるフォールタイムや逆回復時間等に代表されるスイッチング特性を測定し、保証するためのスイッチング特性試験、さらには半導体素子のリーク電流やオン電圧等の静特性を測定し、保証する静特性試験等が実施される。そして、絶縁耐圧試験では絶縁耐圧試験機が使用され、熱抵抗試験では熱抵抗試験機が使用され、サージ試験ではサージ試験機が使用され、スイッチング特性試験ではスイッチング試験機が使用され、静特性試験では静特性試験機が使用されている。   In this test process, the insulation characteristics of the package in which the semiconductor element is enclosed is measured and guaranteed, the insulation withstand voltage test, the heat dissipation characteristic of the package is measured and guaranteed, the avalanche resistance of the semiconductor element is used, etc. Surge test to guarantee tolerance against overload during switching, switching characteristic test to measure and guarantee the switching characteristics represented by fall time and reverse recovery time etc. during switching operation of semiconductor elements, and A static characteristic test or the like is performed to measure and guarantee static characteristics such as leakage current and on-voltage of the semiconductor element. The dielectric strength test uses a dielectric strength tester, the thermal resistance test uses a thermal resistance tester, the surge test uses a surge tester, the switching characteristic test uses a switching tester, and a static characteristic test In, static characteristic tester is used.

図１３は、別のパワー半導体素子の試験工程の一例を示す図である。ここでは、整流ダイオードについての試験項目とそのために使用する試験装置を示している。整流ダイオードでは、絶縁耐圧試験、熱抵抗試験、サージ試験、静特性試験が同様に実施され、さらにスイッチング特性試験に代えて、逆回復特性試験機を用いた逆回復特性試験が実施される。   FIG. 13 is a diagram illustrating an example of a test process for another power semiconductor element. Here, a test item for the rectifier diode and a test apparatus used for the test item are shown. In the rectifier diode, a withstand voltage test, a thermal resistance test, a surge test, and a static characteristic test are similarly performed, and a reverse recovery characteristic test using a reverse recovery characteristic tester is performed instead of the switching characteristic test.

ところで、パワーＭＯＳＦＥＴ、ＩＧＢＴ等のパワー半導体素子では、その品質保証レベルを高く維持するために、いずれも試験工程数が比較的多くなっている。そのため、複数の単機能の試験装置を配置した試験ラインが必要になるが、試験対象の半導体素子を運搬する運搬装置の組み合わせで構成された試験ラインでは、各種の運搬装置の複雑化や大型化によって高コスト化が著しい。また、試験対象の半導体素子を一つの試験装置から次の試験装置へ運搬する際に、運搬の一部または全部を運搬装置によらず人手により行う場合は、そのための人件費が必要となり、やはり高コスト化が問題となる。   By the way, power semiconductor elements such as power MOSFETs and IGBTs all have a relatively large number of test processes in order to maintain a high quality assurance level. For this reason, a test line in which a plurality of single-function test devices are arranged is necessary. However, in a test line configured by a combination of transport devices that transport the semiconductor elements to be tested, various transport devices are complicated and large. The cost increases significantly. In addition, when transporting a semiconductor element to be tested from one test device to the next test device, if part or all of the transport is performed manually, regardless of the transport device, labor costs are required. High cost becomes a problem.

たとえば特許文献１には、制御用の集積回路とともにモジュール内に一体に組み込まれた電力用トランジスタ等の半導体装置における実装時のはんだ付け状態等を確認ないしは良否を判定するため、その熱抵抗を測定する方法が開示されている。   For example, in Patent Document 1, the thermal resistance is measured in order to confirm or judge the soldering state at the time of mounting in a semiconductor device such as a power transistor integrated in a module together with a control integrated circuit. A method is disclosed.

ここでは、第１測定ステップでモジュールの出力端子を介して試験電流を測定対象に供給した状態でその両端電圧を第１測定値として測定し、加熱ステップではモジュールの入力端子を介し制御信号を制御回路に与えて出力トランジスタを制御しながら出力端子から測定対象に加熱電流を流し、かつ第２測定ステップで第１測定ステップと同じ状態で両端電圧を第２測定値として測定した上で、これら測定結果から出力トランジスタの熱抵抗を計算するようにしている。そして、内部の複合接合を含むその両端電圧を利用することによって、出力トランジスタがモジュール内に制御回路とともに一体に組み込まれその制御端子が外部に導出されない場合でもモジュールの出力端子を介してその熱抵抗を容易に測定できる。   Here, in the first measurement step, the test current is supplied to the measurement object via the output terminal of the module, and the voltage across the two terminals is measured as the first measurement value. In the heating step, the control signal is controlled via the module input terminal. Applying a heating current to the object to be measured from the output terminal while controlling the output transistor by applying to the circuit, and measuring the both-end voltage as the second measurement value in the second measurement step in the same state as the first measurement step, these measurements are performed. The thermal resistance of the output transistor is calculated from the result. Then, by utilizing the voltage between both ends including the internal composite junction, even if the output transistor is integrated into the module together with the control circuit and the control terminal is not led to the outside, the thermal resistance can be obtained via the output terminal of the module. Can be measured easily.

パワースイッチング素子の熱抵抗の測定については、別の方法も提案されている（たとえば、特許文献２参照）。これはパワースイッチング素子が共通してもつ性質、つまりコレクタ・エミッタ（ドレイン・ソース）間の耐圧の温度特性を利用して共通の熱抵抗計測装置を供給するものであって、電圧印加前後の耐圧変化を０．１％／℃という変化率を利用して温度に換算し、印加した電力と換算した上昇温度とにより熱抵抗を求めることができる。   Another method has been proposed for measuring the thermal resistance of the power switching element (see, for example, Patent Document 2). This is to supply a common thermal resistance measuring device using the common characteristics of power switching elements, that is, the temperature characteristics of the collector-emitter (drain-source) breakdown voltage. The change is converted into temperature using a change rate of 0.1% / ° C., and the thermal resistance can be obtained from the applied power and the converted rising temperature.

また、パワーＭＯＳＦＥＴ等の高速スイッチング素子においてサージ耐量を測定する装置としては、制御回路によりスイッチング素子の制御端子に入力される制御信号を用いてスイッチング素子の被制御端子間を導通させる時間を変化させ、被測定素子に印加する電圧を変化させる技術がある（たとえば、特許文献３参照）。   In addition, as a device for measuring surge resistance in a high-speed switching element such as a power MOSFET, the control circuit inputs a control signal input to the control terminal of the switching element to change the time for conducting between the controlled terminals of the switching element. There is a technique for changing the voltage applied to the element to be measured (for example, see Patent Document 3).

さらに、パワートランジスタや絶縁ゲート型バイポーラトランジスタ等の半導体素子を高周波で、かつ大電流領域でスイッチング特性を試験できる半導体試験装置についても、たとえば特許文献４に記載がある。この半導体試験装置によれば、複数個の回路補助スイッチング素子と複数個のコイルで構成して、回路補助スイッチング素子を並列に、かつ順番にスイッチング動作させることで、回路補助スイッチング素子に課せられる責務を軽減し、高周波大電流の試験を安定して行うことができる。
特開平６−２８１６９３号公報（段落番号［００１６］〜［００３８］および図１） 特開平９−５３８８号公報（段落番号［００２２］、［００２３］および図１、図２） 特開２００６−６４５３５号公報（段落番号［００１３］〜［００２９］および図１〜６） 特開平１０−１９７５９４号公報（段落番号［０００８］、［００１６］および図１、図２） Further, for example, Patent Document 4 discloses a semiconductor test apparatus capable of testing switching characteristics of a semiconductor element such as a power transistor or an insulated gate bipolar transistor at a high frequency and in a large current region. According to this semiconductor test apparatus, the duty imposed on the circuit auxiliary switching element is constituted by a plurality of circuit auxiliary switching elements and a plurality of coils, and the circuit auxiliary switching elements are switched in parallel and sequentially. The high frequency, high current test can be performed stably.
Japanese Patent Laid-Open No. 6-281893 (paragraph numbers [0016] to [0038] and FIG. 1) Japanese Patent Laid-Open No. 9-5388 (paragraph numbers [0022] and [0023] and FIGS. 1 and 2) JP 2006-64535 A (paragraph numbers [0013] to [0029] and FIGS. 1 to 6) JP-A-10-197594 (paragraph numbers [0008] and [0016] and FIGS. 1 and 2)

従来の試験工程で問題となるのは、このように試験項目毎に独立した試験装置を用いて試験が行われていたことだけでなく、半導体素子の合否判定規格に照合して合格か否かを判定する動作も、個別の試験装置で行われていたことである。すなわち、従来の不良品の識別および分別では、良品のみを次の試験装置に送り、不良品を試験ラインから排除しており、それら半導体素子の試験データも個別に出力されていた。そのため、これらを統合するためのシステムは、運搬装置や試験データの収集・統合・解析装置等を組み込んだハードウエアとソフトウエアの両方が必要になる。したがって、システム全体が大掛かりなものにならざるを得ず、当該システムを運営・管理するための人手がさらに必要となってくる。   The problem in the conventional test process is not only that the test was performed using an independent test apparatus for each test item in this way, but also whether or not the test was passed against the acceptance criteria of the semiconductor element. The operation of determining whether or not is performed by an individual test apparatus. That is, in conventional identification and sorting of defective products, only non-defective products are sent to the next test apparatus, defective products are excluded from the test line, and test data of these semiconductor elements are also output individually. Therefore, a system for integrating these requires both hardware and software incorporating a transport device, a test data collection / integration / analysis device, and the like. Therefore, the entire system is inevitably large, and more manpower is required to operate and manage the system.

そのため、試験項目（試験機台数）が多いほど試験システムは一層複雑になり、従来のパワー半導体素子の試験工程を実施するには、その装置コストだけでなく人件費も大きくなり、またパワー半導体素子が発注されてから納品されるまでに要するリードタイムが長時間になる等の問題点があった。   Therefore, as the number of test items (number of test machines) increases, the test system becomes more complicated, and in order to carry out the conventional power semiconductor element testing process, not only the equipment cost but also the labor cost increases, and the power semiconductor element There was a problem such as a long lead time required from when an order was placed to delivery.

本発明はこのような点に鑑みてなされたものであり、パワー半導体素子の熱抵抗試験、サージ試験、スイッチング特性試験について統合して、これらを同一試験装置で行う半導体統合試験方法を提供することを目的とする。   The present invention has been made in view of the above points, and provides a semiconductor integrated test method in which a thermal resistance test, a surge test, and a switching characteristic test of a power semiconductor element are integrated and these are performed by the same test apparatus. With the goal.

また、本発明の別の目的は、試験工程数を減らすことが可能な半導体試験装置を提供することである。   Another object of the present invention is to provide a semiconductor test apparatus capable of reducing the number of test processes.

本発明では、上記問題を解決するために、パワー半導体素子の電気的特性および熱的特性に関する試験を行うための半導体統合試験方法が提供される。この半導体統合試験方法は、前記パワー半導体素子を被試験デバイスとして試験装置に接続し、前記試験装置によって前記被試験デバイスのスイッチング特性試験、サージ試験、連続動作試験、および熱抵抗試験の中の全て、もしくは複数の試験を順次に実施し、前記各試験における測定結果を合否判定基準と比較することによって前記被試験デバイスの良否を判定することを特徴とする。   In order to solve the above problems, the present invention provides a semiconductor integrated test method for performing a test on the electrical characteristics and thermal characteristics of a power semiconductor element. In this semiconductor integrated test method, the power semiconductor element is connected to a test apparatus as a device under test, and all of the switching characteristic test, surge test, continuous operation test, and thermal resistance test of the device under test are performed by the test apparatus. Alternatively, a plurality of tests are sequentially performed, and the pass / fail of the device under test is determined by comparing the measurement result in each test with a pass / fail criterion.

また、本発明の半導体試験装置では、パワー半導体素子の電気的特性および熱的特性に関する試験を行うため、被試験デバイスとして接続された前記パワー半導体素子に電源供給する電源部と、前記被試験デバイスに所定の責務を付与する受動素子あるいは能動素子を有する負荷部と、前記被試験デバイスに所定の電圧信号、電流信号、あるいは周波数信号を供給して駆動する駆動部と、前記被試験デバイスに流れる電流値、あるいは電圧値によってその電気的特性および熱的特性を測定する測定部と、を備え、前記被試験デバイスのサージ試験、熱抵抗試験、スイッチング特性試験、および連続動作試験の全て、もしくは前記各試験の中から複数の試験を順次に実施するようにしたことを特徴としている。   Further, in the semiconductor test apparatus of the present invention, a power supply unit that supplies power to the power semiconductor element connected as a device under test in order to perform a test on the electrical characteristics and thermal characteristics of the power semiconductor element, and the device under test A load unit having a passive element or an active element that gives a predetermined responsibility to the device, a driving unit that supplies and drives a predetermined voltage signal, current signal, or frequency signal to the device under test, and flows through the device under test A measurement unit that measures electrical and thermal characteristics of the device under test according to current value or voltage value, all of the surge test, thermal resistance test, switching characteristic test, and continuous operation test of the device under test, or the It is characterized in that a plurality of tests are sequentially performed from each test.

本発明によれば、試験工程数を減らすことが可能となり、搬送装置や統合システムの複雑化・大型化を回避して、人件費の抑制、リードタイムの短縮を実現することができる。また、市場における実動作を模擬した連続動作試験の導入により、パワー半導体素子の出荷後における初期故障品のスクリーニングレベルがアップできる。   According to the present invention, it is possible to reduce the number of test steps, avoid the complication and increase in size of the transfer device and the integrated system, and realize reduction of labor costs and reduction of lead time. In addition, by introducing a continuous operation test that simulates actual operation in the market, it is possible to increase the screening level of the initial failure product after shipment of the power semiconductor element.

以下、図面を参照してこの発明の実施の形態について説明する。図１は、本発明の半導体試験装置の概略構成を示すブロック図である。
電源部１は、負荷部２を介して被試験デバイス（以下、ＤＵＴという。）３が接続されたＤＵＴ接続部４に電源供給するものである。負荷部２には、誘導負荷、抵抗負荷、容量負荷、あるいは整流部品等の受動負荷や、トランジスタ等のスイッチングデバイス（能動負荷）が用いられ、それぞれＤＵＴ３に対して必要な責務を付与している。負荷部２を複数の受動負荷で構成した場合は、それらを適宜に切り替えてＤＵＴ３に接続する。また、負荷部２を能動負荷によって構成した場合、スイッチングデバイス制御・駆動部５によって負荷部２が高周波スイッチングされた状態でＤＵＴ３に接続される。 Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing a schematic configuration of a semiconductor test apparatus of the present invention.
The power supply unit 1 supplies power to a DUT connection unit 4 to which a device under test (hereinafter referred to as DUT) 3 is connected via a load unit 2. As the load unit 2, a passive load such as an inductive load, a resistive load, a capacitive load, or a rectifying component, or a switching device (active load) such as a transistor is used. . When the load unit 2 is composed of a plurality of passive loads, the load unit 2 is appropriately switched and connected to the DUT 3. When the load unit 2 is configured by an active load, the load unit 2 is connected to the DUT 3 in a state in which the load unit 2 is high-frequency switched by the switching device control / drive unit 5.

ＤＵＴ接続部４には、ＤＵＴ制御・駆動部６とＤＵＴ特性測定部７が接続されている。ＤＵＴ制御・駆動部６は、ＤＵＴ３に所定の電圧信号、電流信号、あるいは周波数信号を供給して、それを駆動するものであり、ＤＵＴ特性測定部７では、ＤＵＴ３に流れる電流値、あるいは電圧値によってその電気的特性および熱的特性を測定している。また、ＤＵＴ特性測定部７には、ＤＵＴ３に流れるサージ電流値や、その熱抵抗値に関する基準値、あるいはスイッチング特性に対応する基準値等を記憶して、これらの基準値に基づいてＤＵＴ３の良否を判定する良否判定部（良否判定回路）８が接続されている。   A DUT control / drive unit 6 and a DUT characteristic measurement unit 7 are connected to the DUT connection unit 4. The DUT control / drive unit 6 supplies a predetermined voltage signal, current signal, or frequency signal to the DUT 3 and drives it. The DUT characteristic measurement unit 7 has a current value or voltage value flowing through the DUT 3. The electrical and thermal properties are measured by The DUT characteristic measurement unit 7 stores a surge current value flowing through the DUT 3, a reference value related to the thermal resistance value, a reference value corresponding to the switching characteristic, and the like, and the quality of the DUT 3 is determined based on these reference values. A quality determination unit (quality determination circuit) 8 is connected.

つぎに、このような半導体試験装置の測定動作について説明する。
まず、ＤＵＴ３の外部電極とＤＵＴ接続部４とを接続し、負荷部２を適正な負荷状態に選択・設定したうえで、初期温度Ｔ0を測定する。なお、半導体デバイスは、そのオン電圧、オン抵抗、順電圧降下、降伏電圧、あるいはしきい値電圧等、温度依存性をもった特性値を有することから、この初期温度Ｔ0の測定に際しては、これらの特性値のうち、いずれか一つを温度依存特性測定回路等により測定して、温度測定の代わりとすることが一般的である。 Next, the measurement operation of such a semiconductor test apparatus will be described.
First, the external electrode of the DUT 3 and the DUT connection part 4 are connected, the load part 2 is selected and set to an appropriate load state, and then the initial temperature T 0 is measured. Since the semiconductor device has a characteristic value having temperature dependency such as its on-voltage, on-resistance, forward voltage drop, breakdown voltage, or threshold voltage, when measuring this initial temperature T 0 , In general, any one of these characteristic values is measured by a temperature-dependent characteristic measuring circuit or the like and used instead of temperature measurement.

つぎに、負荷部２の負荷状態を切り替えて、サージ試験やスイッチング特性試験を行う。ここで、サージ試験やスイッチング特性試験では、後述するように温度依存性のあるＤＵＴ３のオン抵抗、オン電圧、順電圧降下、あるいは降伏電圧等を同時に測定することが可能である。したがって、初期温度Ｔ0の測定をサージ試験やスイッチング特性試験と同時に行う場合には、上記の温度依存特性測定回路が不要となる。 Next, the load state of the load unit 2 is switched to perform a surge test and a switching characteristic test. Here, in the surge test and the switching characteristic test, it is possible to simultaneously measure the on-resistance, the on-voltage, the forward voltage drop, the breakdown voltage, etc. of the DUT 3 having temperature dependency as described later. Therefore, when the initial temperature T 0 is measured simultaneously with the surge test or the switching characteristic test, the above temperature-dependent characteristic measurement circuit is not required.

つぎに、さらに負荷部２の負荷状態を切り替えてから、ＤＵＴ３を規定の周波数で連続動作させる。この半導体試験装置では、ＤＵＴ制御・駆動部６によりＤＵＴ３の電圧、電流、駆動パルス幅、周波数、負荷を選定できるようになっており、これらのパラメーターにつき適切な値を選定することでＤＵＴ３の発熱条件が決定される。また、この連続動作中にＤＵＴ３で発生する電力損失ＰDをＤＵＴ特性測定部７により測定する。 Next, after further switching the load state of the load unit 2, the DUT 3 is continuously operated at a specified frequency. In this semiconductor test apparatus, the voltage, current, drive pulse width, frequency, and load of the DUT 3 can be selected by the DUT control / drive unit 6. By selecting appropriate values for these parameters, the heat generated by the DUT 3 Conditions are determined. Further, to measure the power loss P D generated in DUT3 during this continuous operation by DUT property measuring section 7.

つぎに、熱抵抗値を求める熱抵抗試験を行う。そのために、再びＤＵＴ３の温度Ｔ1を初期温度Ｔ0の測定時と同一の方法で測定する。熱抵抗値Ｒthは、つぎの式
Ｒth＝（Ｔ1−Ｔ0）／ＰD
で求めることができる。 Next, a thermal resistance test is performed to obtain a thermal resistance value. For this purpose, the temperature T 1 of the DUT 3 is again measured by the same method as that for measuring the initial temperature T 0 . The thermal resistance value R th is expressed by the following formula: R th = (T 1 −T 0 ) / P D
Can be obtained.

最後に、これらの各試験によって測定されたスイッチング特性値、サージ電流値、および熱抵抗値をそれぞれ対応する合否判定の基準値と照合してＤＵＴ３の良否判定を行う。
つぎに、ＭＯＳＦＥＴ、ＩＧＢＴ等に代表されるスイッチング素子（能動素子）を試験するための半導体試験装置の回路構成および統合試験の手順について説明する。 Finally, the switching characteristic value, the surge current value, and the thermal resistance value measured by each of these tests are compared with the corresponding pass / fail determination reference values to determine whether the DUT 3 is good or bad.
Next, a circuit configuration of a semiconductor test apparatus for testing a switching element (active element) represented by a MOSFET, an IGBT, etc., and an integration test procedure will be described.

図２は、スイッチング用の半導体素子の試験回路を示す図である。
この試験回路は、直流電源ＥとコンデンサＣ１からなる電源部１、４種類の負荷を切り替えて構成された負荷部２、ＤＵＴ３が接続されたＤＵＴ接続部４、ＤＵＴ制御・駆動部６、ＤＵＴ特性測定部７としての電流計７１および電圧計７２、温度依存特性測定回路としての定電流源９と切り替えスイッチＳＷ９１，ＳＷ９２から構成される。負荷部２は、誘導負荷Ｌ１、整流ダイオードＤ１と抵抗負荷Ｒ１の直列回路、容量負荷Ｃ２、および抵抗負荷Ｒ２をそれぞれスイッチＳＷ１〜ＳＷ４によって切り替えるように構成されている。また、電流計７１および電圧計７２で測定された電流、電圧値は、図示しない良否判定部８（図１参照）に送られる。 FIG. 2 is a diagram showing a test circuit for a semiconductor element for switching.
This test circuit includes a power source unit 1 including a DC power source E and a capacitor C1, a load unit 2 configured by switching among four types of loads, a DUT connection unit 4 to which a DUT 3 is connected, a DUT control / drive unit 6, and a DUT characteristic. The measuring unit 7 includes an ammeter 71 and a voltmeter 72, a constant current source 9 as a temperature-dependent characteristic measuring circuit, and changeover switches SW91 and SW92. The load unit 2 is configured to switch an inductive load L1, a series circuit of a rectifier diode D1 and a resistive load R1, a capacitive load C2, and a resistive load R2 by switches SW1 to SW4, respectively. Further, the current and voltage values measured by the ammeter 71 and the voltmeter 72 are sent to a quality determination unit 8 (see FIG. 1) not shown.

図３は、図２の試験回路における統合動作試験（統合試験）の手順を示すタイミング図である。ここで、ＶｇｓはＤＵＴ３のゲート電圧、ＩｄはＤＵＴ３のドレイン電流、ＶｄｓはＤＵＴ３のドレイン・ソース間電圧（もしくは単にドレイン電圧という。）である。   FIG. 3 is a timing chart showing the procedure of the integrated operation test (integrated test) in the test circuit of FIG. Here, Vgs is the gate voltage of DUT3, Id is the drain current of DUT3, and Vds is the drain-source voltage (or simply referred to as the drain voltage) of DUT3.

同図（ａ），（ｂ）は、それぞれ統合動作試験の開始および終了を指示するスタート信号およびエンド信号を示している。以下では、スタート信号が供給されることにより統合動作試験として順次実行されるところのスイッチング特性試験（熱抵抗試験の前段）、サージ試験、連続動作試験（高周波動作試験）およびスイッチング特性試験（熱抵抗試験の後段）について、順に説明する。   FIGS. 9A and 9B show a start signal and an end signal for instructing the start and end of the integrated operation test, respectively. In the following, a switching characteristic test (previous stage of thermal resistance test), surge test, continuous operation test (high frequency operation test) and switching characteristic test (thermal resistance) that are sequentially executed as an integrated operation test by supplying a start signal. The latter part of the test will be described in order.

まず、試験回路にスタート信号が伝達されると、図２の負荷部２のスイッチＳＷ１とＳＷ２を閉じ、スイッチＳＷ３とＳＷ４を開く。この負荷部２のスイッチ操作によって、誘導負荷（インダクタ）Ｌ１とそれに整流ダイオードＤ１が並列接続された一般的な誘導負荷によるスイッチング特性試験回路となる。   First, when a start signal is transmitted to the test circuit, the switches SW1 and SW2 of the load unit 2 in FIG. 2 are closed and the switches SW3 and SW4 are opened. The switching operation of the load unit 2 provides a switching characteristic test circuit using a general inductive load in which an inductive load (inductor) L1 and a rectifier diode D1 are connected in parallel.

この状態でＤＵＴ制御・駆動部６より、一定期間、規定の電圧（たとえば＋１０Ｖ）をＤＵＴ３であるＭＯＳＦＥＴのゲート・ソース間（以下、Ｇ−Ｓ間という。）に供給して、スイッチング特性試験が実施される。この電圧供給期間は、一般にゲートドライブ時間と呼ばれている。これにより、ＤＵＴ３をターンオンさせ、誘導負荷Ｌ１と電源電圧Ｅ、およびゲートドライブ時間で決まる試験電流がＤＵＴ３のドレイン電極からソース電極に流れる。このときの試験電流は、ＤＵＴ特性測定部７の電流計７１で測定される。   In this state, a specified voltage (for example, + 10V) is supplied from the DUT control / drive unit 6 between the gate and the source of the MOSFET that is the DUT 3 (hereinafter, referred to as GS) to perform a switching characteristic test. To be implemented. This voltage supply period is generally called gate drive time. As a result, the DUT 3 is turned on, and a test current determined by the inductive load L1, the power supply voltage E, and the gate drive time flows from the drain electrode of the DUT 3 to the source electrode. The test current at this time is measured by the ammeter 71 of the DUT characteristic measurement unit 7.

図４は、ＤＵＴ特性の測定結果を示す図であって、（Ａ）はスイッチング特性試験の結果を示す波形図、（Ｂ）はサージ試験の結果を示す波形図、（Ｃ）は連続動作試験の結果を示す波形図である。   4A and 4B are diagrams showing measurement results of the DUT characteristics, where FIG. 4A is a waveform diagram showing the results of the switching characteristics test, FIG. 4B is a waveform diagram showing the results of the surge test, and FIG. 4C is a continuous operation test. It is a wave form diagram which shows the result.

ここで、試験電流が規定電流値へ到達した時点におけるドレイン・ソース間（以下、Ｄ−Ｓ間という。）の電圧降下（以下、オン電圧という。）を電圧計７２で測定し、これを試験電流で除したものをオン抵抗ＲDS(ON)0とする。 Here, a voltage drop (hereinafter referred to as ON voltage) between the drain and the source (hereinafter referred to as DS) at the time when the test current reaches the specified current value is measured by the voltmeter 72, and this is tested. What is divided by the current is the on-resistance R DS (ON) 0 .

また、ゲートドライブ時間の終了時には、ＤＵＴ３のスイッチング特性を規定するフォールタイム、ターンオフ時間等の測定が行われる。このスイッチング時間について、それぞれに規定された判定規格と照合したうえで、ＤＵＴ３の合否判定を行う。   At the end of the gate drive time, a fall time, a turn-off time, and the like that define the switching characteristics of the DUT 3 are measured. About this switching time, after collating with the determination standard prescribed | regulated to each, the pass / fail determination of DUT3 is performed.

さらに、ＤＵＴ３のターンオン時についてのスイッチング特性を測定する場合、２波のゲートドライブ用の電圧信号を規定の間隔で供給し、第２波におけるターンオン時間を測定する（図４（Ａ）には１波のみの場合の例を示している。）。なお、ＤＵＴ３に抵抗負荷Ｒ２を接続してスイッチング特性を測定する場合、スイッチＳＷ１〜ＳＷ３を開いてスイッチＳＷ４だけを閉じ、上記と同様のスイッチング特性試験を行う。図４（Ａ）には、ドレイン電流Ｉｄ波形（点線）、およびＤ−Ｓ間の電圧（ドレイン電圧）Ｖｄｓ波形（実線）によって、ＤＵＴ３のターンオフ時のスイッチング特性試験の結果（図３の破線Ａによって示す部分）を拡大して示している。   Further, when measuring the switching characteristics when the DUT 3 is turned on, a voltage signal for gate driving of two waves is supplied at a specified interval, and the turn-on time in the second wave is measured (1 in FIG. 4A). An example of a wave only is shown.) When the switching characteristic is measured by connecting the resistance load R2 to the DUT 3, the switches SW1 to SW3 are opened and only the switch SW4 is closed, and the switching characteristic test similar to the above is performed. FIG. 4A shows the result of the switching characteristic test at the time of turn-off of the DUT 3 (broken line A in FIG. 3) based on the drain current Id waveform (dotted line) and the D-S voltage (drain voltage) Vds waveform (solid line). The portion indicated by is enlarged.

つぎに、負荷部２のスイッチＳＷ１を閉じ、スイッチＳＷ２〜ＳＷ４を開く。このとき、試験回路はＬ負荷アバランシェ試験回路となる。
この状態で、ＤＵＴ３のＤ−Ｓ間に規定の電流が流れるように、電源部１の電源電圧Ｅを調整して、一定のゲートドライブ用の電圧をＤＵＴ制御・駆動部６から供給する。ゲートドライブ時間の終了後に、誘導負荷Ｌ１（インダクタンス）と電源電圧Ｅ、およびＤＵＴ３のＤ−Ｓ間の降伏電圧で決まるアバランシェ動作に入る。これは、欠陥を抱えるＭＯＳＦＥＴチップを強制的に破壊させるスクリーニング試験である。図４（Ｂ）には、Ｇ−Ｓ間の電圧Ｖｇｓ波形（実線）、Ｄ−Ｓ間の電圧Ｖｄｓ波形（実線）、およびドレイン電流Ｉｄ波形（点線）によって、ＤＵＴ３のサージ試験の結果（図３の破線Ｂによって示す部分）を拡大して示している。 Next, the switch SW1 of the load unit 2 is closed and the switches SW2 to SW4 are opened. At this time, the test circuit becomes an L load avalanche test circuit.
In this state, the power supply voltage E of the power supply unit 1 is adjusted so that a prescribed current flows between DS of the DUT 3, and a constant gate drive voltage is supplied from the DUT control / drive unit 6. After the end of the gate drive time, the avalanche operation determined by the inductive load L1 (inductance), the power supply voltage E, and the breakdown voltage between the DUTs of the DUT 3 is entered. This is a screening test for forcibly destroying a defective MOSFET chip. FIG. 4B shows a surge test result of the DUT 3 based on the voltage Vgs waveform between GS (solid line), the voltage Vds waveform between DS (solid line), and the drain current Id waveform (dotted line) (see FIG. 4). 3 is a magnified view).

なお、サージ試験での合否判定方法としては、試験中のドレイン電流またはＤ−Ｓ間電圧を電流計７１、電圧計７２によってモニターして、規定の判定基準と照合する方法、あるいはアバランシェ試験における降伏電圧（ＢＶＤＳＳ）やターンオフ時間を測定して、規定の判定基準と照合する方法がある。   As a pass / fail judgment method in the surge test, the drain current or the D-S voltage under test is monitored by the ammeter 71 and the voltmeter 72 and collated with a prescribed judgment standard, or the breakdown in the avalanche test. There is a method of measuring the voltage (BVDSS) and the turn-off time and collating with a predetermined criterion.

つぎに、連続動作試験（高周波動作試験）を行うために、負荷部２のスイッチＳＷ１とＳＷ３を閉じ、スイッチＳＷ２とＳＷ４を開く。そして、電源部１の電源電圧Ｅを規定値に調整する。   Next, in order to perform a continuous operation test (high frequency operation test), the switches SW1 and SW3 of the load unit 2 are closed and the switches SW2 and SW4 are opened. Then, the power supply voltage E of the power supply unit 1 is adjusted to a specified value.

この状態で、ＤＵＴ制御・駆動部６からゲートドライブ用の電圧を規定の期間、すなわち、所定のパルス幅、かつ規定の周波数で供給する。なお、こうした電源電圧Ｅや負荷定数、ゲートドライブ用のパルス幅、周波数、および連続試験時間等は、ＤＵＴ３の定格や市場使用条件を考慮し、かつ以下に説明する熱抵抗測定のための充分なチップの発熱が得られる値に設定する必要がある。   In this state, the gate drive voltage is supplied from the DUT control / drive unit 6 for a specified period, that is, with a predetermined pulse width and a specified frequency. The power supply voltage E, load constant, gate drive pulse width, frequency, continuous test time, and the like are sufficient for the thermal resistance measurement described below in consideration of the DUT 3 rating and market usage conditions. It is necessary to set the value to obtain the heat generation of the chip.

このときの試験条件によっては、連続動作試験中の電力損失がばらつき、つぎの熱抵抗測定に悪影響を及ぼすおそれがある。そこで、全試験パルスについて、あるいは代表する１パルス以上についてのスイッチング損失を測定しておき、これをＰDとする。なお、場合によっては定常オン損失も測定する。 Depending on the test conditions at this time, the power loss during the continuous operation test varies, which may adversely affect the next thermal resistance measurement. Therefore, the switching loss is measured for all test pulses or for one or more representative pulses, and this is defined as PD . In some cases, steady-state on-loss is also measured.

図４（Ｃ）には、ドレイン電流Ｉｄ波形（点線）、およびＤ−Ｓ間の電圧Ｖｄｓ波形（実線）によって、ＤＵＴ３の動作試験の結果（図３の破線Ｃによって示す部分）を拡大して示している。   In FIG. 4C, the result of the operation test of the DUT 3 (the part indicated by the broken line C in FIG. 3) is enlarged by the drain current Id waveform (dotted line) and the DS-S voltage Vds waveform (solid line). Show.

図５は、スイッチング用の半導体素子の平均ドレイン損失を算出する方法を説明する図である。スイッチング時の平均ドレイン損失ＰDは、オシロスコープあるいは波形解析装置によりドレイン電流Ｉｄおよびドレイン電圧Ｖｄｓの波形から求めることができる。 FIG. 5 is a diagram for explaining a method of calculating the average drain loss of the semiconductor element for switching. Mean drain loss P D at the time of switching can be determined from the waveform of the drain current Id and the drain voltage Vds by an oscilloscope or waveform analyzer.

いま、ＤＵＴ３のドレイン電流Ｉｄ波形がスイッチングの一周期Ｔで、Ｉ0→Ｉ1→Ｉ2のように増加して再びＩ0に変化し、そのドレイン電圧Ｖｄｓ波形がＶ0→Ｖ1に減少して、その後にＶ2→Ｖ3（＝Ｖ0）に増加するものとする。図５において、期間ｔt-on、ｔsat、ｔt-offおよびｔonでの電力損失を、それぞれＰt-on、Ｐsat、Ｐt-offおよびＰonとすると、一周期Ｔの平均ドレイン損失ＰDは以下の式で演算できる。 Now, the drain current Id waveform of the DUT 3 increases as I 0 → I 1 → I 2 and changes again to I 0 in one switching period T, and the drain voltage Vds waveform decreases from V 0 to V 1 . After that, it is assumed that V 2 → V 3 (= V 0 ). In FIG. 5, if the power losses in the periods t t-on , t sat , t t-off and t on are P t-on , P sat , P t-off and P on , respectively, the average of one period T drain loss P D can be calculated by the following equation.

ＰD＝Ｐon＊（ｔon／Ｔ）
＝｛Ｐt-on＊（ｔt-on／ｔon）＋Ｐsat＊（ｔsat／ｔon）＋Ｐt-off＊（ｔt-off／ｔon）｝＊（ｔon／Ｔ）
＝Ｐt-on＊（ｔt-on／Ｔ）＋Ｐsat＊（ｔsat／Ｔ）＋Ｐt-off＊（ｔt-off／Ｔ）
ただし、 P D = P on * (t on / T)
= {P t-on * (t t-on / t on ) + P sat * (t sat / t on ) + P t-off * (t t-off / t on )} * (t on / T)
= P t-on * (t t-on / T) + P sat * (t sat / T) + P t-off * (t t-off / T)
However,

Figure 2010107432
Figure 2010107432

つぎに、再度、試験回路をスイッチング特性試験の回路構成に戻し、上述のオン抵抗ＲDS(ON)0を求めたときと同様のやり方でオン電圧を電圧計７２で測定する。そして、このオン電圧を試験電流で除したものを新たなオン抵抗ＲDS(ON)1とする。なお、この測定は連続動作試験の終了後、可能な限り直ちに行うことで、時間経過によるＤＵＴ３の冷却の影響を抑える。その目安時間としては、１００μｓ以下が望ましい。 Next, the test circuit is again returned to the circuit configuration of the switching characteristic test, and the on-voltage is measured by the voltmeter 72 in the same manner as when the above-described on-resistance R DS (ON) 0 is obtained. A value obtained by dividing the ON voltage by the test current is defined as a new ON resistance R DS (ON) 1 . This measurement is performed as soon as possible after the end of the continuous operation test, thereby suppressing the influence of the cooling of the DUT 3 over time. The reference time is preferably 100 μs or less.

つぎに、熱抵抗の算出を行う。
上記のようにオン電圧を測定電流（以下、ＩDとする。）で除するとオン抵抗となるが、当該オン抵抗は次のような性質がある。 Next, the thermal resistance is calculated.
When the on-voltage is divided by the measurement current (hereinafter referred to as ID ) as described above, the on-resistance is obtained. The on-resistance has the following properties.

図６は、スイッチング用の半導体素子が有するオン抵抗の温度依存性を示す図である。オン抵抗には、この図６に示すような温度依存性があり、異なる２つのオン抵抗値の差と一方の測定温度が分かれば、ＭＯＳＦＥＴチップの温度差を求めることができる。   FIG. 6 is a diagram showing the temperature dependence of on-resistance of a switching semiconductor element. The on-resistance has temperature dependency as shown in FIG. 6. If the difference between two different on-resistance values and one measured temperature are known, the temperature difference of the MOSFET chip can be obtained.

すなわち、ΔＲDS(ON)＝ＲDS(ON)1−ＲDS(ON)0を求めれば、図６の関係を参照にして、上述した連続動作試験の前後でのＭＯＳＦＥＴチップの温度上昇値ΔＴｃｈが求められる。したがって、熱抵抗はＲｔｈ（＝ΔＴｃｈ／ＰD）として求められ、規定の判定規格と照合することで、その合否判定が可能になる。 That is, if ΔR DS (ON) = R DS (ON) 1 −R DS (ON) 0 is obtained, the temperature rise value ΔTch of the MOSFET chip before and after the continuous operation test described above with reference to the relationship of FIG. Is required. Therefore, the thermal resistance is obtained as Rth (= ΔTch / P D ), and the pass / fail judgment can be made by collating it with a prescribed judgment standard.

なお、スイッチング特性試験が要求されていない場合では、アバランシェ試験中にオン電圧を測定し、かつ連続動作試験後にもアバランシェ試験を行うことでオン電圧を測定し、２つのオン電圧の差分を求めることで、熱抵抗を求めることも可能である。また、オン電圧の代わりにＤ−Ｓ間の降伏電圧（ＢＶＤＳＳ）を用いても良い。   When the switching characteristic test is not required, the on-voltage is measured during the avalanche test, and the on-voltage is measured by performing the avalanche test after the continuous operation test to obtain the difference between the two on-voltages. Thus, it is also possible to obtain the thermal resistance. Further, the breakdown voltage (BVDSS) between D and S may be used instead of the on-voltage.

また、アバランシェ試験が要求されていない場合には、スイッチング特性試験から連続動作試験にスキップすることも可能である。
以上では、ＭＯＳＦＥＴチップの温度上昇値ΔＴｃｈを求めるために、スイッチング特性試験またはアバランシェ試験中にオン電圧または降伏電圧を測定する場合を説明したが、図２において、スイッチＳＷ１〜ＳＷ４を開いて、スイッチＳＷ９１，ＳＷ９２を閉じ、定電流源９をＤＵＴ３に接続し、ＤＵＴ３の温度依存特性（図示したＤＵＴ３では、寄生ダイオードの順方向電圧ＶＦ。）を連続動作前後に静的に測定して、その差を求めることによっても知ることができる。 Further, when the avalanche test is not required, it is possible to skip from the switching characteristic test to the continuous operation test.
In the above description, the case where the on-voltage or the breakdown voltage is measured during the switching characteristic test or the avalanche test in order to obtain the temperature rise value ΔTch of the MOSFET chip has been described. In FIG. SW91 and SW92 are closed, the constant current source 9 is connected to the DUT 3, and the temperature dependency characteristic of the DUT 3 (in the illustrated DUT 3, the forward voltage VF of the parasitic diode) is statically measured before and after the continuous operation. You can also know by asking for.

上述した連続動作試験での負荷部２は、誘導負荷Ｌ１と容量負荷Ｃ２を並列接続したものについて説明したが、半導体素子の用途によっては、容量負荷Ｃ２の代わりに整流ダイオードＤ１と抵抗負荷Ｒ１をシリーズ接続したものを適用しても良い。その場合、スイッチＳＷ１，ＳＷ２を閉じてスイッチＳＷ３，ＳＷ４を開く。   Although the load unit 2 in the above-described continuous operation test has been described with the inductive load L1 and the capacitive load C2 connected in parallel, depending on the use of the semiconductor element, the rectifier diode D1 and the resistive load R1 may be used instead of the capacitive load C2. You may apply what connected in series. In that case, the switches SW1 and SW2 are closed and the switches SW3 and SW4 are opened.

つぎに、パワーダイオード等、整流素子（受動素子）を試験するための半導体試験装置の回路構成および統合試験の手順について説明する。
図７は、整流ダイオードの試験回路を示す図である。 Next, a circuit configuration of a semiconductor test apparatus for testing a rectifying element (passive element) such as a power diode and an integration test procedure will be described.
FIG. 7 is a diagram illustrating a test circuit for a rectifier diode.

この試験回路は、直流電源ＥとコンデンサＣ１からなる電源部１、誘導負荷Ｌ２、容量負荷Ｃ３、および抵抗負荷Ｒ３で構成された負荷部２、ＤＵＴ３およびＤＵＴ接続部４、スイッチング用のＦＥＴＱ１、抵抗Ｒ４およびパルス発生回路５１からなるスイッチングデバイス制御・駆動部５、ＤＵＴ特性測定部７としての電流計７１および電圧計７２、温度依存特性測定回路としての定電流源９と切り替えスイッチＳＷ９１，９２から構成される。負荷部２の誘導負荷Ｌ２は、電源部１とＤＵＴ３であるパワーダイオードのアノードとの間を接続し、容量負荷Ｃ３と抵抗負荷Ｒ３の並列回路は、パワーダイオードのカソードと電源部１との間を接続している。また、電流計７１および電圧計７２で測定された電流、電圧値は、図示しない良否判定部８（図１参照）に送られる。   This test circuit includes a power source unit 1 including a DC power source E and a capacitor C1, a load unit 2 including an inductive load L2, a capacitive load C3, and a resistance load R3, a DUT 3 and a DUT connection unit 4, a switching FET Q1, and a resistor. A switching device control / drive unit 5 comprising R4 and a pulse generation circuit 51, an ammeter 71 and a voltmeter 72 as a DUT characteristic measurement unit 7, a constant current source 9 as a temperature-dependent characteristic measurement circuit, and changeover switches SW91 and 92 Is done. The inductive load L2 of the load unit 2 connects between the power source unit 1 and the anode of the power diode that is the DUT 3, and the parallel circuit of the capacitive load C3 and the resistive load R3 is between the cathode of the power diode and the power source unit 1. Is connected. Further, the current and voltage values measured by the ammeter 71 and the voltmeter 72 are sent to a quality determination unit 8 (see FIG. 1) not shown.

図８は、図７の試験回路における統合動作試験（統合試験）の手順を示すタイミング図である。ここで、ＶｇｓはＦＥＴＱ１のゲート電圧、ＩｄはＦＥＴＱ１のドレイン電流、ＩＦはＤＵＴ３に流れる電流、ＶＲはＤＵＴ３の逆電圧（正値）、ＶＦはＤＵＴ３の順電圧（正値）である。   FIG. 8 is a timing chart showing the procedure of the integrated operation test (integrated test) in the test circuit of FIG. Here, Vgs is the gate voltage of the FET Q1, Id is the drain current of the FET Q1, IF is a current flowing through the DUT 3, VR is a reverse voltage (positive value) of the DUT 3, and VF is a forward voltage (positive value) of the DUT 3.

同図（ａ），（ｂ）は、それぞれ統合動作試験の開始および終了を指示するスタート信号およびエンド信号を示している。ここでは、スタート信号が供給されることにより統合動作試験として順次実行されるところのサージ試験、連続動作試験（高周波動作試験）、逆回復動作試験、および熱抵抗試験について説明する。   FIGS. 9A and 9B show a start signal and an end signal for instructing the start and end of the integrated operation test, respectively. Here, a surge test, a continuous operation test (high frequency operation test), a reverse recovery operation test, and a thermal resistance test, which are sequentially executed as an integrated operation test by supplying a start signal, will be described.

まず、試験回路にスタート信号が伝達されると、図７の試験回路のスイッチＳＷ９１，ＳＷ９２を閉じる。これらのスイッチＳＷ９１，ＳＷ９２は順電圧測定用の定電流源９と接続されていて、定電流源９が所定の直流電流Ｉ（数ｍＡ〜数１００ｍＡ程度）をＤＵＴ３の順方向に流す。この状態でＤＵＴ３の順電圧を測定し、この順電圧をＶＦ0とする。これが熱抵抗試験の前段（初期温度特性測定）である。 First, when a start signal is transmitted to the test circuit, the switches SW91 and SW92 of the test circuit in FIG. 7 are closed. These switches SW91 and SW92 are connected to a constant current source 9 for measuring a forward voltage, and the constant current source 9 allows a predetermined direct current I (several mA to several 100 mA) to flow in the forward direction of the DUT 3. In this state, the forward voltage of the DUT 3 is measured, and this forward voltage is set to VF 0 . This is the first stage of the thermal resistance test (initial temperature characteristic measurement).

つぎに、スイッチＳＷ９１，ＳＷ９２を開く（オフ状態にする。）。この状態で、規定のデューティと周波数の信号を出力するようパルス発生回路５１を調整して、スイッチング用のＦＥＴＱ１を連続動作させる。なお、負荷定数、パルス幅、周波数、および連続試験時間等は、ＤＵＴ３の定格や市場使用条件を考慮し、かつ以下に説明する熱抵抗測定のための充分なチップの発熱が得られる値に設定する。   Next, the switches SW91 and SW92 are opened (turned off). In this state, the pulse generating circuit 51 is adjusted so as to output a signal having a prescribed duty and frequency, and the switching FET Q1 is continuously operated. Note that the load constant, pulse width, frequency, continuous test time, etc. are set to values that allow sufficient chip heat generation for the thermal resistance measurement described below in consideration of the DUT3 rating and market usage conditions. To do.

このときの試験条件によっては、統合動作試験中の電力損失がばらつき、つぎに述べる熱抵抗測定に影響を及ぼすおそれがある。そこで、全試験パルスについて、あるいは代表する１パルス以上についてのスイッチング損失を測定しておき、これをＰDとする。 Depending on the test conditions at this time, the power loss during the integrated operation test varies, which may affect the thermal resistance measurement described below. Therefore, the switching loss is measured for all test pulses or for one or more representative pulses, and this is defined as PD .

図９は、図８の破線Ａによって示す部分を拡大して示す図である。ここでは、整流ダイオードの逆回復特性の測定結果を示している。ＤＵＴ３について要求がある場合は、統合動作試験中にダイオードの逆回復時間ｔｒｒ、逆回復電荷、逆回復電流Ｉｒｐ等の逆回復特性を測定し、規定の判定結果と照合することで、その合否判定を行う。なお、連続試験の条件設定において、図９に示すＶＲ（逆方向電圧）のピークを指定の値（たとえば逆方向耐圧の最大定格保証値等）に設定することで、サージ試験を兼ねることができる。ＶＲピーク値は、回路インダクタンスや、スイッチング用ＦＥＴＱ１の駆動条件（ゲート電圧やゲート抵抗等）、およびＤＵＴ３の順電流ＩＦ等により調整が可能である。   FIG. 9 is an enlarged view of a portion indicated by a broken line A in FIG. Here, the measurement result of the reverse recovery characteristic of the rectifier diode is shown. If there is a request for DUT3, pass / fail judgment is made by measuring reverse recovery characteristics such as reverse recovery time trr, reverse recovery charge, reverse recovery current Irp, etc. of the diode during the integrated operation test, and collating with the prescribed determination result. I do. In setting the conditions of the continuous test, the surge test can be performed by setting the VR (reverse voltage) peak shown in FIG. 9 to a specified value (for example, a maximum rated guaranteed value of the reverse breakdown voltage). . The VR peak value can be adjusted by the circuit inductance, the driving condition of the switching FET Q1 (gate voltage, gate resistance, etc.), the forward current IF of the DUT 3, and the like.

つぎに、再度、順電圧測定用回路の構成に戻して順電圧を測定し、その測定値をＶＦ1とする。なお、この測定は連続動作試験の終了後、可能な限り直ちに行うことで、時間経過によるＤＵＴ３の冷却の影響を抑える。その目安時間としては、１００μｓ以下が望ましい。これが熱抵抗試験の後段である。 Next, the forward voltage is measured again by returning to the configuration of the forward voltage measuring circuit, and the measured value is set to VF 1 . This measurement is performed as soon as possible after the end of the continuous operation test, thereby suppressing the influence of the cooling of the DUT 3 over time. The reference time is preferably 100 μs or less. This is the latter stage of the thermal resistance test.

つぎに、熱抵抗の算出を行う。上述した順電圧ＶＦには負の温度依存性があって、その温度依存係数をＫとする。すると、この係数はＫ＝−２ｍＶ／℃前後であって、異なる２つのＶＦ値の差と一方の測定温度が分かれば、ＤＵＴ３であるダイオードチップの温度差を求めることができる。すなわち、ΔＶＦ＝ＶＦ1−ＶＦ0を求めれば、Ｋ値を適用することにより、統合連続試験の前後でのダイオードチップの温度上昇値（ΔＴｊ）は、ΔＴｊ＝ΔＶＦ／Ｋとして求められる。すなわち、熱抵抗はＲｔｈ（＝ΔＴｊ／ＰD）として求められ、規定の判定規格と照合することで、その合否判定が可能になる。 Next, the thermal resistance is calculated. The forward voltage VF described above has a negative temperature dependency, and its temperature dependency coefficient is K. Then, this coefficient is around K = −2 mV / ° C. If the difference between two different VF values and one measured temperature are known, the temperature difference of the diode chip as the DUT 3 can be obtained. That is, if ΔVF = VF 1 −VF 0 is obtained, the temperature rise value (ΔTj) of the diode chip before and after the integrated continuous test is obtained as ΔTj = ΔVF / K by applying the K value. In other words, the thermal resistance is obtained as Rth (= ΔTj / P D ), and the pass / fail judgment can be made by collating with a prescribed judgment standard.

なお、ＤＵＴ３として１つのパッケージに複数の整流ダイオードを内蔵したデュアルタイプとしたものを適用する場合、それらを切り替えて動作させるスイッチを追加して、複数の整流ダイオードを順次切り替えることによってＤＵＴ３を個別に選択すれば良く、一度の試験スタート信号によって２相分の試験をシリーズで一括処理が可能である。   In addition, when applying what made the dual type which incorporated several rectifier diodes in one package as DUT3, adding the switch which switches and operate | moves them, and switching DET3 individually by switching several rectifier diodes sequentially It is only necessary to select one, and the test for two phases can be collectively processed in series by a single test start signal.

図１０は、負荷部の負荷を切り替え可能に構成した整流ダイオードの別の試験回路を示す図である。
図１０の試験回路では、負荷部２が誘導負荷Ｌ３と抵抗Ｒ５の直列回路、ダイオードＤ２および容量負荷Ｃ４をそれぞれスイッチＳＷ２１〜ＳＷ２３で切り替えるように構成されており、この負荷部２の構成において図７の試験回路とは異なっている。他の構成については、対応する部分に同一の符号が付けてある。 FIG. 10 is a diagram illustrating another test circuit of the rectifier diode configured to be able to switch the load of the load unit.
In the test circuit of FIG. 10, the load unit 2 is configured to switch the series circuit of the inductive load L3 and the resistor R5, the diode D2, and the capacitive load C4 with the switches SW21 to SW23, respectively. 7 is different from the test circuit. For other configurations, corresponding parts are denoted by the same reference numerals.

図１１は、図１０の試験回路における統合動作試験の手順を示すタイミング図である。
ここでは、負荷部２のスイッチＳＷ２１をオンにして、スイッチＳＷ２２とＳＷ２３をオフにしたときの測定例である。 FIG. 11 is a timing chart showing the procedure of the integrated operation test in the test circuit of FIG.
Here, it is a measurement example when the switch SW21 of the load unit 2 is turned on and the switches SW22 and SW23 are turned off.

以上、本発明の半導体統合試験方法では、従来、ＭＯＳＦＥＴ等のスイッチング半導体の試験工程において、熱抵抗試験、サージ試験、スイッチング特性試験、連続動作試験等を個別に行っていたものを、１の試験装置に統合できる。したがって、試験工程数を減らすことが可能となり、これにより搬送装置や統合システムの単純化・小型化、人件費の抑制、リードタイムの短縮が実現可能となる。さらに、本発明の半導体試験装置では、市場における実動作を模擬した連続動作試験を実施することによって、半導体素子出荷後の初期故障品のスクリーニングレベルを向上できる。   As described above, in the semiconductor integrated test method of the present invention, conventionally, in the test process for switching semiconductors such as MOSFETs, a thermal resistance test, a surge test, a switching characteristic test, a continuous operation test, etc. have been performed individually. Can be integrated into the device. Therefore, it is possible to reduce the number of test processes, thereby making it possible to simplify and miniaturize the transfer device and the integrated system, reduce labor costs, and shorten the lead time. Furthermore, in the semiconductor test apparatus of the present invention, the screening level of the initial failure product after shipment of the semiconductor element can be improved by performing a continuous operation test that simulates an actual operation in the market.

本発明の半導体試験装置の概略構成を示すブロック図である。It is a block diagram which shows schematic structure of the semiconductor test apparatus of this invention. スイッチング用の半導体素子の試験回路を示す図である。It is a figure which shows the test circuit of the semiconductor element for switching. 図２の試験回路における統合動作試験の手順を示すタイミング図である。FIG. 3 is a timing chart showing a procedure of an integrated operation test in the test circuit of FIG. 2. ＤＵＴ特性の測定結果を示す図であって、（Ａ）はスイッチング特性試験の結果を示す波形図、（Ｂ）はサージ試験の結果を示す波形図、（Ｃ）は連続動作試験の結果を示す波形図である。It is a figure which shows the measurement result of a DUT characteristic, Comprising: (A) is a wave form diagram which shows the result of a switching characteristic test, (B) is a wave form diagram which shows the result of a surge test, (C) shows the result of a continuous operation test. It is a waveform diagram. スイッチング用の半導体素子の平均ドレイン損失を算出する方法を説明する図である。It is a figure explaining the method of calculating the average drain loss of the semiconductor element for switching. スイッチング用の半導体素子が有するオン抵抗の温度依存性を示す図である。It is a figure which shows the temperature dependence of the on-resistance which the semiconductor element for switching has. 整流ダイオードの試験回路を示す図である。It is a figure which shows the test circuit of a rectifier diode. 図７の試験回路における統合動作試験の手順を示すタイミング図である。FIG. 8 is a timing chart showing a procedure of an integrated operation test in the test circuit of FIG. 7. 図８の破線Ａによって示す部分を拡大して示す図である。It is a figure which expands and shows the part shown with the broken line A of FIG. 負荷部の負荷を切り替え可能に構成した整流ダイオードの別の試験回路を示す図である。It is a figure which shows another test circuit of the rectifier diode comprised so that switching of the load of a load part was possible. 図１０の試験回路における統合動作試験の手順を示すタイミング図である。FIG. 11 is a timing chart showing a procedure of an integrated operation test in the test circuit of FIG. 10. 従来のパワー半導体素子の試験工程の一例を示す図である。It is a figure which shows an example of the test process of the conventional power semiconductor element. 別のパワー半導体素子の試験工程の一例を示す図である。It is a figure which shows an example of the test process of another power semiconductor element.

符号の説明Explanation of symbols

１ 電源部
２ 負荷部
３ 被試験デバイス（ＤＵＴ）
４ ＤＵＴ接続部
５ スイッチングデバイス制御・駆動部
６ ＤＵＴ制御・駆動部
７ ＤＵＴ特性測定部
８ 良否判定部（良否判定回路）
９ 定電流源
７１ 電流計
７２ 電圧計 DESCRIPTION OF SYMBOLS 1 Power supply part 2 Load part 3 Device under test (DUT)
4 DUT connection section 5 Switching device control / drive section 6 DUT control / drive section 7 DUT characteristic measurement section 8 Pass / fail judgment section (pass / fail judgment circuit)
9 Constant current source 71 Ammeter 72 Voltmeter

Claims (11)

パワー半導体素子の電気的特性および熱的特性に関する試験を行うための半導体統合試験方法において、
前記パワー半導体素子を被試験デバイスとして試験装置に接続し、
前記試験装置によって前記被試験デバイスのスイッチング特性試験、サージ試験、連続動作試験、および熱抵抗試験の中の全て、もしくは複数の試験を順次に実施し、
前記各試験における測定結果を合否判定基準と比較することによって前記被試験デバイスの良否を判定することを特徴とする半導体統合試験方法。 In a semiconductor integrated test method for performing a test on electrical characteristics and thermal characteristics of a power semiconductor element,
Connecting the power semiconductor element to a test apparatus as a device under test;
All or a plurality of tests among the switching characteristics test, surge test, continuous operation test, and thermal resistance test of the device under test are sequentially performed by the test apparatus,
A semiconductor integrated test method, wherein the quality of the device under test is determined by comparing the measurement result in each test with a pass / fail criterion. 前記被試験デバイスは、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、あるいはＩＧＢＴ（Insulated Gate Bipolar Transistor）であることを特徴とする請求項１記載の半導体統合試験方法。   2. The semiconductor integrated test method according to claim 1, wherein the device under test is a power MOSFET (Metal Oxide Semiconductor Field Effect Transistor) or an IGBT (Insulated Gate Bipolar Transistor). 前記被試験デバイスは、整流ダイオードであることを特徴とする請求項１記載の半導体統合試験方法。   2. The semiconductor integrated test method according to claim 1, wherein the device under test is a rectifier diode. 前記スイッチング特性試験および前記サージ試験において、前記被試験デバイスのオン電圧、あるいはアバランシェ電圧をそれぞれ測定し、各測定値の差に基づいて前記被試験デバイスの温度変化を求め、前記被試験デバイスの熱抵抗値を演算することを特徴とする請求項１記載の半導体統合試験方法。   In the switching characteristic test and the surge test, the on-voltage or avalanche voltage of the device under test is measured, the temperature change of the device under test is obtained based on the difference between the measured values, and the heat of the device under test is determined. The semiconductor integrated test method according to claim 1, wherein a resistance value is calculated. パワー半導体素子の電気的特性および熱的特性に関する試験を行うための半導体試験装置において、
被試験デバイスとして接続された前記パワー半導体素子に電源供給する電源部と、
前記被試験デバイスに所定の責務を付与する受動素子あるいは能動素子を有する負荷部と、
前記被試験デバイスに所定の電圧信号、電流信号、あるいは周波数信号を供給して駆動する駆動部と、
前記被試験デバイスに流れる電流値、あるいは電圧値によってその電気的特性および熱的特性を測定する測定部と、
を備え、
前記被試験デバイスのサージ試験、熱抵抗試験、スイッチング特性試験、および連続動作試験の全て、もしくは前記各試験の中から複数の試験を順次に実施するようにしたことを特徴とする半導体試験装置。 In a semiconductor test apparatus for conducting tests on electrical characteristics and thermal characteristics of power semiconductor elements,
A power supply for supplying power to the power semiconductor element connected as a device under test;
A load unit having a passive element or an active element that gives a predetermined responsibility to the device under test;
A driving unit that supplies and drives a predetermined voltage signal, current signal, or frequency signal to the device under test; and
A measurement unit that measures the electrical characteristics and thermal characteristics according to the current value or voltage value flowing in the device under test;
With
A semiconductor test apparatus wherein a surge test, a thermal resistance test, a switching characteristic test, and a continuous operation test of the device under test are all performed, or a plurality of tests are sequentially performed from the respective tests. 前記被試験デバイスがパワーＭＯＳＦＥＴ、あるいはＩＧＢＴ等の能動素子である場合に、
前記負荷部には、前記受動素子として誘導負荷、抵抗負荷、容量負荷、あるいは整流部品がいずれかに切り替え可能に設けられていることを特徴とする請求項５記載の半導体試験装置。 When the device under test is an active element such as a power MOSFET or IGBT,
6. The semiconductor test apparatus according to claim 5, wherein the load unit is provided with an inductive load, a resistive load, a capacitive load, or a rectifying component that can be switched as the passive element. 前記誘導負荷、前記抵抗負荷、前記容量負荷、あるいは前記整流部品を自動的に切り替えることによって、前記各試験が連続して実施されるようにしたことを特徴とする請求項６記載の半導体試験装置。   7. The semiconductor test apparatus according to claim 6, wherein each of the tests is continuously performed by automatically switching the inductive load, the resistive load, the capacitive load, or the rectifying component. . 前記被試験デバイスが整流ダイオード等の受動素子である場合に、
前記駆動部は、所定のデューティ、所定の周波数によってスイッチング動作することにより、前記被試験デバイスへの電源供給をオンオフするスイッチ回路を有し、
前記被試験デバイスのサージ試験、熱抵抗試験、逆回復特性試験、および連続動作試験の全て、もしくは前記各試験のいずれかを選択して実施するようにしたことを特徴とする請求項５記載の半導体試験装置。 When the device under test is a passive element such as a rectifier diode,
The drive unit has a switch circuit for turning on and off the power supply to the device under test by performing a switching operation with a predetermined duty and a predetermined frequency,
6. The surge test, thermal resistance test, reverse recovery characteristic test, and continuous operation test of the device under test, or any one of the tests is selected and executed. Semiconductor test equipment. 前記電源部には、前記受動素子が前記被試験デバイスとして複数、切り替え可能に接続されていることを特徴とする請求項８記載の半導体試験装置。   9. The semiconductor test apparatus according to claim 8, wherein a plurality of the passive elements are connected to the power supply unit as the device under test so as to be switchable. 前記測定部は、前記被試験デバイスに対して順電圧測定用の定電流を供給することで、前記被試験デバイスの温度依存特性を測定する温度依存特性測定回路を備えていることを特徴とする請求項５記載の半導体試験装置。   The measurement unit includes a temperature-dependent characteristic measurement circuit that measures a temperature-dependent characteristic of the device under test by supplying a constant current for forward voltage measurement to the device under test. The semiconductor test apparatus according to claim 5. 前記測定部は、前記被試験デバイスのサージ電流値および熱抵抗値に関する基準値、あるいはスイッチング特性に対応する基準値を記憶して、前記基準値に基づいて前記被試験デバイスの良否を判定する良否判定回路を備えていることを特徴とする請求項５記載の半導体試験装置。   The measurement unit stores a reference value related to a surge current value and a thermal resistance value of the device under test or a reference value corresponding to a switching characteristic, and determines pass / fail of the device under test based on the reference value. 6. The semiconductor test apparatus according to claim 5, further comprising a determination circuit.
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