JP2010103536A - 半導体素子の動作方法 - Google Patents

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Abstract

【課題】１Ｔ−ＤＲＡＭの動作方法を提供する。
【解決手段】ドレイン領域１６４、ソース領域１６２、フローティングボディー領域１７０、及びゲート領域１３０をそれぞれ備える一つ以上の半導体素子の動作方法において、前記半導体素子のデータ状態を第１状態に変更する消去モードで、前記ドレイン領域に印加されるドレイン電圧パルスがイネーブル状態からスタンバイ状態に遷移された以後に、前記ゲート領域に印加されるゲート電圧パルスがイネーブル状態からスタンバイ状態に遷移され、前記半導体素子のデータ状態を第２状態に変更する書き込みモードで、前記ゲート電圧パルスがイネーブル状態からスタンバイ状態に遷移された以後に、前記ドレイン電圧パルスがイネーブル状態からスタンバイ状態に遷移されることを特徴とする半導体素子の動作方法。
【選択図】図３

Description

本発明は、半導体素子の動作方法に係り、特に、電圧パルスのタイミングを調節、または電圧パルスの電圧レベルを調節して動作モードを設定する半導体素子の動作方法に関する。
最近では、キャパシタを含まず、一つのトランジスタのみで具現される１−Ｔ ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が利用されている。１−Ｔ ＤＲＡＭは、単純な製造工程によって製作され、かつ向上したセンシングマージンを有する。
本発明が解決しようとする技術的課題は、電圧パルスのタイミングを調節して動作モードを設定する半導体素子の動作方法を提供することである。
本発明が解決しようとする他の技術的課題は、電圧パルスの電圧レベルを調節して動作モードを設定する半導体素子の動作方法を提供することである。
前記課題を達成するための本発明の実施形態による半導体素子の動作方法は、半導体素子のデータ状態を第１状態に変更する消去モードで、前記ドレイン領域に印加されるドレイン電圧パルスがイネーブル状態からスタンバイ状態に遷移された以後に、前記ゲート領域に印加されるゲート電圧パルスがイネーブル状態からスタンバイ状態に遷移され、前記半導体素子のデータ状態を第２状態に変更する書き込みモードで、前記ゲート電圧パルスがイネーブル状態からスタンバイ状態に遷移された以後に、前記ドレイン電圧パルスがイネーブル状態からスタンバイ状態に遷移される。
消去モードで、前記ドレイン電圧パルスの遷移タイミングと前記ゲート電圧パルスの遷移タイミングとが同一でありうる。
前記消去モードと前記書き込みモードとで、前記ソース領域に印加されるソース電圧は、パルス状に印加されるソース電圧パルスであるか、または一定した電圧レベルを有しうる。
前記消去モードと前記書き込みモードとで、前記ゲート電圧パルスがスタンバイ状態からイネーブル状態に遷移されるタイミングは、前記ドレイン電圧パルスがスタンバイ状態からイネーブル状態に遷移されるタイミングより速いか、同一か、または遅い。
前記消去モードと前記書き込みモードとで、前記ゲート電圧パルスの持続時間は、前記ドレイン電圧パルスの持続時間より短いか、同一か、または長い。
前記他の課題を達成するための本発明の実施形態による半導体素子の動作方法は、半導体素子のデータ状態を第１状態に変更する消去モードで、前記ゲート領域に印加されるゲート電圧パルスの電圧レベルは、前記半導体素子のデータ状態を第２状態に変更する書き込みモードで前記ゲート電圧パルスの電圧レベルより高く、前記消去モードで前記ソース領域に印加されるソース電圧パルスの電圧レベルは、前記書き込みモードで前記ソース電圧パルスの電圧レベルより高い。
前記半導体素子は、半導体基板と、前記半導体基板上に位置するボディー領域と、前記半導体基板上に位置し、前記ボディー領域の両側面に配されるゲートパターンと、前記ボディー領域の上側に位置する第１及び第２不純物ドーピング領域と、を備えうる。
前記半導体素子は、半導体基板と、前記半導体基板上に位置するゲートパターンと、前記ゲートパターン上に位置するボディー領域と、前記ボディー領域の上側に位置する第１及び第２不純物ドーピング領域と、を備えうる。
本発明の実施形態による半導体素子の動作方法が適用されうる１Ｔ−ＤＲＡＭの第１例を示す図である。 図１の書き込みモードでキャリアが生成される形状を示す図である。 図２の書き込みモード以後にキャリアが保存されている形状を示す図である。 図１の消去モードで、キャリアが除去された形状を示す図面である。 本発明の実施形態による半導体素子の動作方法が適用されうる１Ｔ−ＤＲＡＭの第２例を示す図である。 本発明の実施形態による半導体素子の動作方法が適用されうる１Ｔ−ＤＲＡＭの第３例を示す図である。 本発明の第１実施形態による半導体素子の動作方法で、動作モードによる電圧パルスを示す図である。 本発明の第１実施形態による半導体素子の動作方法の消去モードで、ゲート電圧パルスとドレイン電圧パルスとの例を示す図である。 本発明の第１実施形態による半導体素子の動作方法の書き込みモードで、ゲート電圧パルスとドレイン電圧パルスとの例を示す図である。 本発明の第１実施形態による半導体素子の動作方法で、動作モードによる電圧パルスの例を示す図である。 本発明の第１実施形態による半導体素子の動作方法で、動作モードによる電圧パルスの例を示す図である。 本発明の第１実施形態による半導体素子の動作方法で、動作モードによる電圧パルスの例を示す図である。 本発明の第２実施形態による半導体素子の動作方法で、動作モードによる電圧パルスを示す図である。
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び図面に記載された内容を参照しなければならない。
以下、添付した図面を参照して、本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に提示された同一参照符号は、同一部材を表す。
図１は、本発明の実施形態による半導体素子の動作方法が適用されうる１Ｔ−ＤＲＡＭの第１例を示す図である。
図１の１Ｔ−ＤＲＡＭは、半導体基板１１０、ボディー領域１７０、ゲートパターン１３０、ソース電極１６２、ドレイン電極１６４、ソース領域１４０、及びドレイン領域１５０を備える。ソース領域１４０とドレイン領域１５０とは、所定の不純物でドーピングされた領域である。ソース領域１４０とドレイン領域１５０とは、互いに置換可能で、それにより、ソース電極１６２とドレイン電極１６４とも、置換可能となる。
図２は、図１の書き込みモードでキャリアが生成される形状を示す。
図３は、図２の書き込みモード以後にキャリアが保存されている形状を示す。
図４は、図１の消去モードでキャリアが除去された形状を示す。
書き込みモードで、インパクトイオン化によって、ボディー領域１７０とドレイン領域１５０とが接する部分でキャリア(例えば、ホール)を生成させうる(図２を参照)。図２に示されたインパクトイオン化によって生成されたキャリアは、ボディー領域１７０に保存される(図３を参照)。図３で斜線で表示された領域のキャリア濃度は、点で表示された領域のキャリア濃度より高い。逆に、書き込みモードでキャリアを生成しない場合、図４に示されたように、ボディー領域１７０には、キャリアが保存されない。点で表示された領域は、キャリア濃度が低いということを意味する。
ボディー領域１７０にキャリアが保存されておれば、１Ｔ−ＤＲＡＭにデータ“１”が書き込まれたと見なせる。逆に、ボディー領域１７０にキャリアが保存されていなければ、１Ｔ−ＤＲＡＭには、データ“０”が書き込まれたと見なせる。
一方、ボディー領域１７０に保存されているキャリアを除去することもできる(消去モード)。消去モード以後のボディー領域１７０は、図４と同じ形状を有する。
読み取りモードでは、ソース領域１４０からドレイン領域１５０へ流れる電流量を測定して、１Ｔ−ＤＲＡＭのデータを読み取れる。ボディー領域１７０に保存されているキャリアの数が多ければ、ソース領域１４０からドレイン領域１５０へ流れる電流量が多く、ボディー領域１７０に保存されているキャリアの数が少なければ、ソース領域１４０からドレイン領域１５０へ流れる電流量が少ない。
ゲートパターン１３０、ドレイン電極１６２とソース電極１６４とにそれぞれ印加されるゲート電圧、ドレイン電圧とソース電圧との電圧レベルを調節することによって、図２の書き込みモード、図４の消去モードまたは読み取りモードを具現しうる。
ソース領域１４０は、ソースラインに連結され、ドレイン領域１５０は、ビットラインに連結されうる。ソース領域１４０は、ソースラインを通じてソース電圧を供給され、ドレイン領域１５０は、ビットラインを通じてドレイン電圧を供給されうる。また、ゲートパターン１３０は、ワードラインに連結され、ワードラインを通じてゲート電圧を供給されうる。
図５は、本発明の実施形態による半導体素子の動作方法が適用されうる１Ｔ−ＤＲＡＭの第２例を示す図である。
図５の１Ｔ−ＤＲＡＭ ５００は、半導体基板５１０、ボディー領域５７０、ゲートパターン５３０ａ,５３０ｂ、第１不純物ドーピング領域５４０、及び第２不純物ドーピング領域５５０を備える。
ボディー領域５７０は、半導体基板５１０上に位置する。ゲートパターン５３０ａ,５３０ｂは、半導体基板５１０上に位置し、ボディー領域５７０の両側面に配される。第１及び第２不純物ドーピング領域５４０,５５０は、ボディー領域５７０の上側に位置する。第１不純物ドーピング領域５４０及び第２不純物ドーピング領域５５０は、ドレイン領域(ソース領域)及びソース領域(ドレイン領域)でありうる。
ゲートパターン５３０ａ,５３０ｂを第１及び第２不純物ドーピング領域５４０,５５０と垂直方向に所定距離以上離隔して配置しうる。それにより、ゲートパターン５３０ａ,５３０ｂと第１及び第２不純物ドーピング領域５４０,５５０とを相互重畳させないようにできる。
ゲートパターン５３０ａ,５３０ｂは、ボディー領域５７０の広い面に垂直方向に伸びうる。例えば、図５で、ゲートパターン５３０ａ,５３０ｂは、ボディー領域５７０の広い面を貫通する方向に伸びうる。
第１不純物ドーピング領域５４０と第２不純物ドーピング領域５５０とは、ボディー領域５７０の上側に突出し、所定の間隔だけ離隔して配されうる。第１不純物ドーピング領域５４０と第２不純物ドーピング領域５５０との間には、遮断オキシド領域５８０が配されうる。
遮断オキシド領域５８０は、オキシドを含む物質からなる領域である。しかし、遮断オキシド領域５８０は、他の絶縁物質からなる絶縁領域に置換することができる。また、本明細書で述べられるオキシド領域も、他の絶縁物質からなる絶縁領域に置換することができる。
本発明の実施形態による半導体素子は、ゲート絶縁領域５２０ａ,５２０ｂをさらに備えうる。それぞれのゲート絶縁領域５２０ａ,５２０ｂは、それぞれのゲートパターン５３０ａ,５３０ｂとボディー領域５７０との間に位置する。それぞれのゲート絶縁領域５２０ａ,５２０ｂは、それぞれのゲートパターン５３０ａ,５３０ｂをボディー領域５７０から絶縁させる。
本発明の実施形態による半導体素子は、基板領域５１０上に形成されるボックス(ＢＯＸ：Ｂｕｒｉｅｄ Ｏｘｉｄｅ)領域(図示せず)をさらに備えうる。バルク基板から形成される基板領域５１０上にオキシド領域を形成させることによって、ボックス領域を形成させることもでき、またはＳＯＩ(Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ)基板の絶縁領域をボックス領域として利用することもできる。
図６は、本発明の実施形態による半導体素子の動作方法が適用されうる１Ｔ−ＤＲＡＭの第３例を示す図である。
図６の１Ｔ−ＤＲＡＭ ６００は、半導体基板６１０、ゲートパターン６３０、ボディー領域６７０、第１不純物ドーピング領域６４０、及び第２不純物ドーピング領域６５０を備える。
ゲートパターン６３０は、半導体基板６１０上に位置する。ボディー領域６７０は、ゲートパターン６３０上に位置する。第１及び第２不純物ドーピング領域６４０,６５０は、ボディー領域６７０の上側に位置する。すなわち、ゲートパターン６３０は、ボディー領域６７０と第１及び第２不純物ドーピング領域６４０,６５０との下側に配される。
ボディー領域６７０は、基板領域６１０から分離されるフローティングボディー領域でありうる。ボディー領域６７０と基板領域６１０とは、同じ特性を有する材質でもよい。
図６の１Ｔ−ＤＲＡＭ ６００は、基板領域６１０上に形成されるボックス領域６１５をさらに備えうる。図６の１Ｔ−ＤＲＡＭ ６００は、第１絶縁領域６２０ａ,６２０ｂをさらに備えうる。それぞれの第１絶縁領域６２０ａ,６２０ｂは、ゲートパターン６３０とボディー領域６７０の両側に配される。それぞれの第１絶縁領域６２０ａ,６２０ｂは、ゲートパターン６３０とボディー領域６７０とを周囲から絶縁させる。
以下で説明する本発明の実施形態による半導体素子の動作方法は、図１、図５と図６に示された１−ＴＤＲＡＭ １００,５００,６００に適用されうる。
図７は、本発明の第１実施形態による半導体素子の動作方法で動作モードによる電圧パルスを示す。
図７を参照すれば、ゲート電圧パルスＧＰとドレイン電圧パルスＤＰとは、イネーブル状態の電圧レベルがスタンバイ状態の電圧レベルより高く、ソース電圧パルスＳＰは、イネーブル状態の電圧レベルがスタンバイ状態の電圧レベルより低い。
書き込みモードＷＭでは、ゲート電圧パルスＧＰがイネーブル状態からスタンバイ状態に遷移された以後に、ドレイン電圧パルスＤＰがイネーブル状態からスタンバイ状態に遷移される。逆に、消去モードＥＭでは、ドレイン電圧パルスＤＰがイネーブル状態からスタンバイ状態に遷移された以後に、ゲート電圧パルスＧＰがイネーブル状態からスタンバイ状態に遷移される。
図７には、書き込みモードＷＭと消去モードＥＭとで、ドレイン電圧パルスＤＰの電圧レベルが同一であるように図示されているが、これは、単純な例示に過ぎない。また、図７には、書き込みモードＷＭと消去モードＥＭとでゲート電圧パルスＧＰの電圧レベルが相異なるように図示されているが、これも単純な例示に過ぎない。
書き込みモードＷＭと消去モードＥＭとでソース領域に印加されるソース電圧は、パルス状に印加されるソース電圧パルスでありうる(図７を参照)。または、ソース電圧は、一定の電圧レベル(例えば、接地電圧レベル)を有することもできる。
一方、図７には、書き込みモードＷＭの次の第１読み取りモードＲＭ１と消去モードＥＭの次の第２読み取りモードＲＭ２で印加される電圧パルスも図示される。図７には、書き込みモードＷＭ、第１読み取りモードＲＭ１、消去モードＥＭ及び第２読み取りモードＲＭ２が順次に図示されているが、これは、単純な例示に過ぎず、順序が変更されうる。また、特定モードが行われないこともある。例えば、書き込みモードＷＭのみを行なうこともでき、消去モードＥＭのみを行なうこともできる。
図８は、本発明の第１実施形態による半導体素子の動作方法の消去モードでのゲート電圧パルスとドレイン電圧パルスの例を示す。
図８を参照すれば、消去モードでドレイン電圧パルスＤＰ１１またはＤＰ１３がイネーブル状態からスタンバイ状態に遷移された以後に、ゲート電圧パルスＧＰ１１またはＧＰ１３がイネーブル状態からスタンバイ状態に遷移される。または、ドレイン電圧パルスＤＰ１２の遷移タイミングとゲート電圧パルスＧＰ１２のスタンバイ遷移タイミングとが同一でありうる。
一方、ドレイン電圧パルスとゲート電圧パルスとがスタンバイ状態からイネーブル状態に遷移されるイネーブルタイミングは、変わりうる。例えば、ドレイン電圧パルスＤＰ１３のイネーブルタイミングは、ゲート電圧パルスＧＰ１３のイネーブルタイミングより遅いか、またはドレイン電圧パルスＤＰ１１またはＤＰ１２のイネーブルタイミングは、ゲート電圧パルスＧＰ１１またはＧＰ１２のイネーブルタイミングより速いこともある。
図９は、本発明の第１実施形態による半導体素子の動作方法の書き込みモードでのゲート電圧パルスとドレイン電圧パルスの例を示す。
図９を参照すれば、書き込みモードでゲート電圧パルスＧＰ２１,ＧＰ２２,ＧＰ２３がイネーブル状態からスタンバイ状態に遷移された以後に、ドレイン電圧パルスＤＰ２１,ＤＰ２２,ＤＰ２３がイネーブル状態からスタンバイ状態に遷移される。
一方、ドレイン電圧パルスとゲート電圧パルスとがスタンバイ状態からイネーブル状態に遷移されるイネーブルタイミングは、変わりうる。例えば、ドレイン電圧パルスＤＰ２１のイネーブルタイミングは、ゲート電圧パルスＧＰ２１のイネーブルタイミングより遅いか、またはドレイン電圧パルスＤＰ２３のイネーブルタイミングは、ゲート電圧パルスＧＰ２３のイネーブルタイミングより速いこともある。または、ドレイン電圧パルスＤＰ２２のイネーブルタイミングは、ゲート電圧パルスＧＰ２３のイネーブルタイミングと同一でありうる。
図１０ないし図１２は、本発明の第１実施形態による半導体素子の動作方法で動作モードによる電圧パルスの多様な例を示す。
図７に示された動作方法に比べて、図１０に示された動作方法では、消去モードＥＭでドレイン電圧パルスＤＰ１の電圧レベルが一定であるという点で差があり、消去モードＥＭと書き込みモードＷＭとでゲート電圧パルスＧＰ１の電圧レベルが同じであるとの点で差がある。
図７に示された動作方法に比べて、図１１に示された動作方法では、消去モードＥＭでドレイン電圧パルスＤＰ１の状態が遷移される形態が異なる。また、消去モードＥＭと書き込みモードＷＭとでゲート電圧パルスＧＰ１の電圧レベルが同じであるとの点で差がある。
図７に示された動作方法に比べて、図１２に示された動作方法では、ドレイン電圧パルスＤＰ３の電圧レベルが高い点で差がある。
図７ないし図１２に示された本発明の実施形態による動作方法で、消去モードで印加されるゲート電圧パルスの振幅は、書き込みモードでゲート電圧パルスの振幅と同一でありうる。また、消去モードでのドレイン電圧パルスの振幅は、書き込みモードでのドレイン電圧パルスの振幅と同一でありうる。消去モードと書き込みモードとで、ゲート電圧パルスの持続時間は、ドレイン電圧パルスの持続時間より短いか、同一か、または長い。また、ゲート電圧パルスの振幅とソース電圧パルスの振幅とは、相異なることもある。
図１３は、本発明の第２実施形態による半導体素子の動作方法で動作モードによる電圧パルスを示す。
図１３を参照すれば、本発明の第２実施形態による半導体素子の動作方法で、消去モードＥＭでゲート領域に印加されるゲート電圧パルスＧＰ４の電圧レベルは、書き込みモードＷＭでのゲート電圧パルスＧＰ４の電圧レベルより高い。また、消去モードＥＭでソース領域に印加されるソース電圧パルスＳＰ４の電圧レベルは、書き込みモードＷＭでのソース電圧パルスＳＰ４の電圧レベルより高い。
本発明の第１実施形態による半導体素子の動作方法では、ドレイン電圧パルスＤＰ４とゲート電圧パルスＧＰ４との間の状態遷移タイミングを調節することによって、消去モードと書き込みモードとを区別する。しかし、本発明の第２実施形態による半導体素子の動作方法では、ドレイン電圧パルスＤＰ４、ゲート電圧パルスＧＰ４及びソース電圧パルスＳＰ４の電圧レベルを調節することによって、消去モードと書き込みモードとを区別する。すなわち、本発明の第２実施形態による半導体素子の動作方法では、ドレイン電圧パルスＤＰ４とゲート電圧パルスＧＰ４との間の遷移タイミングは、問題とならない。
ゲート電圧パルスＧＰ４のイネーブル状態の電圧レベルは、ゲート電圧パルスＧＰ４のスタンバイ状態の電圧レベルより高いこともある。ソース電圧パルスＳＰ４のイネーブル状態の電圧レベルは、ソース電圧パルスＳＰ４のスタンバイ状態の電圧レベルより低いこともある。書き込みモードと消去モードとで、ゲート電圧パルスＧＰ４のイネーブル状態の電圧レベルは、ソース電圧パルスＳＰ４のイネーブル状態の電圧レベルと同一でありうる。
消去モードＥＭでドレイン電圧パルスＤＰ４の電圧レベルは、書き込みモードＷＭでドレイン電圧パルスＤＰ４の電圧レベルと同一でありうる。ドレイン電圧パルスＤＰ４のイネーブル状態の電圧レベルは、ドレイン電圧パルスＤＰ４のスタンバイ状態の電圧レベルより高いこともある。書き込みモードＷＭと消去モードＥＭとで、ドレイン電圧パルスＤＰ４のイネーブル状態の電圧レベルは、ソース電圧パルスＳＰ４のイネーブル状態の電圧レベルより高いこともある。
一方、本発明の実施形態による半導体素子の動作方法の変形例であって、消去モードと書き込みモードとで相互同じドレイン、ソース電圧の大きさ及び電圧パルスタイミングを使用して、ゲート電圧の大きさ、あるいはゲート電圧パルスタイミングを変えることによって、消去モードと書き込みモードとを区分しうる。
消去モードと書き込みモードとで、イネーブル状態の電圧レベルは、ドレイン電圧パルス、ソース電圧及びゲート電圧パルスの順に低くなりうる。または、ドレイン電圧パルス、ゲート電圧パルス及びソース電圧の順に低くなることもある。
消去モードと書き込みモードとで、ドレイン電圧パルスのスタンバイ状態の電圧レベルは、ソース電圧と同一であり、ゲート電圧パルスのスタンバイ状態の電圧レベルは、ソース電圧より低いこともある。
消去モードと書き込みモードとで、ゲート電圧パルスのイネーブル状態の電圧レベルは、ゲート電圧パルスのスタンバイ状態の電圧レベルより高いこともある。
イネーブル状態及びスタンバイ状態で、各部分の電圧の大きさは、前記条件と同じであるが、イネーブル状態でのゲート電圧がスタンバイ状態でのゲート電圧より小さく、イネーブル状態でのドレイン電圧がスタンバイ状態でのドレイン電圧より小さく、イネーブル状態でのソース電圧とスタンバイ状態でのソース電圧との大きさが同じである場合の動作方法は、次の通りでありうる。
半導体素子のデータ状態を第１状態に変更する消去モードで、前記ゲート電圧パルスがイネーブル状態からスタンバイ状態に遷移された以後に、前記ドレイン電圧パルスがイネーブル状態からスタンバイ状態に遷移され、前記半導体素子のデータ状態を第２状態に変更する書き込みモードで、前記ドレイン領域に印加されるドレイン電圧パルスがイネーブル状態からスタンバイ状態に遷移された以後に、前記ゲート領域に印加されるゲート電圧パルスがイネーブル状態からスタンバイ状態に遷移される。
以上のように、図面及び明細書で最適の実施形態が開示された。ここで、特定の用語が使われたが、これは、単に本発明を説明するための目的として使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者ならば、これから多様な変形及び均等な他の実施形態が可能であるということが分かるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されなければならない。
本発明は、半導体素子、特に、ＤＲＡＭ半導体素子に好適に適用されうる。
１３０ ゲートパターン
１６２ ドレイン電極
１６４ ソース電極
１７０ ボディー領域

Claims (20)

  1. ドレイン領域、ソース領域、フローティングボディー領域、及びゲート領域をそれぞれ備える一つ以上の半導体素子の動作方法において、
    前記半導体素子のデータ状態を第１状態に変更する消去モードで、前記ドレイン領域に印加されるドレイン電圧パルスがイネーブル状態からスタンバイ状態に遷移された以後に、前記ゲート領域に印加されるゲート電圧パルスがイネーブル状態からスタンバイ状態に遷移され、
    前記半導体素子のデータ状態を第２状態に変更する書き込みモードで、前記ゲート電圧パルスがイネーブル状態からスタンバイ状態に遷移された以後に、前記ドレイン電圧パルスがイネーブル状態からスタンバイ状態に遷移されることを特徴とする半導体素子の動作方法。
  2. 前記消去モードで、
    前記ドレイン電圧パルスがイネーブル状態からスタンバイ状態に遷移された以後に、前記ゲート電圧パルスがイネーブル状態からスタンバイ状態に遷移されるか、または
    前記ドレイン電圧パルスの遷移タイミングと前記ゲート電圧パルスの遷移タイミングとが同一であることを特徴とする請求項１に記載の半導体素子の動作方法。
  3. 前記消去モードと前記書き込みモードとで、
    前記ソース領域に印加されるソース電圧は、
    パルス状に印加されるソース電圧パルスであるか、または一定の電圧レベルを有することを特徴とする請求項１に記載の半導体素子の動作方法。
  4. 前記消去モードで前記ゲート電圧パルスの振幅は、前記書き込みモードで前記ゲート電圧パルスの振幅と同一であるか、または
    前記消去モードで前記ドレイン電圧パルスの振幅は、前記書き込みモードで前記ドレイン電圧パルスの振幅と同一であることを特徴とする請求項１に記載の半導体素子の動作方法。
  5. 前記消去モードで、
    前記ゲート電圧パルスの振幅と前記ソース電圧パルスの振幅とは異なるか、または
    前記ゲート電圧パルスの振幅と前記ソース電圧の一定の電圧レベルとは異なることを特徴とする請求項１に記載の半導体素子の動作方法。
  6. 前記消去モードと前記書き込みモードとで、
    前記ゲート電圧パルスがスタンバイ状態からイネーブル状態に遷移されるタイミングは、前記ドレイン電圧パルスがスタンバイ状態からイネーブル状態に遷移されるタイミングより速いか、同一か、または遅いことを特徴とする請求項１に記載の半導体素子の動作方法。
  7. 前記消去モードと前記書き込みモードとで、
    前記ゲート電圧パルスの持続時間は、前記ドレイン電圧パルスの持続時間より短いか、同一か、または長いことを特徴とする請求項１に記載の半導体素子の動作方法。
  8. 前記消去モードと前記書き込みモードとで、イネーブル状態の電圧レベルは、
    前記ドレイン電圧パルス、前記ソース電圧及び前記ゲート電圧パルスの順に低くなるか、または
    前記ドレイン電圧パルス、前記ゲート電圧パルス及び前記ソース電圧の順に低くなることを特徴とする請求項１に記載の半導体素子の動作方法。
  9. 前記消去モードと前記書き込みモードとで、
    前記ドレイン電圧パルスのスタンバイ状態の電圧レベルは、前記ソース電圧と同一であり、
    前記ゲート電圧パルスのスタンバイ状態の電圧レベルは、前記ソース電圧より低いことを特徴とする請求項１に記載の半導体素子の動作方法。
  10. 前記ゲート電圧パルスのイネーブル状態の電圧レベルは、前記ゲート電圧パルスのスタンバイ状態の電圧レベルより高いことを特徴とする請求項１に記載の半導体素子の動作方法。
  11. 前記半導体素子は、
    半導体基板と、
    前記半導体基板上に位置するボディー領域と、
    前記半導体基板上に位置し、前記ボディー領域の両側面に配されるゲートパターンと、
    前記ボディー領域の上側に位置する第１及び第２不純物ドーピング領域と、を備えることを特徴とする請求項１に記載の半導体素子の動作方法。
  12. 前記ゲートパターンは、
    前記第１及び第２不純物ドーピング領域と重畳しないように、前記第１及び第２不純物ドーピング領域から垂直方向に所定距離以上離隔して配されることを特徴とする請求項１１に記載の半導体素子の動作方法。
  13. 前記半導体素子は、
    半導体基板と、
    前記半導体基板上に位置するゲートパターンと、
    前記ゲートパターン上に位置するボディー領域と、
    前記ボディー領域の上側に位置する第１及び第２不純物ドーピング領域と、を備えることを特徴とする請求項１１に記載の半導体素子の動作方法。
  14. ドレイン領域、ソース領域、フローティングボディー領域、及びゲート領域をそれぞれ備える一つ以上の半導体素子の動作方法において、
    前記半導体素子のデータ状態を第１状態に変更する消去モードでの前記ゲート領域に印加されるゲート電圧パルスの電圧レベルは、前記半導体素子のデータ状態を第２状態に変更する書き込みモードでの前記ゲート電圧パルスの電圧レベルより高く、
    前記消去モードでの前記ソース領域に印加されるソース電圧パルスの電圧レベルは、前記書き込みモードでの前記ソース電圧パルスの電圧レベルより高いことを特徴とする半導体素子の動作方法。
  15. 前記ゲート電圧パルスのイネーブル状態の電圧レベルは、前記ゲート電圧パルスのスタンバイ状態の電圧レベルより高く、
    前記ソース電圧パルスのイネーブル状態の電圧レベルは、前記ソース電圧パルスのスタンバイ状態の電圧レベルより低く、
    前記書き込みモードと前記消去モードとで、前記ゲート電圧パルスのイネーブル状態の電圧レベルは、前記ソース電圧パルスのイネーブル状態の電圧レベルと同一であることを特徴とする請求項１４に記載の半導体素子の動作方法。
  16. 前記書き込みモードで、
    前記ゲート電圧パルスのイネーブル状態の電圧レベルと前記ソース電圧パルスのイネーブル状態の電圧レベルとは、接地電圧レベルより低く、
    前記消去モードで、
    前記ゲート電圧パルスのイネーブル状態の電圧レベルと前記ソース電圧パルスのイネーブル状態の電圧レベルとは、接地電圧レベルと同一であることを特徴とする請求項１５に記載の半導体素子の動作方法。
  17. 前記消去モードでの前記ドレイン領域に印加されるドレイン電圧パルスの電圧レベルは、
    前記書き込みモードでの前記ドレイン電圧パルスの電圧レベルと同一であることを特徴とする請求項１４に記載の半導体素子の動作方法。
  18. 前記ドレイン電圧パルスのイネーブル状態の電圧レベルは、前記ドレイン電圧パルスのスタンバイ状態の電圧レベルより高く、
    前記書き込みモードと前記消去モードとで、前記ドレイン電圧パルスのイネーブル状態の電圧レベルは、前記ソース電圧パルスのイネーブル状態の電圧レベルより高いことを特徴とする請求項１７に記載の半導体素子の動作方法。
  19. ドレイン領域、ソース領域、フローティングボディー領域、及びゲート領域をそれぞれ備える一つ以上の半導体素子の動作方法において、
    前記半導体素子のデータ状態を第１状態に変更する消去モードで、前記ゲート領域に印加されるゲート電圧パルスがイネーブル状態からスタンバイ状態に遷移された以後に、前記ドレイン領域に印加されるドレイン電圧パルスがイネーブル状態からスタンバイ状態に遷移され、
    前記半導体素子のデータ状態を第２状態に変更する書き込みモードで、前記ドレイン電圧パルスがイネーブル状態からスタンバイ状態に遷移された以後に、前記ゲート電圧パルスがイネーブル状態からスタンバイ状態に遷移されることを特徴とする半導体素子の動作方法。
  20. 前記ゲート電圧パルスのイネーブル状態の電圧レベルは、前記ゲート電圧パルスのスタンバイ状態の電圧レベルより低く、
    前記ドレイン電圧パルスのイネーブル状態の電圧レベルは、前記ドレイン電圧パルスのスタンバイ状態の電圧レベルより低く、
    前記ソース領域に印加されるソース電圧は、イネーブル状態とスタンバイ状態とで同一電圧レベルを有することを特徴とする請求項１９に記載の半導体素子の動作方法。
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