JP2010103536A - 半導体素子の動作方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 86
- 238000000034 method Methods 0.000 title claims abstract description 50
- 210000000746 body region Anatomy 0.000 claims abstract description 43
- 239000012535 impurity Substances 0.000 claims description 22
- 239000000758 substrate Substances 0.000 claims description 22
- 230000007704 transition Effects 0.000 claims description 20
- 239000000969 carrier Substances 0.000 description 11
- 238000011017 operating method Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 9
- 230000000903 blocking effect Effects 0.000 description 3
- 230000003247 decreasing effect Effects 0.000 description 2
- 101150002378 gC gene Proteins 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 101100015456 Litomosoides carinii GP22 gene Proteins 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7841—Field effect transistors with field effect produced by an insulated gate with floating body, e.g. programmable transistors
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/20—DRAM devices comprising floating-body transistors, e.g. floating-body cells
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/22—Control and timing of internal memory operations
- G11C2207/2227—Standby or low power modes
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- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C2211/4016—Memory devices with silicon-on-insulator cells
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Abstract
【解決手段】ドレイン領域164、ソース領域162、フローティングボディー領域170、及びゲート領域130をそれぞれ備える一つ以上の半導体素子の動作方法において、前記半導体素子のデータ状態を第1状態に変更する消去モードで、前記ドレイン領域に印加されるドレイン電圧パルスがイネーブル状態からスタンバイ状態に遷移された以後に、前記ゲート領域に印加されるゲート電圧パルスがイネーブル状態からスタンバイ状態に遷移され、前記半導体素子のデータ状態を第2状態に変更する書き込みモードで、前記ゲート電圧パルスがイネーブル状態からスタンバイ状態に遷移された以後に、前記ドレイン電圧パルスがイネーブル状態からスタンバイ状態に遷移されることを特徴とする半導体素子の動作方法。
【選択図】図3
Description
本発明が解決しようとする他の技術的課題は、電圧パルスの電圧レベルを調節して動作モードを設定する半導体素子の動作方法を提供することである。
消去モードで、前記ドレイン電圧パルスの遷移タイミングと前記ゲート電圧パルスの遷移タイミングとが同一でありうる。
前記消去モードと前記書き込みモードとで、前記ゲート電圧パルスがスタンバイ状態からイネーブル状態に遷移されるタイミングは、前記ドレイン電圧パルスがスタンバイ状態からイネーブル状態に遷移されるタイミングより速いか、同一か、または遅い。
以下、添付した図面を参照して、本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に提示された同一参照符号は、同一部材を表す。
図1の1T−DRAMは、半導体基板110、ボディー領域170、ゲートパターン130、ソース電極162、ドレイン電極164、ソース領域140、及びドレイン領域150を備える。ソース領域140とドレイン領域150とは、所定の不純物でドーピングされた領域である。ソース領域140とドレイン領域150とは、互いに置換可能で、それにより、ソース電極162とドレイン電極164とも、置換可能となる。
図3は、図2の書き込みモード以後にキャリアが保存されている形状を示す。
図4は、図1の消去モードでキャリアが除去された形状を示す。
読み取りモードでは、ソース領域140からドレイン領域150へ流れる電流量を測定して、1T−DRAMのデータを読み取れる。ボディー領域170に保存されているキャリアの数が多ければ、ソース領域140からドレイン領域150へ流れる電流量が多く、ボディー領域170に保存されているキャリアの数が少なければ、ソース領域140からドレイン領域150へ流れる電流量が少ない。
図5の1T−DRAM 500は、半導体基板510、ボディー領域570、ゲートパターン530a,530b、第1不純物ドーピング領域540、及び第2不純物ドーピング領域550を備える。
図6の1T−DRAM 600は、半導体基板610、ゲートパターン630、ボディー領域670、第1不純物ドーピング領域640、及び第2不純物ドーピング領域650を備える。
ボディー領域670は、基板領域610から分離されるフローティングボディー領域でありうる。ボディー領域670と基板領域610とは、同じ特性を有する材質でもよい。
図7を参照すれば、ゲート電圧パルスGPとドレイン電圧パルスDPとは、イネーブル状態の電圧レベルがスタンバイ状態の電圧レベルより高く、ソース電圧パルスSPは、イネーブル状態の電圧レベルがスタンバイ状態の電圧レベルより低い。
図8を参照すれば、消去モードでドレイン電圧パルスDP11またはDP13がイネーブル状態からスタンバイ状態に遷移された以後に、ゲート電圧パルスGP11またはGP13がイネーブル状態からスタンバイ状態に遷移される。または、ドレイン電圧パルスDP12の遷移タイミングとゲート電圧パルスGP12のスタンバイ遷移タイミングとが同一でありうる。
図9を参照すれば、書き込みモードでゲート電圧パルスGP21,GP22,GP23がイネーブル状態からスタンバイ状態に遷移された以後に、ドレイン電圧パルスDP21,DP22,DP23がイネーブル状態からスタンバイ状態に遷移される。
図7に示された動作方法に比べて、図10に示された動作方法では、消去モードEMでドレイン電圧パルスDP1の電圧レベルが一定であるという点で差があり、消去モードEMと書き込みモードWMとでゲート電圧パルスGP1の電圧レベルが同じであるとの点で差がある。
図7に示された動作方法に比べて、図11に示された動作方法では、消去モードEMでドレイン電圧パルスDP1の状態が遷移される形態が異なる。また、消去モードEMと書き込みモードWMとでゲート電圧パルスGP1の電圧レベルが同じであるとの点で差がある。
図7に示された動作方法に比べて、図12に示された動作方法では、ドレイン電圧パルスDP3の電圧レベルが高い点で差がある。
図13を参照すれば、本発明の第2実施形態による半導体素子の動作方法で、消去モードEMでゲート領域に印加されるゲート電圧パルスGP4の電圧レベルは、書き込みモードWMでのゲート電圧パルスGP4の電圧レベルより高い。また、消去モードEMでソース領域に印加されるソース電圧パルスSP4の電圧レベルは、書き込みモードWMでのソース電圧パルスSP4の電圧レベルより高い。
消去モードと書き込みモードとで、ドレイン電圧パルスのスタンバイ状態の電圧レベルは、ソース電圧と同一であり、ゲート電圧パルスのスタンバイ状態の電圧レベルは、ソース電圧より低いこともある。
消去モードと書き込みモードとで、ゲート電圧パルスのイネーブル状態の電圧レベルは、ゲート電圧パルスのスタンバイ状態の電圧レベルより高いこともある。
162 ドレイン電極
164 ソース電極
170 ボディー領域
Claims (20)
- ドレイン領域、ソース領域、フローティングボディー領域、及びゲート領域をそれぞれ備える一つ以上の半導体素子の動作方法において、
前記半導体素子のデータ状態を第1状態に変更する消去モードで、前記ドレイン領域に印加されるドレイン電圧パルスがイネーブル状態からスタンバイ状態に遷移された以後に、前記ゲート領域に印加されるゲート電圧パルスがイネーブル状態からスタンバイ状態に遷移され、
前記半導体素子のデータ状態を第2状態に変更する書き込みモードで、前記ゲート電圧パルスがイネーブル状態からスタンバイ状態に遷移された以後に、前記ドレイン電圧パルスがイネーブル状態からスタンバイ状態に遷移されることを特徴とする半導体素子の動作方法。 - 前記消去モードで、
前記ドレイン電圧パルスがイネーブル状態からスタンバイ状態に遷移された以後に、前記ゲート電圧パルスがイネーブル状態からスタンバイ状態に遷移されるか、または
前記ドレイン電圧パルスの遷移タイミングと前記ゲート電圧パルスの遷移タイミングとが同一であることを特徴とする請求項1に記載の半導体素子の動作方法。 - 前記消去モードと前記書き込みモードとで、
前記ソース領域に印加されるソース電圧は、
パルス状に印加されるソース電圧パルスであるか、または一定の電圧レベルを有することを特徴とする請求項1に記載の半導体素子の動作方法。 - 前記消去モードで前記ゲート電圧パルスの振幅は、前記書き込みモードで前記ゲート電圧パルスの振幅と同一であるか、または
前記消去モードで前記ドレイン電圧パルスの振幅は、前記書き込みモードで前記ドレイン電圧パルスの振幅と同一であることを特徴とする請求項1に記載の半導体素子の動作方法。 - 前記消去モードで、
前記ゲート電圧パルスの振幅と前記ソース電圧パルスの振幅とは異なるか、または
前記ゲート電圧パルスの振幅と前記ソース電圧の一定の電圧レベルとは異なることを特徴とする請求項1に記載の半導体素子の動作方法。 - 前記消去モードと前記書き込みモードとで、
前記ゲート電圧パルスがスタンバイ状態からイネーブル状態に遷移されるタイミングは、前記ドレイン電圧パルスがスタンバイ状態からイネーブル状態に遷移されるタイミングより速いか、同一か、または遅いことを特徴とする請求項1に記載の半導体素子の動作方法。 - 前記消去モードと前記書き込みモードとで、
前記ゲート電圧パルスの持続時間は、前記ドレイン電圧パルスの持続時間より短いか、同一か、または長いことを特徴とする請求項1に記載の半導体素子の動作方法。 - 前記消去モードと前記書き込みモードとで、イネーブル状態の電圧レベルは、
前記ドレイン電圧パルス、前記ソース電圧及び前記ゲート電圧パルスの順に低くなるか、または
前記ドレイン電圧パルス、前記ゲート電圧パルス及び前記ソース電圧の順に低くなることを特徴とする請求項1に記載の半導体素子の動作方法。 - 前記消去モードと前記書き込みモードとで、
前記ドレイン電圧パルスのスタンバイ状態の電圧レベルは、前記ソース電圧と同一であり、
前記ゲート電圧パルスのスタンバイ状態の電圧レベルは、前記ソース電圧より低いことを特徴とする請求項1に記載の半導体素子の動作方法。 - 前記ゲート電圧パルスのイネーブル状態の電圧レベルは、前記ゲート電圧パルスのスタンバイ状態の電圧レベルより高いことを特徴とする請求項1に記載の半導体素子の動作方法。
- 前記半導体素子は、
半導体基板と、
前記半導体基板上に位置するボディー領域と、
前記半導体基板上に位置し、前記ボディー領域の両側面に配されるゲートパターンと、
前記ボディー領域の上側に位置する第1及び第2不純物ドーピング領域と、を備えることを特徴とする請求項1に記載の半導体素子の動作方法。 - 前記ゲートパターンは、
前記第1及び第2不純物ドーピング領域と重畳しないように、前記第1及び第2不純物ドーピング領域から垂直方向に所定距離以上離隔して配されることを特徴とする請求項11に記載の半導体素子の動作方法。 - 前記半導体素子は、
半導体基板と、
前記半導体基板上に位置するゲートパターンと、
前記ゲートパターン上に位置するボディー領域と、
前記ボディー領域の上側に位置する第1及び第2不純物ドーピング領域と、を備えることを特徴とする請求項11に記載の半導体素子の動作方法。 - ドレイン領域、ソース領域、フローティングボディー領域、及びゲート領域をそれぞれ備える一つ以上の半導体素子の動作方法において、
前記半導体素子のデータ状態を第1状態に変更する消去モードでの前記ゲート領域に印加されるゲート電圧パルスの電圧レベルは、前記半導体素子のデータ状態を第2状態に変更する書き込みモードでの前記ゲート電圧パルスの電圧レベルより高く、
前記消去モードでの前記ソース領域に印加されるソース電圧パルスの電圧レベルは、前記書き込みモードでの前記ソース電圧パルスの電圧レベルより高いことを特徴とする半導体素子の動作方法。 - 前記ゲート電圧パルスのイネーブル状態の電圧レベルは、前記ゲート電圧パルスのスタンバイ状態の電圧レベルより高く、
前記ソース電圧パルスのイネーブル状態の電圧レベルは、前記ソース電圧パルスのスタンバイ状態の電圧レベルより低く、
前記書き込みモードと前記消去モードとで、前記ゲート電圧パルスのイネーブル状態の電圧レベルは、前記ソース電圧パルスのイネーブル状態の電圧レベルと同一であることを特徴とする請求項14に記載の半導体素子の動作方法。 - 前記書き込みモードで、
前記ゲート電圧パルスのイネーブル状態の電圧レベルと前記ソース電圧パルスのイネーブル状態の電圧レベルとは、接地電圧レベルより低く、
前記消去モードで、
前記ゲート電圧パルスのイネーブル状態の電圧レベルと前記ソース電圧パルスのイネーブル状態の電圧レベルとは、接地電圧レベルと同一であることを特徴とする請求項15に記載の半導体素子の動作方法。 - 前記消去モードでの前記ドレイン領域に印加されるドレイン電圧パルスの電圧レベルは、
前記書き込みモードでの前記ドレイン電圧パルスの電圧レベルと同一であることを特徴とする請求項14に記載の半導体素子の動作方法。 - 前記ドレイン電圧パルスのイネーブル状態の電圧レベルは、前記ドレイン電圧パルスのスタンバイ状態の電圧レベルより高く、
前記書き込みモードと前記消去モードとで、前記ドレイン電圧パルスのイネーブル状態の電圧レベルは、前記ソース電圧パルスのイネーブル状態の電圧レベルより高いことを特徴とする請求項17に記載の半導体素子の動作方法。 - ドレイン領域、ソース領域、フローティングボディー領域、及びゲート領域をそれぞれ備える一つ以上の半導体素子の動作方法において、
前記半導体素子のデータ状態を第1状態に変更する消去モードで、前記ゲート領域に印加されるゲート電圧パルスがイネーブル状態からスタンバイ状態に遷移された以後に、前記ドレイン領域に印加されるドレイン電圧パルスがイネーブル状態からスタンバイ状態に遷移され、
前記半導体素子のデータ状態を第2状態に変更する書き込みモードで、前記ドレイン電圧パルスがイネーブル状態からスタンバイ状態に遷移された以後に、前記ゲート電圧パルスがイネーブル状態からスタンバイ状態に遷移されることを特徴とする半導体素子の動作方法。 - 前記ゲート電圧パルスのイネーブル状態の電圧レベルは、前記ゲート電圧パルスのスタンバイ状態の電圧レベルより低く、
前記ドレイン電圧パルスのイネーブル状態の電圧レベルは、前記ドレイン電圧パルスのスタンバイ状態の電圧レベルより低く、
前記ソース領域に印加されるソース電圧は、イネーブル状態とスタンバイ状態とで同一電圧レベルを有することを特徴とする請求項19に記載の半導体素子の動作方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020080103201A KR101497542B1 (ko) | 2008-10-21 | 2008-10-21 | 반도체 소자의 동작 방법 |
KR10-2008-0103201 | 2008-10-21 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010103536A true JP2010103536A (ja) | 2010-05-06 |
JP5685370B2 JP5685370B2 (ja) | 2015-03-18 |
Family
ID=42108179
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009242466A Expired - Fee Related JP5685370B2 (ja) | 2008-10-21 | 2009-10-21 | 半導体素子の動作方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US8624665B2 (ja) |
JP (1) | JP5685370B2 (ja) |
KR (1) | KR101497542B1 (ja) |
CN (1) | CN101727969B (ja) |
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-
2008
- 2008-10-21 KR KR1020080103201A patent/KR101497542B1/ko active IP Right Grant
-
2009
- 2009-07-30 US US12/462,176 patent/US8624665B2/en active Active
- 2009-10-21 CN CN200910205251.2A patent/CN101727969B/zh active Active
- 2009-10-21 JP JP2009242466A patent/JP5685370B2/ja not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002343886A (ja) * | 2001-03-15 | 2002-11-29 | Toshiba Corp | 半導体メモリ装置 |
WO2007028583A1 (en) * | 2005-09-07 | 2007-03-15 | Innovative Silicon S.A. | Memory cell and memory cell array having an electrically floating body transistor, and methods of operating same |
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Also Published As
Publication number | Publication date |
---|---|
US8624665B2 (en) | 2014-01-07 |
US20100097124A1 (en) | 2010-04-22 |
KR101497542B1 (ko) | 2015-03-02 |
CN101727969B (zh) | 2014-05-21 |
KR20100043936A (ko) | 2010-04-29 |
JP5685370B2 (ja) | 2015-03-18 |
CN101727969A (zh) | 2010-06-09 |
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