JP2010101874A

JP2010101874A - 制御信号数量を拡充可能なチップバーンイン装置

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Publication number: JP2010101874A
Application number: JP2008316963A
Authority: JP
Inventors: Kaki Ryu; 佳暉劉
Original assignee: King Yuan Electronics Co Ltd
Current assignee: King Yuan Electronics Co Ltd
Priority date: 2008-10-27
Filing date: 2008-12-12
Publication date: 2010-05-06
Anticipated expiration: 2028-12-12
Also published as: TWI395276B; TW201017783A; JP4870144B2

Abstract

【課題】制御信号数量を拡充可能なチップバーンイン装置の提供。
【解決手段】コントローラーが第１時間に順に入力インタフェースの四つの第１クロックピンをイネーブルし、入力インタフェース内のデータをバッチごとに四つの第１レジスタの対応入力ピンに出力し並びに暫時保存し、並びに同期して第２レジスタに入力ピンより入力し暫時保存し、コントローラーは更に次の時間に入力インタフェースの第２クロックピンをイネーブルし、第２レジスタ内に保存された全てのデータ信号を出力インタフェースに一次伝送する。こうして入力インタフェース拡充の機能を達成し、既存のハードウエア設備を改修せずにメモリバーンイン装置構造でチップバーンインを可能とし、コストを節約し、快速で、便利な長所を具備するようにした。
【選択図】図２

Description

本発明は一種のロジックチップバーンインのファームウエア構造に係り、特にチップバーンイン装置、特に、制御信号数量を拡充可能なチップバーンイン装置に関する。

一般に周知のメモリチップは、そのピン数が周知のロジックチップのピン数より少ない場合が多く、このため、メモリチップのバーンイン作業時には、周知の標準メモリチップバーンイン装置がプログラマブル制御信号を一次出力するメモリチップピン数はあまり多くする必要はない。

図１は周知のインタフェースカード、及びバーンインボードの表示図であり、図示される標準メモリチップバーンイン装置上のインタフェースカード９は、複数の出力ピン９１を有し、複数の出力ピン９１は更にバーンインボード９０と電気的に接続されて、該インタフェースカード９内のデータをバーンインボード９０のメモリチップ９２にバーンインする。

一方、一般のロジックチップは上述のメモリチップとは異なり、ロジックチップには百個以上のピンが設けられ、これにより、標準ロジックチップバーンイン装置は百個以上のプログラマブル制御信号ピンを有してロジックチップバーンイン作業を行う必要がある。

これにより、もともとメモリチップ用のバーンイン装置を改造してロジックチップ用のバーンイン装置に適用する時、もとのメモリチップバーンイン装置には数十本の出力ピンがあるが、その数量をロジックチップの数百本の出力ピンに改造し、そのほかに、内部ハードウエアも関係する改修を行わねばならず、バーンイン前の準備作業が長くなり、このため時間、人力、及びハードウエアに係るコストが増す。

本発明は一種の制御信号数量を拡充可能なチップバーンイン装置を提供し、それは、第１バス、第２バス、少なくとも二つの第１レジスタ、第２レジスタ、出力インタフェース、入力インタフェース、及びコントローラーを包含する。

各該第１レジスタはＮ個の入力ピン、クロックピン、及びＮ個の出力ピンを有し、そのうち、Ｎは１以上の正の整数を指し、Ｎ個の入力ピン、及びクロックピンはそれぞれ第１バスに電気的に接続され、Ｎ個の出力ピンはそれぞれ第２バスに電気的に接続される。

該第２レジスタはＭ個の入力ピン、クロックピン、及びＭ個の出力ピンを有し、そのうち、ＭはＮより大きい正の整数を指し、Ｍ個の入力ピンはそれぞれ第２バスに電気的に接続され、並びにそれぞれ上記少なくとも二つの第１レジスタのそのうち一つの出力ピンと電気的に接続され、該第２レジスタのクロックピンも該第２バスに電気的に接続され、Ｍ個の出力ピンはそれぞれ第２バスに電気的に接続される。

該出力インタフェースは、該第２レジスタのＭ個の出力ピンにそれぞれ対応し電気的に接続されるＭ個のデータ出力ピンを有している。

該入力インタフェースは該第１バスに電気的に接続され、該入力インタフェースはＮ個の入力ピン、少なくとも二つの第１クロックピン、及び一つの第２クロックピンを有し、そのうち、該少なくとも二つの第１クロックピンの数量は該少なくとも二つの第１レジスタの数量と同じであり、該少なくとも二つの第１クロックピンはそれぞれ該少なくとも二つの第１レジスタのクロックピンに対応して電気的に接続され、該第２クロックピンは該第２レジスタのクロックピンに対応して電気的に接続される。

該コントローラーはまず該入力インタフェースの該少なくとも二つの第１クロックピンをイネーブルした後、更に次の時間に該入力インタフェースの第２クロックピンをイネーブルする。

このほか、コントローラーはＦＰＧＡチップモジュール或いはＰＣ等の同等の効果を有するコントローラとされ得る。コントローラーは順に或いは順番によらず、該入力インタフェースの該少なくとも二つの第１クロックピンをイネーブルし、該入力インタフェースのＮ個の入力ピンのデータ信号を該第１バスを通してバッチ伝送し、並びに順にイネーブルされた第１クロックピンに対応する第１レジスタのＮ個の入力ピンを通して暫時保存し、並びに同期して第２ジレスタに入力ピンを通して暫時保存する。

そのうち、正の整数Ｍは正の整数Ｎの整数倍数であるが、非整数倍数としてもよく、ただＭがＮより大きい正の整数であればよく、さらに少なくとも二つの第１レジスタはそれぞれラッチとされ得る。第２レジスタはラッチとされ得る。

本発明は入力インタフェース拡充の機能を達成し、既存のハードウエア設備を改造せずにメモリバーンイン装置構造を使用してロジックチップバーンインの目的を達成し、コストを節約し、快速で便利な長所を有する。

図２は本発明の第１実施例の表示図である。図示されるように、本実施例は一種の制御信号数量を拡充可能なチップバーンイン装置とされ、それは第１バス１０、第２バス２０、四つの第１レジスタ２１、２２、２３、２４、第２レジスタ３１、出力インタフェース４０、入力インタフェース１、及びコントローラー５を包含する。
各該第１レジスタ２１、２２、２３、２４はＮ個の入力ピンｄ１、ｄ２、ｄ３、・・・、ｄｎ、クロックピンＣＬＫ、及びＮ個の出力ピンｑ１、ｑ２、ｑ３、・・・、ｑｎを有する。本実施例では、第１レジスタ２１、２２、２３、２４はそれぞれラッチとされる。

そのうち、Ｎは１以上の正の整数（Ｎ≧１）とされ、Ｎ個の入力ピンｄ１、ｄ２、ｄ３、・・・、ｄｎ、及びクロックピンＣＬＫはそれぞれ第１バス１０に電気的に接続され、Ｎ個の出力ピンｑ１、ｑ２、ｑ３、・・・、ｑｎはそれぞれ第２バス２０に電気的に接続される。

本実施例では、第１レジスタ２１は２５個の入力ピンｄ１、ｄ２、ｄ３、・・・、ｄ２５と、２５個の出力ピンｑ１、ｑ２、ｑ３、・・・、ｑ２５、及び一つのクロックピンＣＬＫ１を有する。図２に示されるように、その他の第１レジスタ２２、２３、２４もこれにより類推されるとおりである。

第２レジスタ３１は、Ｍ個の入力ピンＤ１、Ｄ２、Ｄ３、・・・、Ｄｍ、一つのクロックピンＣＬＫ５、及びＭ個の出力ピンＱ１、Ｑ２、Ｑ３、・・・、Ｑｍを有し、本実施例では、第２レジスタ３１はラッチとされる。

上述のＭはＮより大きい正の整数とされるか（すなわち、Ｍ＞Ｎ≧１）、或いは、ＭはＮの整数倍数とされるか、或いは非整数倍数とされ、ただ、ＭがＮより大きい正の整数であればよい。

図２に示されるように、Ｍ個の入力ピンＤ１、Ｄ２、Ｄ３、・・・、Ｄｍはそれぞれ第２バス２０に電気的に接続され、並びに対応する第１レジスタ２１、２２、２３、２４のそのうち一つの出力ピンｑ１、ｑ２、ｑ３、・・・、ｑｎに電気的に接続される。本実施例では、第２レジスタ３１は１００個の入力ピンＤ１、Ｄ２、Ｄ３、・・・、Ｄ１００、及び百個の出力ピンＱ１、Ｑ２、Ｑ３、・・・、Ｑ１００を有する。

出力インタフェース４０はバーンインボード４上に設置され、並びにＭ個のデータ出力ピンＤＲ１、ＤＲ２、ＤＲ３、・・・、ＤＲｍを有している。本実施例では、出力インタフェース４０は１００個のデータ出力ピンＤＲ１、ＤＲ２、ＤＲ３、・・・、ＤＲ１００を有し、それはそれぞれ第２レジスタ３１の１００個の出力ピンＱ１、Ｑ２、Ｑ３、・・・、Ｑ１００に対応し電気的に接続される。

入力インタフェース１は該第１バス１０に電気的に接続され、該入力インタフェース１はＮ個の入力ピンｐ１、ｐ２、ｐ３、・・・、ｐｎ、四つの第１クロックピンＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４、及び一つの第２クロックピンＣＬＫ５を有する。本実施例では、入力インタフェース１は２５個の入力ピンｐ１、ｐ２、ｐ３、・・・、ｐ２５を有する。

そのうち、四つの第１クロックピンＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４の数量は、四つの第１レジスタ２１、２２、２３、２４の数量と同じであり、四つの第１クロックピンＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４はそれぞれ四つの第１レジスタ２１、２２、２３、２４のクロックピンＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４に対応し電気的に接続され、且つ第２クロックピンＣＬＫ５は第２レジスタ３１のクロックピンＣＬＫ５に対応し電気的に接続される。

該コントローラー５は、及び一つの第２クロックピンを有し、そのうち、該少なくとも二つの第１クロックピンの数量は該少なくとも二つの第１レジスタの数量と同じであり、該少なくとも二つの第１クロックピンはそれぞれ該少なくとも二つの第１レジスタのクロックピンに対応して電気的に接続され、該第２クロックピンは該第２レジスタ３１のクロックピンに対応して電気的に接続される。

コントローラー５はＦＰＧＡチップモジュール或いはＰＣ等の同等の効果を有するコントローラとされ得る。コントローラー５は第１時間Ｔ１の前に先に選択的に入力インタフェース１の四つの第１クロックピンＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４をそれぞれイネーブルする。

コントローラー５は順に或いは順番によらず、該入力インタフェース１の第１クロックピンＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４をイネーブルし、該入力インタフェース１の２５個の入力ピンｐ１、ｐ２、ｐ３、・・・、ｐ２５のデータ信号を該第１バス１０を通してバッチ伝送し、並びに順にイネーブルされた第１クロックピンＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４に対応する第１レジスタ２１、２２、２３、２４の２５個の入力ピンｄ１、ｄ２、ｄ３、・・・、ｄ２５を通して第１レジスタ２１、２２、２３、２４に暫時保存し、並びにそれと同期して第２ジレスタ３１に入力ピンを通して暫時保存する。

該コントローラー５は次の時間Ｔ２に入力インタフェース１の第２クロックピンＣＬＫ５をイネーブルし、第２レジスタ３１の１００個の出力ピンＱ１、Ｑ２、Ｑ３、・・・、Ｑ１００にデータ信号を出力インタフェース４０の１００個のデータ出力ピンＤＲ１、ＤＲ２、ＤＲ３、・・・、ＤＲ１００に向けて出力させる。

総合すると、本実施例中、コントローラー５を通して入力インタフェース１内のバーンインデータＩ１、Ｉ２、Ｉ３、Ｉ４（図示せず）は、入力インタフェース１の入力ピンｐ１、ｐ２、ｐ３、・・・、ｐ２５を通り第１バス１０に出力される。

第１クロックピンＣＬＫ１がイネーブルされた時、入力インタフェース１の入力ピンｐ１、ｐ２、ｐ３、・・・、ｐ２５は同期にバーンインデータＩ１を出力し、第１レジスタ２１に暫時保存し、第１クロックピンＣＬＫ２がイネーブルされた時、入力インタフェース１の入力ピンｐ１、ｐ２、ｐ３、・・・、ｐ２５は同期にバーンインデータＩ２を出力し、第１レジスタ２２に暫時保存し、第１クロックピンＣＬＫ３がイネーブルされた時、入力インタフェース１の入力ピンｐ１、ｐ２、ｐ３、・・・、ｐ２５は同期にバーンインデータＩ３を出力し、第１レジスタ２３に暫時保存し、第１クロックピンＣＬＫ４がイネーブルされた時、入力インタフェース１の入力ピンｐ１、ｐ２、ｐ３、・・・、ｐ２５は同期にバーンインデータＩ４を出力し、第１レジスタ２４に暫時保存し、並びに同期にバーンインデータＩ１、Ｉ２、Ｉ３、Ｉ４が第２レジスタ３１内に暫時保存される。更に第２クロックピンＣＬＫ５がイネーブルされることで、第２レジスタ３１内のバーンインデータＩ１、Ｉ２、Ｉ３、Ｉ４が出力インタフェース４０に提供されてチップのバーンインに使用される。

これにより、上述の第１レジスタ２１、２２、２３、２４と第２レジスタ３１を通して入力インタフェース１の入力ピンｐ１、ｐ２、ｐ３、・・・、ｐ２５は拡充され第２レジスタ３１の出力ピンＱ１、Ｑ２、Ｑ３、・・・、Ｑ１００となり、本発明はメモリバーンイン装置の有限なピン構造下で、ハードウエア設備を改造することなく、ピンを拡充し、並びにメモリバーンイン装置構造下でピン数の多いロジックチップをバーンインできるようにする目的を達成し、コストを節約し、快速、便利な長所を有する。

図３は本発明の第２実施例の表示図である。本実施例中、その構造は上述の実施例とほぼ同じであるが、異なるところは、コントローラー５０中の入力インタフェース５１が二つのみの第１クロックピンＣＬＫ１、ＣＬＫ２、二つのみの第１レジスタ６１、６２を有しているところである。本実施例中、第１レジスタ６１、６２はそれぞれが２５個の入力ピンｄ１、ｄ２、ｄ３、・・・、ｄ２５と２５個の出力ピンｑ１、ｑ２、ｑ３、・・・、ｑ２５を有している。これにより、第２レジスタ３２は僅かに５０個の入力ピンＤ１、Ｄ２、Ｄ３、・・・、Ｄ５０と僅かに５０個の出力ピンＱ１、Ｑ２、Ｑ３、・・・、Ｑ２５を有する。第１レジスタ６１、６２の数量はバーンインボード４２の必要とする出力インタフェース４１のピン数により弾性的に増減されるが、ただし、二つより少なくなることはなく、これにより弾性的に入力インタフェース５１の出力ピンｑ１、ｑ２、ｑ３、・・・、ｑ２５を拡充できる。

周知のインタフェースカード、及びバーンインボードの表示図である。本発明の第１実施例の表示図である。本発明の第２実施例の表示図である。

符号の説明

１、５１入力インタフェース１０第１バス２０第２バス
２１、２２、２３、２４第１レジスタ３１、３２第２レジスタ
４、４２バーンインボード４０、４１出力インタフェース
５、５０コントローラー６１、６２第１レジスタ
９インタフェースカード９０バーンインボード
９１出力ピン９２メモリチップ
ｐ１、ｐ２、ｐ３、・・・、ｐｎ入力ピン
ｄ１、ｄ２、ｄ３、・・・、ｄｎ入力ピン
Ｄ１、Ｄ２、Ｄ３、・・・、Ｄｍ入力ピン
ｑ１、ｑ２、ｑ３、・・・、ｑｎ出力ピン
Ｑ１、Ｑ２、Ｑ３、・・・、Ｑｍ出力ピン
ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４第１クロックピン
Ｔ１、Ｔ２時間ＤＲ１、ＤＲ２、ＤＲ３、・・・、ＤＲｍデータ出力ピン
ＣＬＫ５第２クロックピンＩ１、Ｉ２、Ｉ３、Ｉ４バーンインデータ

Claims

制御信号数量を拡充可能なチップバーンイン装置において、
第１バスと、
第２バスと、
少なくとも二つの第１レジスタであって、各該第１レジスタはＮ個の入力ピン、一つのクロックピン、及びＮ個の出力ピンを有し、そのうち、Ｎは１以上の正の整数を指し、該Ｎ個の入力ピン及び該クロックピンはそれぞれ該第１バスに電気的に接続され、該Ｎ個の出力ピンはそれぞれ該第２バスに電気的に接続される、該少なくとも二つの第１レジスタと、
第２レジスタであって、Ｍ個の入力ピン、一つのクロックピン、及びＭ個の出力ピンを有し、そのうち、ＭはＮより大きい正の整数を指し、該Ｍ個の入力ピンはそれぞれ該第２バスに電気的に接続され、並びにそれぞれ該少なくとも二つの第１レジスタのそのうち一つの出力ピンに対応して電気的に接続される、該第２レジスタと、
出力インタフェースであって、該第２レジスタのＭ個の出力ピンにそれぞれ対応し電気的に接続されるＭ個のデータ出力ピンを有する、該出力インタフェースと、
入力インタフェースであって、該第１バスに電気的に接続され、該入力インタフェースはＮ個の入力ピン、少なくとも二つの第１クロックピン、及び一つの第２クロックピンを有し、そのうち、該少なくとも二つの第１クロックピンの数量は該少なくとも二つの第１レジスタの数量と同じであり、該少なくとも二つの第１クロックピンはそれぞれ該少なくとも二つの第１レジスタのクロックピンに対応して電気的に接続され、該第２クロックピンは該第２レジスタのクロックピンに対応して電気的に接続される、該入力インタフェースと、
コントローラーであって、まず該入力インタフェースの該少なくとも二つの第１クロックピンをイネーブルした後、更に次の時間に該入力インタフェースの第２クロックピンをイネーブルする、該コントローラーと、
を包含したことを特徴とする、制御信号数量を拡充可能なチップバーンイン装置。
請求項１記載の制御信号数量を拡充可能なチップバーンイン装置において、該コントローラーはＦＰＧＡチップモジュールを包含することを特徴とする、制御信号数量を拡充可能なチップバーンイン装置。
請求項１記載の制御信号数量を拡充可能なチップバーンイン装置において、該コントローラーは順に該入力インタフェースの該少なくとも二つの第１クロックピンをイネーブルし、該入力インタフェースのＮ個の入力ピンのデータ信号は該第１バスを通してバッチ伝送され、並びに順にイネーブルされた第１クロックピンに対応する第１レジスタのＮ個の入力ピンを通して暫時保存され、並びに同期して第２ジレスタにその入力ピンを通して暫時保存されることを特徴とする、制御信号数量を拡充可能なチップバーンイン装置。
請求項１記載の制御信号数量を拡充可能なチップバーンイン装置において、該コントローラーは該次の時間に該入力インタフェースの該第２クロックピンをイネーブルし、該第２レジスタの該Ｍ個の入力ピンにデータ信号を該出力インタフェースの該Ｍ個のデータ出力ピンへと出力させることを特徴とする、制御信号数量を拡充可能なチップバーンイン装置。
請求項１記載の制御信号数量を拡充可能なチップバーンイン装置において、該正の整数Ｍは該正の整数Ｎの整数倍数とされることを特徴とする、制御信号数量を拡充可能なチップバーンイン装置。