JP2010063327A - スイッチング電源装置 - Google Patents

Abstract

【課題】ＰＦＣ電源装置にも適用できる、スタンバイ時の低消費電力化を図ることができるとともに、音鳴りを防止し、さらに無負荷から通常負荷への応答が速く、起動時の過電流の防止や短絡保護を行うことができるスイッチング電源装置を提供する。
【解決手段】通常負荷時はＰＷＭ制御を行い、軽負荷ではスイッチング素子のオン時間が固定のＰＦＭ制御を行い、前記交流電源が高電圧系か低電圧系かによってＰＦＭ制御における前記オン時間を変化させるので、スタンバイ時の低消費電力化，音鳴りおよび無負荷から通常負荷への応答の高速化を図ることができる。さらに、ヒステリシスコンパレータを用いて、交流電源の脈流電圧のピーク値の大きさを判断し、前記交流電源が高電圧系か低電圧系かを判別することができる。
【選択図】図１

Description

本発明は、ＰＦＭ制御とＰＷＭ制御を行うスイッチング電源装置に関し、特に交流電源の出力を整流した電圧を入力とし、軽負荷時の消費電力を削減するとともにトランスの音鳴りを防止するスイッチング電源装置に関する。

近年、環境への配慮から電気、電子機器に対する消費電力の低減化が要求されてきている。特に、ＯＡ機器のようなスタンバイ機能を備えた機器においては、スタンバイ時の消費電力の削減が急務となっている。このような状況を受け、各機器に電力を供給している電源自身もスタンバイ時の消費電力削減が必要となってきている。
上記の電源自身もスタンバイ時の消費電力を削減する方法として、通常動作時用の出力容量の大きな電源とスタンバイ時用の電源の二つの電源を用意する方法があるが、電源を二つ搭載することは、占有体積が大きくなることとコスト高になることで、廉価な実用品としては難しい。また、電源を一つだけ搭載した場合の消費電力の削減方法として、スイッチング電源装置を使用し、スタンバイ動作時にスイッチング素子であるパワーＭＯＳＦＥＴの駆動周波数（スイッチング周波数）を下げる方法が知られている。このスイッチング周波数を下げる方法には、負荷電流が基準値以下になったときに低いスイッチング周波数に切り換える方法（スイッチング周波数は２段階変化）と、基準値以下になったら負荷電流に応じてスイッチング周波数を低下させていく方法（スイッチング周波数は負荷電流に応じて連続的に変化）がある。

図５は上記のようなスイッチング電源装置の構成例を示す回路図である。交流電源ＡＰ１からの交流はダイオードスタックＤＳ１により全波整流され、コンデンサＣ１で平滑された直流電圧ＶｉｎがトランスＴの一次巻線Ｎ１に供給される。一次巻線Ｎ１には直列にスイッチング素子であるＭＯＳトランジスタＱ１が接続されており、ＩＣ（集積回路）化されたスイッチング制御回路１００からの駆動信号によりパワーＭＯＳトランジスタＱ１がオン（ＯＮ）、オフ（ＯＦＦ）し、これによりトランスＴの二次巻線Ｎ２に脈流が発生する。この脈流はダイオードＤ１によって整流され、コンデンサＣ２で平滑された出力電圧Ｖｏｕｔが負荷２００に供給される。

上記負荷２００への出力電圧Ｖｏｕｔは抵抗Ｒ１，Ｒ２により分圧・検出され、その検出値がシャントレギュレータＳＲ１内で図示しない基準電圧と比較された結果が、フォトカプラＰＣ１を介して、フィードバック信号ＶＦＢとしてスイッチング制御回路１００のＦＢ端子に入力される。すなわち、出力電圧Ｖｏｕｔの抵抗Ｒ１，Ｒ２による分圧値と基準電圧の差を増幅した誤差信号に応じた電流がフォトカプラＰＣ１の発光ダイオードＬＥＤに流れ、その電流に応じた光がフォトカプラＰＣ１のフォトトランジスタＰＴに入射されて光量に応じた電流がフォトカプラＰＣ１のフォトトランジスタＰＴに流れる。フォトトランジスタＰＴの出力（コレクタ）はスイッチング制御回路１００内の抵抗Ｒ４でプルアップされているので、フォトトランジスタＰＴに流れる電流が大きいほどＦＢ端子に入力されるフィードバック信号ＶＦＢの値は小さくなる（接地電位ＧＮＤに近くなる）。この構成により、出力電圧Ｖｏｕｔが上記基準電圧により設定される目標電圧より大きいほど、フォトトランジスタＰＴに大きな電流が流れてフィードバック信号ＶＦＢの値は小さくなり、逆に出力電圧Ｖｏｕｔが小さいほど、フォトトランジスタＰＴに流れる電流が小さくなってフィードバック信号ＶＦＢの値は大きくなる。また、負荷２００が軽負荷であるほど、負荷２００で消費する電流に比べてスイッチング電源装置がコンデンサＣ２に供給する電流が過剰傾向になるので、出力電圧Ｖｏｕｔが目標電圧より大きくなる。これにより、フィードバック信号ＶＦＢは負荷の大きさ（負荷２００で消費する電流の大きさ）を示す負荷信号ともみなすことができる。

また、トランスＴの一次巻線Ｎ１に電流が流れると補助巻線Ｎ３にも電圧が発生し、この電圧はダイオードＤ２により整流され、コンデンサＣ３で平滑されて、スイッチング制御回路１００の電源端子であるＶｃｃ端子に供給される。
電源の起動時など、スイッチング電源装置のスイッチング動作がされていないときは補助巻線Ｎ３から電力を供給することができないので、その場合は直流電圧Ｖｉｎから直接スイッチング制御回路１００のＶＨ端子および起動回路１０１を介して電力が供給される。すなわち、起動回路１０１が入力電圧Ｖｉｎからエネルギ供給を受けて、Ｖｃｃ端子を介してコンデンサＣ２に充電電流を供給する。Ｖｃｃ端子の電圧が所定電圧に達すると、起動回路１０１は充電電流の供給を停止する。

また、Ｖｃｃ端子には、基準電圧生成回路１０２が接続されている。基準電圧生成回路１０２は基準電圧５Ｖを生成し、それを上述の抵抗Ｒ４やスイッチング制御回路１００中の各回路に供給する。
また、スイッチング制御回路１００のＩＳ端子には、センス抵抗Ｒｓの両端電圧、すなわちパワーＭＯＳトランジスタＱ１に流れる電流の検出信号が入力される。なお、ＧＮＤは接地端子である。

このようなスイッチング電源装置は、通常出力電圧を一定に保つために、出力電圧を監視し、その情報をスイッチング素子を駆動するスイッチング制御回路にフィードバックし、スイッチング素子のパルス幅を調整するＰＷＭ（Pulse Width Modulation）制御を行い（負帰還制御）、ＯＵＴ端子よりパワーＭＯＳトランジスタＱ１をオンオフ駆動する信号を出力している。

上記のようなスイッチング電源装置において、特許文献１では、軽負荷時の電力変換効率を上げるために、負荷の軽重判定を行い、一定以上の負荷ではＰＷＭ制御を行い、軽負荷では負荷が無負荷になるに従いスイッチング周波数を低周波数側にシフトするとともに、スイッチング素子のオンパルス幅を徐々に長くするスイッチング電源装置が開示されている。

さらに特許文献１のスイッチング電源装置では、スイッチング電源装置の音鳴りを防止するために、直流電圧Ｖｉｎにより軽負荷時のスイッチング素子のオンパルス幅を変化させ、直流電圧Ｖｉｎが大きいとオンパルス幅を小さくすることも開示している。
この音鳴りおよびその防止について、図６，７を用いて説明する。音鳴りはトランスＴの磁化エネルギが大きいとき、すなわち負荷２００に流れる負荷電流がある程度大きいときにスイッチング周波数が可聴周波数になると発生するものである。一方、上記のように低負荷時はスイッチング周波数を低周波数側にシフトすることが望ましい。そのため、スイッチング周波数は図６に示すような特性とされる。

図６は、交流入力電圧１００Ｖａｃに対して最適となるよう設定されるスイッチング周波数特性で、横軸は負荷の大きさ（具体的には負荷電流を表わす信号、もしくは上記のフィードバック信号ＶＦＢにより表わされる）、縦軸はスイッチング周波数である。図中、待機電力悪と示されている領域は、負荷が軽いのにもかかわらずスイッチング周波数が高いので、スイッチング電源装置の電力変換効率が悪化し、待機電力特性が悪化する領域である。また、音鳴りと示されている領域はスイッチング周波数が可聴周波数で、かつトランスＴの磁化エネルギが大きくて音鳴りが発生する領域である。図６は、１００Ｖａｃの場合にこれらの領域を避けて、待機電力の悪化および音鳴りを避けるようにしたものである。

しかしながら、軽負荷時のスイッチング素子のオンパルス幅をそのままにして交流入力電圧を１００Ｖａｃから２００Ｖａｃに変えると、負荷が１００Ｖａｃの場合より大きいところからスイッチング周波数の低周波数化が開始してしまい、結果としてスイッチング周波数特性が音鳴りの領域を通過してしまうことになる。すなわち、このスイッチング電源装置は２００Ｖａｃで音鳴りを生じてしまう。

これを防止するために、特許文献１のスイッチング電源装置では、直流電圧Ｖｉｎにより軽負荷時のスイッチング素子のオンパルス幅を変化させ、２００Ｖａｃのオンパルス幅を小さくすることにより、図７に示すように、交流入力電圧が１００Ｖａｃと２００Ｖａｃとでスイッチング周波数特性が変わらないようにしている。
特開２００４−３０４８８５号公報

特許文献１のスイッチング電源装置は、軽負荷では負荷が無負荷になるに従いスイッチング素子のオンパルス幅を徐々に長くするものである。これにより、負荷が軽いほどパワーＭＯＳトランジスタＱ１が１回にオンする時間が長くなり、これにより出力電圧Ｖｏｕｔの脈動が大きくなってしまうという問題がある。また、負荷が軽いほどオン時間が長くなることからオフ時間も非常に長くなり、周波数が極度に低くなり、負荷のメインスイッチがオフからオンになるなど、負荷が急に重くなったときの応答が遅れるという問題点がある。

さらに、特許文献１のスイッチング電源装置は、直流電圧Ｖｉｎがほとんど完全に平滑化された定電圧となっていることを前提としていて（例えば、特許文献１の図３）、力率改善電源装置（以下、ＰＦＣ電源装置）には適用できないという問題がある。ＰＦＣ電源装置では、力率を改善するために交流電源の位相情報を残した信号をスイッチング制御回路に伝える必要があることから、図５に示すコンデンサＣ１はスイッチング動作によるリップルを除去するだけの小さな容量値のものが用いられ、直流電圧Ｖｉｎは、後で説明する図２に示されるような正電圧の脈流電圧波形となる。このような波形は、特許文献１のスイッチング電源装置では扱うことができず、直流電圧Ｖｉｎの大小を判断することができない。

また、特許文献１には、短絡を含む過負荷時の保護やスイッチング電源装置の起動時の過電流の対策については何も示されていない。
本発明は、このような点に鑑みてなされたものであり、ＰＦＣ電源装置にも適用できる、スタンバイ時の低消費電力化を図ることができるとともに、音鳴りを防止し、さらに無負荷から通常負荷への応答が速く、起動時の過電流の防止や短絡保護を行うことができるスイッチング電源装置を提供することを目的とする。

そこで、上記課題を解決するために、請求項１に係る発明は、交流電源の出力を整流した電圧を入力とするスイッチング電源装置であって、負荷の大きさを示す負荷信号により軽負荷と判断されるとスイッチング素子のオン時間が固定のＰＦＭ（Pulse Frequency Modulation）制御を行い、軽負荷でないと判断されるとＰＷＭ制御を行うスイッチング制御回路を有し、前記スイッチング制御回路は、前記交流電源が高電圧系か低電圧系かによってＰＦＭ制御における前記オン時間を変化させることを特徴とする。

請求項２に係る発明は、請求項１に係る発明において、第１の基準電圧および該第１の基準電圧より低電圧の第２の基準電圧と前記交流電源の脈流電圧を比較するヒステリシスコンパレータを有し、前記脈流電圧が前記第１の基準電圧と前記第２の基準電圧の間の電圧を有する第３の基準電圧より大きい値から減少して前記第３の基準電圧に等しくなったときの前記ヒステリシスコンパレータの出力により、前記交流電源が高電圧系か低電圧系かを判断することを特徴とする。

請求項３に係る発明は、前記スイッチング制御回路は、請求項１または２に係る発明において、前記ＰＷＭ制御時に所定の条件を満たすとスイッチング素子のオン期間を所定の最小オン期間とすることを特徴とする。
請求項４に係る発明は、請求項３に係る発明において、前記最小オン期間は、前記ＰＦＭ制御における前記スイッチング素子のオン期間より短いことを特徴とする。

請求項５に係る発明は、請求項３または４に係る発明において、前記負荷信号により判断される負荷の大きさが定格値以上になることを前記所定の条件とすることを特徴とする。
請求項６に係る発明は、前記負荷信号は、請求項１ないし５のいずれかに係る発明において、前記スイッチング電源装置の出力電圧の検出値と基準値との差を検出した誤差信号であることを特徴とする。

請求項７に係る発明は、前記負荷信号は、請求項１ないし５のいずれかに係る発明において、前記スイッチング素子に流れる電流を検出した検出信号であることを特徴とする。

本発明のスイッチング電源装置は、通常負荷時はＰＷＭ制御を行い、軽負荷ではスイッチング素子のオン時間が固定のＰＦＭ（Pulse Frequency Modulation）制御を行い、前記交流電源が高電圧系か低電圧系かによってＰＦＭ制御における前記オン時間を変化させるので、スタンバイ時の低消費電力化，音鳴りおよび無負荷から通常負荷への応答の高速化を図ることができる。さらに、ヒステリシスコンパレータを用いて、交流電源の脈流電圧のピーク値の大きさを判断し、前記交流電源が高電圧系か低電圧系かを判別することができる。

以下、本発明の実施の形態を図面を参照して説明する。
図１は本発明の実施の形態のスイッチング電源装置に関し、そのスイッチング制御回路の要部を示す図である。なお、スイッチング電源装置としての全体構成は図５と同じである。但し、ＶＨ端子には交流電源ＡＰ１からの交流を全波整流したものが入力される場合と、半波整流されたものが入力される場合とがあり、図５ではダイオードスタックＤＳ１により全波整流されものが入力されている場合を例示したが、図１ではダイオードＤ３により半波整流されたものが入力された場合を示す。なお、本発明は、全波整流，半波整流のいずれにも適用できるものである。本実施の形態のスイッチング電源装置としてはＰＦＣ電源装置を考えるので、ＶＨ端子に入力される電圧Ｖｖｈの波形は図２（ｂ）に示すような脈流波形となる。なお、ＶＨ端子に全波整流したものが入力される場合は、図２（ａ）に示すような波形になる。

スイッチング制御回路において、電圧Ｖｖｈは起動回路１０１に入力されるとともに分圧抵抗Ｒａ，Ｒｂによって１／１００に分圧され、当該分圧信号ＶｖｈｄはヒステリシスコンパレータＣＭＰ１の反転入力端子に入力される。ヒステリシスコンパレータＣＭＰ１には２つの基準電圧１．０５Ｖと１．００Ｖが２つの非反転入力端子に入力されていて、ヒステリシスコンパレータＣＭＰ１はその出力信号ＣＬＫ２がＨ（Ｈｉｇｈ）のとき分圧信号Ｖｖｈｄと基準電圧１．０５Ｖの比較を行い、出力信号ＣＬＫ２がＬ（Ｌｏｗ）のとき分圧信号Ｖｖｈｄと基準電圧１．００Ｖの比較を行う。すなわち、ヒステリシスコンパレータＣＭＰ１は、分圧信号Ｖｖｈｄが高い値から減少するときは基準電圧１．００Ｖとの比較を行い、分圧信号Ｖｖｈｄが低い値から増大するときは基準電圧１．０５Ｖとの比較を行う。

また、分圧信号ＶｖｈｄはヒステリシスコンパレータＣＭＰ２の非反転入力端子にも入力されている。ヒステリシスコンパレータＣＭＰ２には２つの基準電圧２．２０Ｖと０．７０Ｖが２つの反転入力端子に入力されていて、ヒステリシスコンパレータＣＭＰ２はその出力信号ＤＡＴＡがＨ（Ｈｉｇｈ）のとき分圧信号Ｖｖｈｄと基準電圧０．７０Ｖの比較を行い、出力信号ＤＡＴＡがＬ（Ｌｏｗ）のとき分圧信号Ｖｖｈｄと基準電圧２．２０Ｖの比較を行う。すなわち、ヒステリシスコンパレータＣＭＰ２は、分圧信号Ｖｖｈｄが高い値から減少するときは基準電圧０．７０Ｖとの比較を行い、分圧信号Ｖｖｈｄが低い値から増大するときは基準電圧２．２０Ｖとの比較を行う。

信号ＣＬＫ２はＤフリップフロップＦＦ１のクロック端子ＣＬＫに入力され、信号ＤＡＴＡはＤフリップフロップＦＦ１のデータ入力端子Ｄに入力されている。この構成により、ＤフリップフロップＦＦ１は信号ＣＬＫ２の立ち上がりで信号ＤＡＴＡを読み取り、それを出力端子Ｑから信号ｐｌｓｗとして出力し、パルス幅セレクタ１０に入力する。
ＦＢ端子からのフィードバック信号ＶＦＢは軽負荷判定部２０に入力され、軽負荷判定部２０はフィードバック信号ＶＦＢから負荷の大きさを判断し、その結果により発振器３０にスイッチング周波数を決めるクロックＣＬＫ１の周波数を指示する。すなわち、フィードバック信号ＶＦＢにより負荷がある程度以上大きい負荷と判断したら（ＶＦＢの値が所定値以上だったら）ＰＷＭ制御のための固定周波数を指示し、軽負荷と判断したらＰＦＭ制御のための、負荷が軽くなるほど低くなる周波数を指示する。発振器３０から出力されたクロックＣＬＫ１は、パルス幅セレクタ１０に入力される。

また、フィードバック信号ＶＦＢは、起動および負荷短絡も含む過負荷を検出する負荷検出回路４０およびＰＷＭ比較器５０にも入力される。負荷検出回路４０はフィードバック信号ＶＦＢを、過負荷を判断する基準値と比較し、ＶＦＢが当該基準値以上であれば過負荷と判断し、過負荷状態に関する情報を信号ＯＬ（過負荷であればＨ、過負荷でなければＬ）としてパルス幅セレクタ１０に入力する。パルス幅セレクタ１０はクロック信号ＣＬＫ１によりトリガーされる３種類のオン幅（値がＨである期間）を生成する回路であり、信号ＯＬおよび信号ｐｌｓｗにより選択された３種類のオン幅の信号のうちの１つが信号ＰＷｏｎとして出力され、オアゲートＯＲ１およびＲＳフリップフロップＦＦ２のセット端子Ｓに入力される。

ＰＷＭ比較器５０はＰＷＭ制御におけるスイッチング素子のオン期間の終了を決めるための回路であり、フィードバック信号ＶＦＢを三角波もしくは鋸波と比較し、両者が等しくなった時点でＲＳフリップフロップＦＦ２をリセットする（電圧モード）。もしくは、フィードバック信号ＶＦＢをＩＳ端子の電圧と比較し、両者が等しくなった時点でＲＳフリップフロップＦＦ２をリセットする（電流モード）。ＲＳフリップフロップＦＦ２のＱ出力がＨである期間は、ＰＷＭ制御においてスイッチング素子をオンさせるオン期間である。このように決められるオン期間は、負荷が大きい（重い）ほど長く、小さい（軽い）ほど短くなる。ＲＳフリップフロップＦＦ２のＱ出力は、インバータＩＮＶにより反転された信号ＯＬとアンドゲートＡＮＤで論理積をとられてオアゲートＯＲ１に入力される。

オアゲートＯＲ１は、過負荷でない場合（信号ＯＬがＬのとき）はＲＳフリップフロップＦＦ２のＱ出力もしくは信号ＰＷｏｎのうち幅の広い方の信号を出力部６０に伝達する。過負荷の場合（信号ＯＬがＨのとき）は信号ＰＷｏｎを出力部６０に伝達する。そしてこのときの信号ＰＷｏｎのオン幅は、後述のように、最小のオン幅Ｔ１となる。通常のＰＷＭ制御時では、ＰＷＭ比較器５０で決まるオン期間の方が信号ＰＷｏｎによるオン期間より長いので、出力部６０にはＲＳフリップフロップＦＦ２のＱ出力が伝達される。一方、ＰＦＭ制御となる軽負荷時では、ＰＷＭ比較器５０で決まるオン期間が短くなり、信号ＰＷｏｎによるオン期間の方が長くなるので、出力部６０には信号ＰＷｏｎが伝達される。出力部６０はその入力に従い、ＯＵＴ端子を介してパワーＭＯＳトランジスタＱ１をオンオフ駆動する信号を出力する。

以上の構成のスイッチング制御回路が、どのように交流電源ＡＰ１が高圧系（ＡＣ２００Ｖ）か、低圧系（ＡＣ１００Ｖ）であるかを判別し、さらに、その情報と過負荷状態に関する情報を信号ＯＬからスイッチング素子のオン期間をどのように決めるかについて説明する。
交流電源ＡＰ１が高圧系か低圧系かの判別は、ヒステリシスコンパレータＣＭＰ１，ＣＭＰ２とＤフリップフロップＦＦ１により実行される。交流電源ＡＰ１が高圧系（ＡＣ２００Ｖ）であれば、図２に示すＶｖｈの脈流波形のピークは２２０Ｖｄｃを超え、分圧信号Ｖｖｈｄは２．２０Ｖを超えるから、Ｖｖｈの脈流波形のピーク近傍でヒステリシスコンパレータＣＭＰ２の出力信号ＤＡＴＡはＨになり、その状態ＨはＶｖｈｄが０．７０Ｖ以下になるまで、すなわちＶｖｈが７０Ｖｄｃ以下になるまで保持される。ＶｖｈおよびＶｖｈｄがピークを超えて減少していき、Ｖｖｈｄ＝１．００ＶすなわちＶｖｈ＝１００Ｖｄｃを切るとヒステリシスコンパレータＣＭＰ１の出力信号ＣＬＫ２がＨとなり、出力信号ＣＬＫ２がＨとなるタイミングでヒステリシスコンパレータＣＭＰ２の出力信号ＤＡＴＡ＝ＨがＤフリップフロップＦＦ１に読み込まれる。なお、この後Ｖｖｈｄの値がさらに減少して０．７０Ｖ以下になるとヒステリシスコンパレータＣＭＰ２の出力信号ＤＡＴＡはＬになる。

一方、交流電源ＡＰ１が低圧系（ＡＣ１００Ｖ）であれば、図２に示すＶｖｈの脈流波形のピークはせいぜい１４４Ｖｄｃであるから、分圧信号Ｖｖｈｄが２．２０Ｖを超えることはなく、ヒステリシスコンパレータＣＭＰ２の出力信号ＤＡＴＡは常にＬとなる。
すなわち、交流電源ＡＰ１が高圧系（ＡＣ２００Ｖ）であればＤフリップフロップＦＦ１にＨが読み込まれ、低圧系（ＡＣ１００Ｖ）であればＬが読み込まれることになる。従い、ＤフリップフロップＦＦ１のＱ出力である信号ｐｌｓｗがＨであれば交流電源ＡＰ１が高圧系（ＡＣ２００Ｖ）であることを意味し、Ｌであれば低圧系（ＡＣ１００Ｖ）であることを意味する。

以上の動作の例を図３のタイミングチャートに示す。図３のタイミングチャートは、交流電源ＡＰ１が低圧系（ＡＣ１００Ｖ）から高圧系（ＡＣ２００Ｖ）に移行したとすると、これをどのように判別するかを示すものである。時刻ｔ０までは交流電源ＡＰ１が低圧系（ＡＣ１００Ｖ）であるので、ＶＨ端子に入力される整流電圧Ｖｖｈが２２０Ｖを超えることがなく、ヒステリシスコンパレータＣＭＰ２の出力信号ＤＡＴＡはＬのままである。時刻ｔ０を過ぎた時点で交流電源ＡＰ１が高圧系（ＡＣ２００Ｖ）に移行するので、時刻ｔ１でヒステリシスコンパレータＣＭＰ２の出力信号ＤＡＴＡはＬからＨに変化する。その後、整流電圧Ｖｖｈが減少して時刻ｔ２で１００ＶになるとヒステリシスコンパレータＣＭＰ１の出力信号ＣＬＫ２がＨとなり、ヒステリシスコンパレータＣＭＰ２の出力信号ＤＡＴＡ＝ＨがＤフリップフロップＦＦ１に読み込まれて、ＤフリップフロップＦＦ１のＱ出力信号である信号ｐｌｓｗがＨとなる。以降、交流電源ＡＰ１が高圧系（ＡＣ２００Ｖ）であり続ければ、信号ＣＬＫ２がＨとなるときは信号ＤＡＴＡ常にＨであるので、信号ｐｌｓｗはＨの状態を保持する。

パルス幅セレクタ１０は信号ＯＬおよびｐｌｓｗにより３種類のパルス幅を、以下のように切り替えて信号ＰＷｏｎを出力する。まず、信号ＯＬがＨで過負荷状態であることを示す場合は最も短いパルス幅Ｔ１を選択する。パルス幅Ｔ１は過負荷状態においても、スイッチング電源の出力を完全には遮断せず、最小限の電力を負荷に供給するためのものである。このパルス幅Ｔ１は、長いと過電流の防止効果が薄れるので、必要最小限のものにする必要がある。

信号ＯＬがＬで過負荷状態でないことを示す場合は、信号ｐｌｓｗに従いパルス幅が選択され、信号ｐｌｓｗがＨのとき、すなわち交流電源ＡＰ１が高圧系（ＡＣ２００Ｖ）であるときは中間のパルス幅Ｔ２を選択し、信号ｐｌｓｗがＬのとき、すなわち交流電源ＡＰ１が低圧系（ＡＣ１００Ｖ）であるときは最も幅の広いパルス幅Ｔ３を選択する。
図４にパルス幅セレクタ１０の構成例を示す。図４のセレクタ回路はＰチャネルＭＯＳトランジスタＱＰ１，ＱＰ２，ＱＰ３，ＱＰ４，ＱＰ５，ＱＰ６，ＱＰ７、ＮチャネルＭＯＳトランジスタＱＮ１、インバータＩＮＶ１，ＩＮＶ２，ＩＮＶ３、オアゲートＯＲ２，ＯＲ３、コンデンサＣＴ、基準電圧源Ｖｒｅｆ（その出力電圧もＶｒｅｆとする）およびコンパレータＣＭＰ３を有している。ＰチャネルＭＯＳトランジスタＱＰ１，ＱＰ２，ＱＰ３はそれぞれのゲートに共通に入力されているバイアス電圧Ｖｂｉａｓによりそれぞれのトランジスタに流れる電流が制御されていて、トランジスタＱＰ１のＷ／Ｌ（ゲート幅／ゲート長）＞トランジスタＱＰ２のＷ／Ｌ＞トランジスタＱＰ３のＷ／Ｌとされているため、トランジスタＱＰ１に流れる電流＞トランジスタＱＰ２に流れる電流＞トランジスタＱＰ３に流れる電流、となる。トランジスタＱＰ４，ＱＰ５，ＱＰ６はそれぞれトランジスタＱＰ１，ＱＰ２，ＱＰ３に流れる電流を後段の回路に流すか否かを制御するスイッチであり、それぞれインバータＩＮＶ１，オアゲートＯＲ２，ＯＲ３の出力により制御されている。インバータＩＮＶ１，ＩＮＶ２、オアゲートＯＲ２，ＯＲ３は信号ｐｌｓｗおよび信号ＯＬによりトランジスタＱＰ４，ＱＰ５のオンオフを決めるロジック回路である。信号ＯＬがＨであればインバータＩＮＶ１の出力がＬで、オアゲートＯＲ２，ＯＲ３の出力はともにＨとなり、トランジスタＱＰ４がオンし、トランジスタＱＰ５，ＱＰ６はともにオフとなる。このとき、トランジスタＱＰ１に流れる電流だけが後段の回路に流されることになる。信号ＯＬがＬのときはトランジスタＱＰ４がオフし、このとき信号ｐｌｓｗがＨであれば、オアゲートＯＲ２，ＯＲ３の出力はそれぞれＬ，Ｈとなり、トランジスタＱＰ５がオン、ＱＰ６がオフとなり、トランジスタＱＰ２に流れる電流が後段の回路に流れる。信号ＯＬがＬのとき、信号ｐｌｓｗがＬであれば、同様にランジスタＱＰ３に流れる電流が後段の回路に流れる。

トランジスタＱＰ１〜ＱＰ３のうち信号ＯＬ，ｐｌｓｗにより選択されたものがトランジスタＱＰ７に接続される。トランジスタＱＰ７，ＰＮ１のゲートにはインバータＩＮＶ３により反転された信号ＣＬＫ１が印加され、信号ＣＬＫ１がＬのときトランジスタＱＰ７がオフ、ＱＮ１がオンとなって、コンデンサＣＴが放電されてコンデンサＣＴの両端電圧がゼロとなる。信号ＣＬＫ１がＨになるとトランジスタＱＰ７がオン、ＱＮ１がオフとなって、トランジスタＱＰ１〜ＱＰ３のうち信号ＯＬ，ｐｌｓｗにより選択されたものに流れる電流がコンデンサＣＴを充電し、コンデンサＣＴの両端電圧が基準電圧Ｖｒｅｆに達するとコンパレータＣＭＰ３の出力信号ＰＷｏｎがＨからＬに反転する。ここで信号ＣＬＫ１がＬである期間をごく短いものとすれば、出力信号ＰＷｏｎがＨであるＨ期間は、トランジスタＱＰ７に流れる電流によりコンデンサを両端電圧ゼロから充電していき基準電圧Ｖｒｅｆに達するまでの時間となる。このＨ期間はトランジスタＱＰ７に流れる電流値に反比例するから、信号ＯＬ，ｐｌｓｗによりトランジスタＱＰ１が選択されたときＨ期間は最小のパルス幅Ｔ１を与え、トランジスタＱＰ２，ＱＰ３が選択されたときはそれぞれパルス幅Ｔ２，Ｔ３を与える。以上により図４に関し説明したパルス幅セレクタ１０の動作が実現される。

本発明の実施の形態のスイッチング電源装置に関し、そのスイッチング制御回路の要部を示す図である。 交流電源ＡＰ１の出力を整流した波形図であり、図２（ａ）は全波整流の場合、図２（ｂ）は半波整流の場合である。 交流電源ＡＰ１が低圧系（ＡＣ１００Ｖ）から高圧系（ＡＣ２００Ｖ）に移行したとすると、これをどのように判別するかを示すタイミングチャートである。 本発明の実施の形態の電流モードのスイッチング制御回路の要部を示す図である。 図４にパルス幅セレクタ１０の構成例を示す回路図である。 スイッチング電源装置が音鳴りする場合の、負荷の大きさとスイッチング周波数の関係を示す図である。 スイッチング電源装置の音鳴りを防止した場合の、負荷の大きさとスイッチング周波数の関係を示す図である。

符号の説明

１０ パルス幅セレクタ
２０ 軽負荷判定部
３０ 発振器
４０ 過負荷検出回路
５０ ＰＷＭ比較器
６０ 出力部
１００ ＩＣ（集積回路）化されたスイッチング制御回路
１０１ 起動回路
１０２ 基準電圧生成回路
２００ 負荷
ＡＮＤ アンドゲート
ＡＰ１ 交流電源
Ｃ１，Ｃ２，Ｃ３，ＣＴ コンデンサ
ＣＭＰ１，ＣＭＰ２ ヒステリシスコンパレータ
ＣＭＰ３ コンパレータ
Ｄ１，Ｄ２，Ｄ３ ダイオード
ＤＳ１ ダイオードスタック
ＦＦ１ Ｄフリップフロップ
ＦＦ２ ＲＳフリップフロップ
ＩＮＶ，ＩＮＶ１，ＩＮＶ２，ＩＮＶ３ インバータ
ＬＥＤ フォトカプラＰＣ１の発光ダイオード
Ｎ１ トランスＴの一次巻線
Ｎ２ トランスＴの二次巻線
Ｎ３ トランスＴの補助巻線
ＯＲ１，ＯＲ２，ＯＲ３ オアゲート
ＰＣ１ フォトカプラ
ＰＴ１ フォトカプラＰＣ１のフォトトランジスタ
Ｑ１ スイッチング素子（ＭＯＳトランジスタ）
ＱＰ１〜ＱＰ７ ＰチャネルＭＯＳトランジスタ
ＱＮ１ ＮチャネルＭＯＳトランジスタ
Ｒ１〜Ｒ４，Ｒａ，Ｒｂ 抵抗
Ｒｓ センス抵抗
Ｔ トランス

Claims (7)

1. 交流電源の出力を整流した電圧を入力とするスイッチング電源装置であって、
   負荷の大きさを示す負荷信号により軽負荷と判断されるとスイッチング素子のオン時間が固定のＰＦＭ制御を行い、軽負荷でないと判断されるとＰＷＭ制御を行うスイッチング制御回路を有し、
   前記スイッチング制御回路は、前記交流電源が高電圧系か低電圧系かによってＰＦＭ制御における前記オン時間を変化させることを特徴とするスイッチング電源装置。
2. 第１の基準電圧および該第１の基準電圧より低電圧の第２の基準電圧と前記交流電源の脈流電圧を比較するヒステリシスコンパレータを有し、前記脈流電圧が前記第１の基準電圧と前記第２の基準電圧の間の電圧を有する第３の基準電圧より大きい値から減少して前記第３の基準電圧に等しくなったときの前記ヒステリシスコンパレータの出力により、前記交流電源が高電圧系か低電圧系かを判断することを特徴とする請求項１に記載のスイッチング電源装置。
3. 前記スイッチング制御回路は、前記ＰＷＭ制御時に所定の条件を満たすとスイッチング素子のオン期間を所定の最小オン期間とすることを特徴とする請求項１または２に記載のスイッチング電源装置。
4. 前記最小オン期間は、前記ＰＦＭ制御における前記スイッチング素子のオン期間より短いことを特徴とする請求項３記載のスイッチング電源装置。
5. 前記負荷信号により判断される負荷の大きさが定格値以上になることを前記所定の条件とすることを特徴とする請求項３または４記載のスイッチング電源装置。
6. 前記負荷信号は、前記スイッチング電源装置の出力電圧の検出値と基準値との差を検出した誤差信号であることを特徴とする請求項１ないし５のいずれかに記載のスイッチング電源装置。
7. 前記負荷信号は、前記スイッチング素子に流れる電流を検出した検出信号であることを特徴とする請求項１ないし５のいずれかに記載のスイッチング電源装置。

Images