JP2010051115A - 整流制御装置、全波整流回路、受電装置および無接点電力伝送システム - Google Patents
整流制御装置、全波整流回路、受電装置および無接点電力伝送システム Download PDFInfo
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Abstract
【課題】 同期整流方式の全波整流回路において、同期整流素子のオン/オフのタイミングを高精度に制御し、全波整流回路の損失や発熱の低減、エネルギー効率の改善を図る。
【解決手段】 整流制御装置は、同期整流素子のオン/オフのタイミングを制御するためのタイミング制御回路200を含み、タイミング制御回路200は、第1のスイッチ回路SW1と、サンプリングコンデンサCXと、電圧反転回路としてのインバータINV10と、インバータINV10の入力ノードと出力ノードとの間に設けられる第2のスイッチSW2と、有する。例えば、インバータの閾値電圧と整流電圧Voutとの電位差をサンプリングコンデンサCXによってサンプリングした後、整流電圧Voutを交流電圧VC1に切り換え、整流電圧Voutと交流電圧VC1の大小を、インバータの閾値電圧を基準として、高速かつ高精度に検出する。
【選択図】 図5
【解決手段】 整流制御装置は、同期整流素子のオン/オフのタイミングを制御するためのタイミング制御回路200を含み、タイミング制御回路200は、第1のスイッチ回路SW1と、サンプリングコンデンサCXと、電圧反転回路としてのインバータINV10と、インバータINV10の入力ノードと出力ノードとの間に設けられる第2のスイッチSW2と、有する。例えば、インバータの閾値電圧と整流電圧Voutとの電位差をサンプリングコンデンサCXによってサンプリングした後、整流電圧Voutを交流電圧VC1に切り換え、整流電圧Voutと交流電圧VC1の大小を、インバータの閾値電圧を基準として、高速かつ高精度に検出する。
【選択図】 図5
Description
本発明は、整流制御装置、全波整流回路、受電装置および無接点電力伝送システム等に関する。
全波整流回路は一般に、整流ブリッジと、平滑コンデンサとにより構成される。整流方式としては、ダイオード整流方式と、同期整流方式とがある。
ダイオード整流方式は、複数のダイオード(例えば、PN接合ダイオード)を用いて構成される整流ブリッジにより、交流電圧を整流電圧(直流電圧)に変換する方式である。但し、ダイオード整流方式の場合、ダイオードに順方向電圧が発生し、ダイオード損失が生じる。
同期整流方式は、ダイオードの代わりに、低損失の能動素子(例えばパワーMOSFET)を使用すると共に、例えば、タイミング制御回路(制御IC等)が、その能動素子のオン/オフを適切なタイミングで切り換える。同期整流方式では、パワーMOSFETの他、例えば、パワー系バイポーラトランジスタを使用する場合もあり得る。
本明細書では、同期整流方式を実現するために使用される能動素子を、「同期整流素子」という。低損失であり、かつ、制御信号を制御ノードに入力することによってオン/オフを制御することが可能であれば、その種類は問わない。なお、MOSFETの場合、ゲートが制御ノードであり、バイポーラトランジスタの場合、ベースが制御ノードである。但し、MOSFET(パワーMOSFET)は、省電力性に優れ、耐圧も高いため、同期整流素子として適している。
パワーMOSFETを用いた同期整流方式の整流回路は、例えば、特許文献1および特許文献2に記載されている。
特許文献1に記載される整流回路は、整流回路の入力端子と出力端子との間の電位差を比較器により測定し、その比較器の出力信号によって、入力端子と出力端子との間に接続されているパワーMOSFETのオン/オフを制御する。
特許文献2に記載される整流回路(全波ブリッジ整流回路)は、4つのパワーMOSFETと、各パワーMOSFETのオン/オフを制御するための4つの比較器と、によって構成される。比較器は、入力端子の電圧と、直流出力電圧Vddあるいは接地電位GNDとを比較し、各比較器の出力信号によって、各パワーMOSFETのオン/オフを制御する。
特表昭60−502135号公報
特開平9−131064号公報
特許文献1および特許文献2に記載の同期整流方式の整流回路では、整流回路の入力端子の電圧(すなわち交流信号の電圧)と、整流回路の出力端子の電圧(すなわち整流電圧)あるいは基準電位(例えばGND)とを、比較器によって比較し、入力端子と出力端子との間に接続されるMOSFET(同期整流素子)のオン/オフを制御する。
具体的には、例えば、交流信号の電圧が整流電圧を超えたことが比較器によって検出されると(第1のオンタイミング検出)、比較器の出力信号のレベルが反転してMOSFETがオンする。また、交流信号の電圧が整流電圧を下回ったことが比較器によって検出されると(第1のオフタイミング検出)、比較器の出力信号のレベルが反転してMOSFETがオフする。
また、例えば、交流信号の電圧が、基準電位(GND)を下回ったことが比較器によって検出されると(第2のオンタイミング検出)、比較器の出力信号のレベルが反転してMOSFETがオンする。また、交流信号の電圧が基準電位(GND)を超えたことが検出されると(第2のオフタイミング検出)、比較器の出力信号のレベルが反転してMOSFETがオフする。
しかし、実際の比較器は、比較する電圧の電圧差がある程度大きくないと、電圧の比較を実行することができない。したがって、上述の第1のオンタイミング検出、第1のオフタイミング検出、第2のオンタイミング検出ならびに第2のオフタイミング検出の各々において検出遅延が生じ、MOSFETの正確なタイミングでのターンオンやターンオフを実現するのは困難である。
また、MOSFETのオン抵抗は小さいため、MOSFETがオンすると、ソース(入力端子)とドレイン(出力端子)とは低抵抗を介して直結された状態となり、ソース(入力端子)の電圧は、ドレイン(出力端子)から得られる整流電圧(すなわち、平滑コンデンサによって平滑された直流電圧)に近い電圧となる。つまり、MOSFETがオンした状態では、ソース・ドレイン電圧(VDS)は、極めて小さくなり、したがって、ソース電圧が、ドレイン電圧を下回る時点を、正確に検出することは困難である。
また、比較器を構成するトランジスタの特性(例えばMOSFETのしきい値電圧Vth)は、例えば製造条件によってばらつくため、厳密にいえば、比較器の電圧比較能力にバラツキが生じる。また、比較器の入力オフセットにもバラツキが生じる。素子特性のばらつきは、より高精度な電圧比較を実現する上で障害となる。
また、整流回路に入力される交流信号は、2次コイルのインダクタンス、MOSFETの寄生容量、整流電圧(平滑出力)の微小な変動等の影響を受けて、発振傾向を示し、正確な正弦波(あるいは余弦波)とはならない。このことは、より高精度な電圧比較を困難にする一因となる。
上述のような要因によって、MOSFETのターンオンが遅れると、ボディダイオード(MOSFETに寄生し、ソースからドレインに向かう方向を順方向とする寄生ダイオード)がオンすることによるダイオード損失が発生し、余分な発熱も生じる。
また、MOSFETのターンオフが遅れると、平滑コンデンサに蓄積されている電荷がMOSFETを経由して放電される。つまり、電流の逆流が生じ、これによって、整流回路のエネルギー効率が低下する。
整流回路のエネルギー効率を改善するためには、電荷の逆流が生じる期間を最小限にすることが重要であるが、上述のとおり、入力端子の電圧(交流電圧)が出力端子の電圧(整流電圧)よりも、ある程度、低くならないと比較器の出力レベルが反転しないため、正確な電圧比較が基本的に困難であり、さらに、MOSFETがオン状態のときは、MOSFETのソース電圧とドレイン電圧との電位差が極めて小さくなり、かつ、比較対象の電圧は安定せず、絶えず微妙に変動し、これらの要因によって、正確な電圧比較は、より困難となる。
例えば、無接点電力伝送システムの受電装置に整流回路が設けられる場合、無接点電力伝送システムでは高い伝送効率が求められることから、整流回路の損失の低減やエネルギー効率の改善は極めて重要な課題となる。したがって、従来にない、より高精度な同期整流素子のタイミング制御を実現することが重要である。
本発明の幾つかの態様によれば、従来にない、高精度の同期整流素子のオン/オフのタイミング制御が可能となり、整流回路の損失や発熱の低減、ならびにエネルギー効率の改善を図ることができる。
(1)本発明の整流制御装置は、複数の同期整流素子を含み、第1ノードおよび第2ノードに交流電圧が入力され、第3ノードから整流電圧が出力され、第4ノードが基準電位に接続される整流ブリッジと、前記第3ノードに接続される平滑コンデンサと、を含む全波整流回路における、前記複数の同期整流素子の少なくとも一つのオン/オフを制御する整流制御装置であって、前記複数の同期整流素子のうちの少なくとも一つのオン/オフを制御するタイミング制御回路を含み、前記タイミング制御回路は、前記整流ブリッジの第mノード(mは1または2)と、第nノード(nは3または4)との間に接続される同期整流素子のオン/オフ制御信号を生成し、前記タイミング制御回路は、前記第mノードの電圧と第nノードとの電圧を比較し、前記第mノードと前記第nノードとの間に接続される前記同期整流素子のオン/オフ制御信号を生成する電圧比較回路を有し、前記電圧比較回路は、サンプリング信号によってスイッチングが制御され、これによって前記第mノードの電圧あるいは前記第nノードの電圧を出力する第1のスイッチ回路と、電圧反転回路と、前記電圧反転回路の入力ノードと出力ノードとの間に接続され、オン/オフが前記サンプリング信号によって制御される第2のスイッチ回路と、前記第1のスイッチ回路と前記電圧反転回路の前記入力ノードとの間に接続されるサンプリングコンデンサと、を有し、前記サンプリング信号がアクティブレベルとなるサンプリング期間においては、前記第2のスイッチ回路がオンして、前記電圧反転回路の前記入力ノードと前記出力ノードが接続されると共に、前記サンプリングコンデンサによって、前記第1のスイッチ回路から出力される、前記第3ノードの前記整流電圧あるいは前記第4ノードの前記基準電位と、前記電圧反転回路の閾値電圧あるいはとの電位差がサンプリングされ、前記サンプリング信号が非アクティブレベルとなる電圧比較期間においては、記第2のスイッチがオフすると共に、前記第1のスイッチから、前記第1ノードまたは第2ノードに入力される前記交流電圧が出力され、これによって、前記電圧反転回路から、前記第mノードの電圧と前記第nノードとの電圧の比較結果を示す信号が出力され、前記比較結果を示す信号に基づいて、前記第mノードと前記第nノードとの間に接続される前記同期整流素子のオン/オフ制御信号が生成される。
本態様において、全波整流回路は、複数の同期整流素子を含む整流ブリッジと、平滑コンデンサとを有する。本態様の整流制御装置は、タイミング制御回路を有し、タイミング制御回路は、整流ブリッジを構成する複数の同期整流素子のうちの少なくとも一つのオン/オフのタイミングを制御する。
同期整流素子は、低損失のスイッチング素子である。同期整流素子としては、MOSFETを使用することができ、場合によっては、バイポーラトランジスタやその他の能動素子を使用する場合もあり得る。なお、本明細書においては、同期整流方式の「同期」という文言には特別な意味はなく、能動素子を適切なタイミングでスイッチング制御して、交流電圧を整流電圧に変換する整流方式は、すべて同期整流方式ということができる。
整流ブリッジは、例えば、第1ノード〜第4ノードを有し、第1および第2ノードの各ノードには極性が異なる交流電圧(VC1,VC2)が入力され、第3ノードに平滑コンデンサが接続され、この第3ノードから整流電圧(直流電圧Vout)が得られる。第4ノードには、基準電位(VSS:例えばGND)が接続される。但し、整流ブリッジ回路の構成は、これに限定されるものではなく、上述の構成を変形した構成や、フルブリッジ構成ではない整流ブリッジ等も使用可能である。整流ブリッジ回路は、例えば、少なくとも一つの同期整流素子を有し、少なくとも、交流電圧入力ノードおよび整流電圧出力ノードを有する同期整流要素回路である。
整流制御装置は、タイミング制御回路を含み、そのタイミング制御回路は、整流ブリッジの第mノード(mは1または2)と、第nノード(nは3または4)との間に接続される同期整流素子のオン/オフ制御信号を生成する。なお、整流制御装置は、例えば、半導体集積回路装置(IC)により構成することができる。整流制御装置が、整流ブリッジを含む場合もあり得る。また、整流制御装置が、全波整流回路を含む場合もあり得る。
タイミング制御回路は、上述のオン/オフ制御信号を生成するために、第mノードの電圧(つまり、交流電圧VC1またはVC2)と、第nノードの電圧(つまり、整流電圧Voutあるいは基準電位VSS)とを比較して比較結果を示す信号を出力する電圧比較回路を有する。
この電圧比較回路は、交流電圧(VC1とVC2)と、整流電圧(Vout)または基準電位(VSS)とを、高速かつ高精度に比較するための独自の回路構成を有しており、この電圧比較回路を用いると、例えば、比較対象の電圧間に1mV程度の電位差があれば、電圧の大小を検出することが可能であり、かつ、素子特性のばらつきに関係なく、常に、安定した、高精度の電圧比較が可能である。
電圧比較回路は、サンプリング信号によってスイッチングが制御され、これによって第mノードの電圧(交流電圧VC1またはVC2)あるいは第nノードの電圧(整流電圧Voutまたは基準電位VSS)を出力する第1のスイッチ回路と、電圧反転回路と、電圧反転回路の入力ノードと出力ノードとの間に接続され、オン/オフが前記サンプリング信号によって制御される第2のスイッチ回路と、第1のスイッチ回路と電圧反転回路の入力ノードとの間に接続されるサンプリングコンデンサと、を有する。
ここで、電圧反転回路は、例えば、インバータにより構成することができ、また、例えば、非反転端子に所与の電圧が供給され、反転端子を入力ノードとする反転アンプにより構成することができる。
本態様の電圧比較回路は、以下のように動作する。すなわち、サンプリング信号がアクティブレベルとなるサンプリング期間においては、第2のスイッチ回路がオンして、電圧反転回路の入力ノードと出力ノードが接続(ショート)される。このとき、電圧反転回路の入力ノードの電圧および出力ノードの電圧は共に、電圧反転回路の閾値電圧(Vth(INV))に一致する。例えば、電圧反転回路がCMOSインバータであり、そのCMOSインバータが高レベル電源電圧VDDと低レベル電源電圧GNDとの間で動作するとすれば、閾値電圧Vth(INV)は、例えば、VDD/2に設定することができる。
また、サンプリング信号がアクティブレベルとなるサンプリング期間においては、第1のスイッチ回路からは、整流ブリッジの第3ノードからの整流電圧(Vout)あるいは第4ノードからの基準電位(VSS)が出力される。
したがって、第1のスイッチと電圧反転回路の入力ノードとの間に接続されているサンプリングコンデンサには、電圧反転回路の閾値電圧(Vth(INV))と、整流電圧(Vout)あるいは基準電位(VSS)との電位差に相当する電荷が蓄積される。すなわち、電圧反転回路の閾値電圧(Vth(INV))と、整流電圧(Vout)あるいは基準電位(VSS)との電位差がサンプリングコンデンサによってサンプリングされる。
サンプリング信号が非アクティブレベルとなる電圧比較期間においては、第2のスイッチがオフし、これによって、電圧反転回路の入力ノードと出力ノードの接続(ショート)が解除される。また、第1のスイッチから、第1ノードまたは第2ノードに入力される正または負の交流電圧(VC1またはVC2)が出力される。
すなわち、サンプリングコンデンサの一方の極の電位が、整流電圧(Vout)または基準電位(VSS)から、第1ノードの交流電圧(VC1)または第2ノードの交流電圧(VC2)に変化する。
ここでは、例えば、第1ノードの交流電圧(VC1)と整流電圧(Vout)とを比較する場合を想定する。整流電圧(Vout)よりも第1ノードの交流電圧(VC1)が高ければサンプリングコンデンサの他方の極の電位は、整流電圧(Vout)と交流電圧(VC1)の電位差の分だけ持ちあがり、逆に、整流電圧(Vout)よりも第1ノードの交流電圧(VC1)が低ければ、サンプリングコンデンサの他方の極の電位は、整流電圧(Vout)と交流電圧(VC1)の電位差の分だけ低下する。
したがって、電圧比較期間においては、電圧反転回路の入力ノードの電圧(Vq)は、下記式で表わすことができる。Vq=Vth(INV)+(VC1−Vout)。
交流電圧(VC1)と整流電圧(Vout)の電圧レベルが完全に一致するのであれば、電圧反転回路の入力ノードの電圧は閾値電圧(Vth(INV))のままであり、その出力レベルも閾値電圧(Vth(INV))のままである。
交流電圧(VC1)と整流電圧(Vout)の電圧レベルが完全に一致するのであれば、電圧反転回路の入力ノードの電圧は閾値電圧(Vth(INV))のままであり、その出力レベルも閾値電圧(Vth(INV))のままである。
交流電圧VC1が整流電圧(Vout)を少しでも上回ると、電圧反転回路の入力ノードの電圧(Vq)は閾値電圧(Vth(INV))を超え、よって、電圧反転回路の出力レベルは、ただちにローレベルに変化する。また、交流電圧(VC1)が整流電圧(Vout)を少しでも下回ると、電圧反転回路の入力ノードの電圧(Vq)は閾値電圧(Vth(INV))より低くなり、よって、電圧反転回路の出力レベルは、ただちにハイレベルに変化する。
このように、サンプリング期間においては、電圧反転回路の入力ノードの電圧は閾値電圧(Vth(INV))に維持されており、次の電圧比較期間においては、比較対象の2つの電圧の大小が、インバータINV10の閾値電圧(Vth(INV))を基準にして、高速かつ高精度に比較される。よって、本態様によれば、閾値電圧を基準として、比較対象の2つの電圧の大小を、極めて高速かつ高精度に(例えば、1mVの単位で)、検出することができる。
また、電圧反転回路を構成する素子(例えばトランジスタ)の特性にばらつきがあって、閾値電圧(Vth(INV))が変動したとしても、電圧比較回路の動作は何ら影響を受けない。つまり、本態様の場合、交流電圧(VC1)と整流電圧(Vout)とを直接に比較するのではなく、(Vth(INV)−VC1)と(Vth(INV)−Vout)との電位差を比較するのであり、電圧反転回路の閾値電圧(Vth(INV))は、電圧比較の際に相殺されるため、測定精度に何ら影響を与えない。したがって、電圧反転回路は、素子特性のばらつきに関係なく、安定した、高精度の電圧比較が可能である。
電圧反転回路から出力される比較結果を示す信号に基づいて、整流ブリッジの第mノードと第nノードとの間に接続される同期整流素子のオン/オフ制御信号が生成される。例えば、電圧反転回路の出力信号の電圧レベルを、インバータによって反転して適切な電圧極性とし、その信号をレベルシフトして電圧レベルを調整することによって、同期整流素子のオン/オフ制御信号が生成される。
本態様において、サンプリング期間と電圧比較期間は、交互に繰り返される。サンプリング期間は、例えば、10nsecに設定することができる。サンプリング信号の周波数は、サンプリング定理により、入力される交流信号(交流電圧)の周波数の少なくとも2倍の周波数が必要である。交流電圧の周波数が100khzであれば、サンプリング信号の周波数は、最低でも200kHz以上必要である。
また、サンプリングコンデンサに蓄積されている電荷は、時間経過とともに放電するため、高精度のサンプリングならびに高精度の比較を行うためには、サンプリング周波数をある程度、高く設定することが望ましい。サンプリングコンデンサの容量値を、例えば、0.5pFに設定し、交流電圧の周波数は100kHzに設定する場合、サンプリング周波数は十分に高い周波数、例えば、数MHz(例えば5MHz程度)に設定することができる。
(2)本発明の整流制御装置の他の態様では、前記整流ブリッジは、前記第1ノードと前記第3ノードとの間に接続される第1の整流素子と、前記第2ノードと前記第3ノードとの間に接続される第2の整流素子と、前記第1ノードと前記第4ノードとの間に接続される第3の整流素子と、前記第2ノードと前記第4ノードとの間に接続される第4の整流素子と、を有し、少なくとも前記第1の整流素子および前記第2の整流素子、あるいは、少なくとも前記第3の整流素子および前記第4の整流素子が、前記同期整流素子で構成され、前記タイミング制御回路は、少なくとも前記第1の整流素子としての同期整流素子および前記第2の整流素子としての前記同期整流素子の各々、あるいは、少なくとも前記第3の整流素子としての前記同期整流素子および前記第4の整流素子としての前記同期整流素子の各々のオン/オフを制御するための前記オン/オフ制御信号を出力する。
整流ブリッジの構成としては、整流ブリッジを構成する第1〜第4の整流素子の全部を同期整流素子とする構成と、第1〜第4の整流素子の一部のみを同期整流素子とし、残りの整流素子としてダイオードを使用する構成とがある。整流回路における損失を低減するためには、第1〜第4の整流素子の全部を同期整流素子とするのが望ましい。
一方、第1〜第4の整流素子のうちの一部をダイオードした場合、同期整流素子のようにオン/オフ制御が不要となって、タイミング制御回路の負担が軽減される。また、交流電圧の極性が反転すれば、ダイオードが逆バイアスされて、平滑コンデンサに蓄積された電荷の逆流が自動的に阻止されるという利点もある。
本態様の整流ブリッジは、少なくとも第1および第2の整流素子が同期整流素子で構成され、あるいは、少なくとも第3および第4の整流素子が同期整流素子で構成される。但し、整流回路のエネルギー効率を向上させるという観点からは、少なくとも、平滑コンデンサに接続される第1および第2の整流素子を同期整流素子で構成して、各同期整流素子のオン/オフを適切に制御することが望ましい。
(3)本発明の整流制御装置の他の態様では、前記整流ブリッジは、前記第1ノードと前記第3ノードとの間に接続される第1の同期整流素子と、前記第2ノードと前記第3ノードとの間に接続される第2の同期整流素子と、前記第1ノードと前記第4ノードとの間に接続される第3の同期整流素子と、前記第2ノードと前記第4ノードとの間に接続される第4の同期整流素子と、を有し、前記タイミング制御回路は、前記第1の同期整流素子〜前記第4の同期整流素子の各々のオン/オフを制御するための前記オン/オフ制御信号を出力する。
本態様では、整流ブリッジに含まれる第1〜第4の整流素子の全部が、同期整流素子で構成される。タイミング制御回路は、第1〜第4の同期整流素子の各々のオン/オフのタイミングを、オン/オフ制御信号によって制御する。
各同期整流素子のオン/オフを適切に制御することによって、整流回路における損失や発熱を最小限化することができ、また、平滑回路に蓄積された電荷の逆流を確実に防止することができる。
(4)本発明の整流制御装置の他の態様では、前記整流ブリッジは、前記第1ノードと前記第3ノードとの間に接続される第1の同期整流素子と、前記第2ノードと前記第3ノードとの間に接続される第2の同期整流素子と、前記第1ノードと前記第4ノードとの間に接続される第3の同期整流素子と、前記第2ノードと前記第4ノードとの間に接続される第4の同期整流素子と、を有し、前記第3の同期整流素子の制御ノードは前記第2ノードに接続され、前記第4の同期整流素子の制御ノードは前記第1ノードに接続され、前記タイミング制御回路は、前記第1の同期整流素子および前記第2の同期整流素子の各々のオン/オフを制御するための前記オン/オフ制御信号を出力する。
本態様では、整流ブリッジに含まれる第1〜第4の整流素子の全部が、同期整流素子で構成される。タイミング制御回路は、第1および第2の同期整流素子のオン/オフを制御する。第3の同期整流素子のオン/オフは、整流ブリッジの第2ノードに入力される交流電圧によって制御される。第4の同期整流素子のオン/オフは、整流ブリッジの第1ノードに入力される交流電圧によって制御される。
本態様では、第3および第4の同期整流素子のオン/オフは、整流ブリッジに入力される、極性の異なる交流電圧の各々によって自動的に制御される。タイミング制御回路は、第1および第2の同期整流素子に関するオン/オフ制御信号を生成するだけでよい。よって、タイミング制御回路の負担が軽減され、タイミング制御回路の回路構成の簡素化を図ることができる。また、タイミング制御回路の占有面積を低減することができる。
(5)本発明の整流制御装置の他の態様では、一つの電圧比較回路は、2つの同期整流素子のオン/オフを制御するために使用され、前記一つの電圧比較回路に含まれる前記第1のスイッチ回路は、前記電圧比較回路に含まれる前記第1のスイッチ回路は、前記第1のノードの電圧を出力する第1の端子と、前記第2のノードの電圧を出力する第2の端子と、前記第3のノードの電圧または前記第4のノードの電圧を出力する第3の端子と、を有し、前記第1のスイッチ回路のスイッチングは、前記サンプリング信号と、前記第1ノードおよび前記第2ノードに入力される前記交流信号の電圧極性を示す極性信号と、に基づいて制御され、また、前記電圧比較回路は、生成した前記同期整流素子のオン/オフ制御信号を、前記2つの同期整流素子のいずれかに振り分けるための分配器を有し、前記分配器の動作は、前記極性信号によって制御される。
1つの電圧比較回路によって、2つの同期整流素子のオン/オフを制御することができれば、電圧比較回路の数を減らすことができ、タイミング制御回路の回路構成を簡素化することができる。
そこで、本態様では、第1のスイッチ回路には、第1ノードおよび第2ノードに入力される、極性が異なる交流電圧(VC1,VC2)の各々と、第3ノードから得られる整流電圧(Vout)あるいは第4ノードに接続される基準電位(VSS)のいずれかと、を入力する。これにより、2つの同期整流素子(具体的には、第1および第2の同期整流素子、あるいは、第3および第4の同期整流素子)のオン/オフ制御に必要な入力電圧はすべて、第1のスイッチ回路を経由して電圧比較回路に与えられることになる。
また、極性が異なる交流電圧(VC1,VC2)のうちのいずれを電圧比較回路に入力するかは、第1ノードおよび第2ノードの各々に入力される交流電圧の電圧極性を示す極性信号(PL)に基づいて決定することができる。また、交流電圧と整流電圧(あるいは基準電位)のいずれを電圧比較回路に入力するかは、上述のとおり、サンプリング信号がアクティブレベルであるか非アクティブレベルであるかによって決定することができる。
また、電圧比較回路において分配器を設け、この分配器によって、生成された同期整流素子のオン/オフ制御信号を、2つの同期整流素子のいずれに供給するかを制御する。分配器の動作は、上述の極性信号(PL)によって制御され、これによって、オン/オフ制御信号の供給先を自動的に切り換えることができる。
(6)本発明の整流制御装置の他の態様では、前記タイミング制御回路は、前記サンプリング信号を出力するサンプリング信号生成回路を、さらに有し、前記サンプリング信号は、前記整流ブリッジの第1ノードおよび第2ノードに入力される前記交流電圧の周波数の2倍以上の周波数を有する。
第1のスイッチ回路の切り換え動作を制御するサンプリング信号は、タイミング制御回路内で生成することができ、あるいは、整流制御装置の外の回路から、サンプリング信号を整流制御装置に供給することもできる。本態様では、タイミング制御回路が、サンプリング信号生成回路を内蔵する。すなわち、サンプリング信号は、タイミング制御回路内で生成される。
サンプリング信号は、整流電圧(Vout)または基準電位(VSS)と、電圧反転回路の閾値電圧(Vth(INV))との電位差のサンプリングのために使用され、かつ、整流電圧(Vout)または基準電位(VSS)と整流ブリッジに入力される交流電圧(VC1あるいはVC2)との電圧比較のために使用される。サンプリング定理より、サンプリング信号は、整流ブリッジの第1ノードおよび第2ノードに入力される交流電圧の周波数の2倍以上の周波数を有する。例えば、交流電圧の周波数が100khzであれば、サンプリング信号の周波数は、最低でも200kHz以上必要である。
また、サンプリングコンデンサに蓄積されている電荷は、時間経過とともに放電するため、高精度のサンプリングならびに高精度の比較を行うためには、サンプリング周波数をある程度、高く設定することが望ましい。サンプリングコンデンサの容量値を、例えば、0.5pFに設定し、交流電圧の周波数は100kHzに設定する場合、サンプリング周波数は十分に高い周波数、例えば、数MHz(例えば5MHz程度)に設定することができる。
(7)本発明の整流制御装置の他の態様では、前記電圧反転回路はインバータである。
本態様では、電圧反転回路としてインバータを使用する。インバータは回路構成が簡単であり、回路の小型化に適する。インバータとしては、例えば、CMOSインバータを使用することができる。CMOSインバータを用いる場合、回路の低消費電力化を実現できる。
(8)本発明の整流制御装置の他の態様では、前記電圧反転回路は、非反転端子が所与のバイアス電位に接続され、前記入力ノードとしての反転端子が前記サンプリングコンデンサの一端に接続される反転増幅器である。
本態様では、電圧反転回路として、非反転端子が所与のバイアス電位(Vbias)に接続された反転増幅器を使用する。通常、反転増幅器は、入力オフセット電圧(Voffset)を有しており、この入力オフセット電圧のばらつきによって閾値電が変動するため、入力オフセット電圧は、正確な電圧比較を実現する上での問題となる場合がある。しかし、本態様の電圧比較回路では、反転増幅器が有する入力オフセット電圧(Voffset)は、電圧比較精度に何らの悪影響を与えない。
ここで、第1ノードの交流電圧(VC1)と整流電圧(Vout)とを比較する場合を想定する。電圧比較期間においては、電圧反転回路としての反転増幅器の入力ノード(反転端子)の電圧(Vq)は、下記式で表わすことができる。
Vq=Vth(INV)+(VC1−Vout)=(Vbias+Voffset)+(VC1−Vout)。
Vq=Vth(INV)+(VC1−Vout)=(Vbias+Voffset)+(VC1−Vout)。
入力オフセット電圧(Voffset)の値がばらつくと、閾値電圧Vth(INV)が変動する。しかし、本態様では、電圧比較回路の動作は何ら影響を受けない。つまり、本態様の場合、交流電圧(VC1)と整流電圧(Vout)とを直接に比較するのではなく、(Vth(INV)−VC1)と(Vth(INV)−Vout)との電位差を比較するのであり、電圧反転回路の閾値電圧(Vth(INV)=Vbias+Voffset)は、電圧比較の際に相殺されるため、測定精度に何ら影響を与えない。したがって、電圧比較回路は、入力オフセット電圧Voffset(ならびにバイアス電位Vbias)のばらつきに関係なく、安定した、高精度の電圧比較が可能であり、かつ、閾値電圧を基準とした高速な電圧比較が可能である。
(9)本発明の整流制御装置の他の態様では、前記電圧比較回路は、前記電圧反転回路の出力ノードと、前記整流ブリッジにおける前記第mノードと前記第nノードとの間に接続される前記同期整流素子のオン/オフ制御信号を出力するための出力ノードと、の間に設けられる、ラッチ回路を有する出力バッファを有し、前記出力バッファは、前記サンプリング信号が非アクティブレベルからアクティブレベルに変化したときの電圧レベルをラッチし、そのラッチしている電圧を出力し、前記サンプリング信号がアクティブレベルから非アクティブレベルに変化すると、前記ラッチ状態を解除して、入力電圧と同相の電圧を出力する。
サンプリング期間(サンプリング信号がアクティブレベルである期間)においては、電圧反転回路の出力信号のレベルは、閾値電圧(Vth(INV))に固定されるため、サンプリング期間では、同期整流素子のオン/オフ制御信号を生成することができない。このサンプリング期間は、例えば、10nsecに設定され、極めて短いため、影響は少ないと考えられるが、このサンプリング期間においても、適正な同期整流素子のオン/オフ制御信号を生成することができれば、より安定した同期整流素子の制御が実現される。
そこで、本態様では、ラッチ回路付きの出力バッファを設ける。出力バッファは、サンプリング信号が非アクティブレベルからアクティブレベルに変化したときの入力電圧をラッチし、サンプリング期間中は、そのラッチしている電圧を出力する。これによって、サンプリング期間においても、適正な、同期整流素子のオン/オフ制御信号が出力される。なお、バッファ回路は、サンプリング信号がアクティブレベルから非アクティブレベルに変化すると、ラッチ状態を解除して、入力電圧と同相の電圧を出力する。したがって、電圧比較期間においては、電圧比較結果に基づいて生成される、同期整流素子のオン/オフ制御信号が、電圧比較回路から出力される。
(10)本発明の整流制御装置の他の態様では、前記電圧反転回路の出力ノードに、入力ノードが接続されたインバータをさらに有し、前記インバータは、入力電圧と出力電圧との関係を示す入出力電圧特性に関して、ヒステリシス特性を有する。
電圧比較回路は、電圧反転回路の出力信号を受けるインバータを有している。このインバータは、例えば、同期整流素子のオン/オフ制御信号の電圧極性を、所望の極性に調整する働きをする。また、そのインバータは、入出力特性に関して、ヒステリシス特性を有する。インバータがヒステリシス特性を有することによって、例えば、微小なノイズによって、インバータ出力が誤って反転するという誤動作が生じない。よって、電圧比較回路は、ノイズの影響を受けることなく、安定した電圧比較を行うことができる。
(11)本発明の整流制御装置の他の態様では、前記タイミング制御回路は、前記整流ブリッジの前記第3ノードから出力される前記整流電圧を電源電圧として動作し、前記電圧比較回路は、前記整流電圧が所与の電圧レベル以上になるまで、前記整流ブリッジにおける前記第mノードと前記第nノードとの間に接続される前記同期整流素子のオン/オフ制御信号を非アクティブレベルに維持する出力保証回路を、さらに有する。
整流制御装置に含まれるタイミング制御回路が、全波整流回路から得られる整流電圧(Vout)を電源電圧として動作する場合がある。例えば、全波整流回路および整流制御装置が、無接点電力伝送システムの受電装置に設けられる場合、整流制御装置は、全波整流回路の整流電圧(Vout)を電源電圧として動作する。
この場合、電源電圧としての整流電圧(Vout)の電圧レベルが所与の電圧レベルに達しない期間においてタイミング制御回路を動作させると、不十分な電源電圧に起因して回路動作が不安定となり、正常な、同期整流素子のオン/オフ制御ができない場合が生じ得る。例えば、第1および第2の整流素子が同時にオンして、大きな貫通電流が流れて、整流回路のエネルギー効率が低下するような事態が生じ得る。
そこで、本態様では、タイミング制御回路に出力保証回路を設ける。出力保証回路は、整流電圧が所与の電圧レベル以上になるまで、同期整流素子のオン/オフ制御信号を非アクティブレベルに維持する。これにより、複数の同期整流素子の各々は、電源電圧としての整流電圧が所与のレベルに上昇するまでオフ状態となり、その状態では、各同期整流素子に並列に接続される各ボディダイオード(寄生ダイオード)による整流動作が実行される。したがって、例えば、第1および第2の同期整流素子が同時にオンして大きな貫通電流が流れるような事態が生じない。
出力保証回路は、タイミング制御回路から出力される、同期整流素子のオン/オフ制御信号が、正常な制御電圧であることを保証する。よって、整流制御装置による同期整流素子の制御の信頼性が向上する。
(12)本発明の整流制御装置の他の態様では、前記整流制御装置は、前記整流ブリッジを含む。
本態様では、整流制御装置は、タイミング制御回路のみならず、整流ブリッジも内蔵する。例えば、整流ブリッジを比較的低耐圧のトランジスタで構成することができる場合には、整流ブリッジを整流制御装置(IC)に内蔵することが可能であり、これによって、無接点電力伝送システムの受電装置における部品点数を削減することができる。
(13)本発明の整流制御装置の他の態様では、前記全波整流回路および前記整流制御装置は、1次コイルと2次コイルを電磁的に結合させて送電装置から受電装置に対して電力を伝送する無接点電力伝送システムにおける前記受電装置に設けられ、前記2次コイルから得られる交流電圧が、前記受電装置に設けられる前記全波整流回路によって前記整流電圧に変換され、前記整流電圧によって前記受電装置が動作し、これによって、給電対象の負荷に電力が供給される。
本態様では、整流制御装置および全波整流回路が、無接点電力システムの受電装置に設けられる。全波整流回路から出力される整流電圧によって受電装置が動作し、給電対象の負荷(例えば、2次電池)に電力が供給される。全波整流回路における損失が少なく、高いエネルギー効率が実現されるため、無接点電力伝送システムの伝送効率が向上する。
(14)本発明の整流制御装置の他の態様では、前記全波整流回路および前記整流制御装置は、1次コイルと2次コイルを電磁的に結合させて送電装置から受電装置に対して電力を伝送する無接点電力伝送システムにおける前記受電装置に設けられ、前記2次コイルから得られる交流電圧が、前記受電装置に設けられる前記全波整流回路によって前記整流電圧に変換され、前記整流電圧によって前記受電装置が動作し、これによって、給電対象の負荷に電力が供給され、かつ、前記受電装置は、前記受電装置の動作のために使用される発振回路を有し、前記発振回路の発振信号に基づいて前記サンプリング信号が生成される。
本態様では、無接点電力伝送システムにおける受電装置は、受電装置の動作のために使用される発振回路を有しており、この発振回路を利用して、サンプリング信号を生成する。受電装置は、例えば、高速な(周波数が十分に高い)動作クロックを生成するための発振回路を有しているのが通常である。この発振回路を、サンプリング信号の生成源として利用すれば、整流制御装置内にサンプリング回路を内蔵する必要がなくなり、整流制御装置の構成の簡素化、低消費電力化ならびに占有面積の削減を図ることができる。
発振回路の発振クロックを、そのままサンプリング信号として使用することができ、また、例えば、発振回路の発振クロックを分周回路によって分周し、その分周によって得られるクロックを、サンプリング信号とすることもできる。分周回路は、発振回路内に設けることができ、あるいは、整流制御装置内に設けることができる。
(15)本発明の全波整流回路の一態様は、複数の同期整流素子を含み、第1ノードおよび第2ノードに交流電圧が入力され、第3ノードから整流電圧が出力され、第4ノードが基準電位に接続される整流ブリッジと、前記第3ノードに接続される平滑コンデンサと、を含む全波整流回路と、前記複数の同期整流素子の少なくとも一つのオン/オフを制御するための、上記いずれかに記載の整流制御装置と、を含む。
本態様の全波整流回路は、同期整流方式の整流ブリッジと、平滑コンデンサと、上記いずれかに記載の整流制御装置と、を含む。本態様によれば、同期整流素子のオン/オフを適切なタイミングで制御することができ、ボディダイオードによる損失を低減できる。また、平滑コンデンサに蓄積されている電荷の逆流が効果的に防止される。よって、低損失かつエネルギー効率の高い、同期整流方式の全波整流回路を実現することができる。
(16)本発明の受電装置の一態様は、2次コイルと、複数の同期整流素子を含み、第1ノードおよび第2ノードに、前記2次コイルから得られる交流電圧が入力され、第3ノードから整流電圧が出力され、第4ノードが基準電位に接続される整流ブリッジと、前記第3ノードに接続される平滑コンデンサと、を含む全波整流回路と、前記複数の同期整流素子の少なくとも一つのオン/オフを制御するための、上記の整流制御装置と、前記全波整流回路から得られる前記整流電圧に基づく、給電対象の負荷への給電を制御するための給電制御部と、を有する。
本態様の受電装置は、同期整流方式の全波整流回路と、整流制御装置と、給電制御部と、を有する。全波整流回路から出力される整流電圧によって受電装置が動作し、給電対象の負荷(例えば、2次電池)に電力が供給される。本態様によれば、全波整流回路における損失が少なく、発熱が低減され、かつ、高いエネルギー効率が実現されるため、無接点電力伝送システムの伝送効率が格段に向上する。
(17)本発明の無接点電力伝送システムの一態様は、1次コイルと2次コイルを電磁的に結合させて、送電装置から上記の受電装置に対して電力を伝送する。
本態様の無接点電力伝送システムによれば、受電装置に設けられる全波整流回路における損失が少なく、発熱が低減され、かつ、高いエネルギー効率が実現されるため、無接点電力伝送システムの伝送効率が格段に向上する。
このように、本発明の幾つかの態様によれば、従来にない、高精度の同期整流素子のオン/オフのタイミング制御が可能となり、整流回路の損失や発熱の低減、ならびにエネルギー効率の改善を図ることができる。
以下、本発明の好適な実施の形態について詳細に説明する。なお、以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
(第1の実施形態)
図1(A)〜図1(C)は、同期整流方式の全波整流回路ならびに整流制御装置の構成の一例について説明するための図である。
図1(A)〜図1(C)は、同期整流方式の全波整流回路ならびに整流制御装置の構成の一例について説明するための図である。
図1(A)において、1次コイルL1ならびに2次コイルL2はトランスを構成する。全波整流回路150は、同期整流方式の全波整流回路であり、少なくとも一つの同期整流素子を含む整流ブリッジ100と、平滑コンデンサC1と、を有する。この全波整流回路150は、2次コイルL2のコイル端(ノードNXおよびノードNY)に入力される交流電圧を整流して、整流電圧(直流電圧)Voutに変換する。なお、整流電圧Voutは、負荷LQに供給される。
また、整流制御装置(整流制御IC)250は、整流ブリッジ100を構成する少なくとも一つの同期整流素子のオン/オフのタイミングを制御する。この整流制御装置250は、少なくともタイミング制御回路200を有する。
タイミング制御回路200には、コイル端(ノードNX)に入力される交流電圧VC1と、コイル端(ノードNY)に入力される交流電圧VC2と、整流電圧Voutとが入力される。また、タイミング制御回路200は、同期整流素子のオン/オフ制御信号(タイミング制御信号)TGn(nは1〜4のいずれか)を生成する。このオン/オフ制御信号TGnによって、整流ブリッジ100に含まれる同期整流素子のオン/オフのタイミングが制御される。
タイミング制御回路200は、上述のオン/オフ制御信号TGnを生成するために、交流電圧VC1またはVC2と、整流電圧Voutまたは基準電位VSSとを比較して比較結果を示す信号を出力する電圧比較回路(図1では不図示)を有する。この電圧比較回路は、交流電圧(VC1,VC2)と整流電圧(Vout)または基準電位(VSS)とを、高速かつ高精度に比較するための独自の回路構成を有しており、この電圧比較回路を用いると、例えば、比較対象の電圧間に1mV程度の電位差があれば、電圧の大小を検出することが可能であり、かつ、素子特性のばらつきに関係なく、常に、安定した、高精度の電圧比較が可能である。この点については、後述する。
図1(B)は、整流ブリッジ100の回路構成の一例を示す図である。図1(B)の整流ブリッジ100は、同期整流素子としてのNMOSトランジスタ(M1〜M4)によって構成される。
整流ブリッジ100の第1ノードN1には、交流電圧VC1が入力され、第2ノードN2には、交流電圧VC2が入力される。交流電圧VC1の電圧極性(つまり、正極性であるか負極性であるか)は、交流電圧VC2の電圧極性とは反対である。
また、整流ブリッジ100の第3ノードN3からは整流電圧(直流電圧)Voutが得られる。また、第4ノードN4は、基準電位VSS(例えばGND)に接続される。
また、整流ブリッジの第1ノードN1と第3ノードN3との間に第1の同期整流素子(NMOSトランジスタ)M1が接続され、第2ノードN2と第3ノードN3との間に第2の同期整流素子(NMOSトランジスタ)M2が接続され、第1ノードN1と第4ノードN4との間に第3の同期整流素子(NMOSトランジスタ)M4が接続され、第2ノードN2と第3ノードN3との間に第4の同期整流素子(NMOSトランジスタ)M4が接続されている。
第1の同期整流素子M1のソース・ドレイン間には、第1ノードN1から第3ノードN3に向かう方向を順方向とするボディダイオード(寄生ダイオード)DP1が接続される。同様に、第2の同期整流素子M2のソース・ドレイン間には、第2ノードN2から第3ノードN3に向かう方向を順方向とするボディダイオード(寄生ダイオード)DP2が接続される。同様に、第3の同期整流素子M3のソース・ドレイン間には、第4ノードN4から第1ノードN1に向かう方向を順方向とするボディダイオード(寄生ダイオード)DP3が接続される。同様に、第4の同期整流素子M4のソース・ドレイン間には、第3ノードN3から第2ノードN2に向かう方向を順方向とするボディダイオード(寄生ダイオード)DP4が接続される。但し、整流ブリッジ回路100の構成は、上述の構成に限定されるものではなく、上述の構成を変形した構成や、フルブリッジ構成ではない整流ブリッジ等も使用可能である。整流ブリッジ回路100は、例えば、少なくとも一つの同期整流素子を有し、少なくとも、交流電圧入力ノードおよび整流電圧出力ノードを有する同期整流要素回路である。
図1(C)は、同期整流素子としてのNMOSトランジスタのデバイス構造を示す断面図である。NMOSトランジスタは、縦型のパワートランジスタであり、ドレイン電極1(D)と、ドレインを構成するN+層2およびN−層3と、Pウエル4と、ソースを構成するN+層5と、ゲート絶縁膜6と、ポリシリコンゲート7(G)と、保護膜8と、ソース電極9(S)と、により構成される。
なお、同期整流素子は、能動素子からなる低損失のスイッチング素子であり、上述のように、同期整流素子としてMOSFETを使用することができるが、場合によっては、バイポーラトランジスタやその他の能動素子を使用する場合もあり得る。なお、本明細書においては、同期整流方式の「同期」という文言には特別な意味はなく、能動素子を適切なタイミングでスイッチング制御して、交流電圧を整流電圧に変換する整流方式は、すべて同期整流方式ということができる。
なお、同期整流素子は、能動素子からなる低損失のスイッチング素子であり、上述のように、同期整流素子としてMOSFETを使用することができるが、場合によっては、バイポーラトランジスタやその他の能動素子を使用する場合もあり得る。なお、本明細書においては、同期整流方式の「同期」という文言には特別な意味はなく、能動素子を適切なタイミングでスイッチング制御して、交流電圧を整流電圧に変換する整流方式は、すべて同期整流方式ということができる。
また、同期整流方式の整流ブリッジの構成としては、整流ブリッジを構成する第1〜第4の整流素子の全部を同期整流素子とする構成と、第1〜第4の整流素子の一部のみを同期整流素子とし、残りの整流素子としてダイオードを使用する構成とがある。整流回路における損失を低減するためには、第1〜第4の整流素子の全部を同期整流素子とするのが望ましい。
一方、第1〜第4の整流素子のうちの一部をダイオードした場合、同期整流素子のようにオン/オフ制御が不要となって、タイミング制御回路の負担が軽減される。また、交流電圧の極性が反転すれば、ダイオードが逆バイアスされて、平滑コンデンサに蓄積された電荷の逆流が自動的に阻止されるという利点もある。
整流ブリッジは、少なくとも第1および第2の整流素子(M1,M2)が同期整流素子で構成され、あるいは、少なくとも第3および第4の整流素子(M3,M4)が同期整流素子で構成されるのが望ましい。但し、整流回路のエネルギー効率を向上させるという観点からは、少なくとも、平滑コンデンサに接続される第1および第2の整流素子(M1,M2)を同期整流素子で構成して、各同期整流素子のオン/オフを適切に制御することが望ましい。
(整流ブリッジを構成する4つの同期整流素子の各々のオン/オフタイミングを、タイミング制御回路によって制御する例)
図2(A)および図2(B)は、整流制御装置に含まれるタイミング制御回路の内部構成の一例ならびに回路動作の一例を示す図である。図2(A)において、タイミング制御回路200は、第1〜第4の同期整流素子(M1〜M4)の各々のオン/オフを制御するために、第1〜第4の電圧比較回路(10a〜10d)を有している。
図2(A)および図2(B)は、整流制御装置に含まれるタイミング制御回路の内部構成の一例ならびに回路動作の一例を示す図である。図2(A)において、タイミング制御回路200は、第1〜第4の同期整流素子(M1〜M4)の各々のオン/オフを制御するために、第1〜第4の電圧比較回路(10a〜10d)を有している。
第1の電圧比較回路10aは、整流ブリッジ100の第1ノードN1に入力される交流電圧VC1と、第3ノードN3から得られる整流電圧Voutとを比較し、その比較結果に基づいて、第1の同期整流素子としてのNMOSトランジスタM1のオン/オフを制御するためのオン/オフ制御信号TG1を生成する。オン/オフ制御信号TG1は、第1の同期整流素子としてのNMOSトランジスタM1のゲート(制御端子)を駆動する。
すなわち、交流電圧VC1が整流電圧Voutを超えたことが第1の電圧比較回路10aによって検出されると、第1の電圧比較回路10aから出力されるオン/オフ制御信号TG1がHレベルに反転して、第1の同期整流素子としてのNMOSトランジスタM1がオンする。また、交流電圧VC1が整流電圧Voutを下回ったことが第1の電圧比較回路10aによって検出されると、オン/オフ制御信号TG1がLレベルになり、第1の同期整流素子としてのNMOSトランジスタM1がオフする。
同様に、第2の電圧比較回路10bは、整流ブリッジ100の第2ノードN2に入力される交流電圧VC2と、第3ノードN3から得られる整流電圧Voutとを比較し、その比較結果に基づいて、第2の同期整流素子としてのNMOSトランジスタM2のオン/オフを制御するためのオン/オフ制御信号TG2を生成する。オン/オフ制御信号TG2は、第2の同期整流素子としてのNMOSトランジスタM2のゲート(制御端子)を駆動する。
すなわち、交流電圧VC2が整流電圧Voutを超えたことが第2の電圧比較回路10bによって検出されると、第2の電圧比較回路10bから出力されるオン/オフ制御信号TG2がHレベルに反転して、第2の同期整流素子としてのNMOSトランジスタM2がオンする。また、交流電圧VC2が整流電圧Voutを下回ったことが第2の電圧比較回路10bによって検出されると、オン/オフ制御信号TG2がLレベルになって、第2の同期整流素子としてのNMOSトランジスタM2がオフする。
同様に、第3の電圧比較回路10cは、整流ブリッジ100の第1ノードN1に入力される交流電圧VC1と、第4ノードN4に接続される基準電位VSS(GND)とを比較し、その比較結果に基づいて、第3の同期整流素子としてのNMOSトランジスタM3のオン/オフを制御するためのオン/オフ制御信号TG3を生成する。オン/オフ制御信号TG3は、第3の同期整流素子としてのNMOSトランジスタM3のゲート(制御端子)を駆動する。
すなわち、交流電圧VC1が基準電位VSS(GND)よりも低下したことが第3の電圧比較回路10cによって検出されると、第3の電圧比較回路10cから出力されるオン/オフ制御信号TG3がHレベルに反転して、第3の同期整流素子としてのNMOSトランジスタM3がオンする。また、交流電圧VC1が基準電位VSS(GND)を超えたことが第3の電圧比較回路10cによって検出されると、オン/オフ制御信号TG3がLレベルになり、第3の同期整流素子としてのNMOSトランジスタM3がオフする。
同様に、第4の電圧比較回路10dは、整流ブリッジ100の第2ノードN2に入力される交流電圧VC2と、第4ノードN4に接続される基準電位VSS(GND)とを比較し、その比較結果に基づいて、第4の同期整流素子としてのNMOSトランジスタM4のオン/オフを制御するためのオン/オフ制御信号TG4を生成する。オン/オフ制御信号TG4は、第4の同期整流素子としてのNMOSトランジスタM4のゲート(制御端子)を駆動する。
すなわち、交流電圧VC2が基準電位VSS(GND)よりも低下したことが第4の電圧比較回路10dによって検出されると、第4の電圧比較回路10dから出力されるオン/オフ制御信号TG4がHレベルに反転して、第4の同期整流素子としてのNMOSトランジスタM4がオンする。また、交流電圧VC2が基準電位VSS(GND)を超えたことが第4の電圧比較回路10dによって検出されると、オン/オフ制御信号TG4がLレベルになり、第4の同期整流素子としてのNMOSトランジスタM4がオフする。
電圧比較回路10a〜10dの各々は、比較対象の電圧を高速かつ高精度に比較するための独自の回路構成を有しており、これらの電圧比較回路を用いると、例えば、比較対象の電圧間に1mV程度の電位差があれば、電圧の大小を検出することが可能であり、かつ、素子特性のばらつきに関係なく、常に、安定した、高精度の電圧比較が可能である。したがって、各同期整流素子(M1〜M4)を適切なタイミングでオン/オフすることができ、ボディダイオードの順方向電圧に起因するダイオード損失を最小限化することができ、また、平滑コンデンサC1に蓄積されている電荷の逆流を、確実に防止することができる。
図2(B)は、交流電圧VC1とVC2の電圧波形と、各同期整流素子のオン期間を示す図である。なお、図2(B)において、点線で示される波形は、同期整流素子を常にオフさせて、ボディダイオードのみで整流を実行した場合の、交流電圧VC1とVC2の波形を示している。
図2(B)に示すように、第1の同期整流素子としてのNMOSトランジスタM1は、期間T1(時刻t2〜t3)においてオンする。第2の同期整流素子としてのNMOSトランジスタM2は、期間T3(時刻t5〜t6)においてオンする。第3の同期整流素子としてのNMOSトランジスタM3は、期間T4(時刻t4〜t7)においてオンする。第4の同期整流素子としてのNMOSトランジスタM4は、期間T2(時刻t1〜t4)においてオンする。
図2(B)の点線で示される波形の場合、ボディダイオードの順方向電圧vf1ならびにVf2による電力損失が生じる。しかし、本実施形態の同期整流方式によれば、適切なタイミングで、同期整流素子としてのNMOSトランジスタがオンし、これによって、ソース・ドレイン間が極めて低抵抗となる。よって、ボディダイオードがオンせず、順方向電圧による電力損失が生じない。
但し、例えば、第1の同期整流素子としてのNMOSトランジスタM1がオンしたとき、第1ノードN1と第3ノードN3とは、低抵抗(NMOSトランジスタM1のオン抵抗)を介して接続された状態となり、第1ノードN1の電位(交流電圧VC1)は、整流電圧Voutに極めて近い電圧レベルになる。このときの、第1ノードN1の電位(交流電圧VC1)と整流電圧Voutとの電位差は、図中、ΔVm1と表記されている。ΔVm1は、例えば、数mV程度である。このことが、交流電圧VC1が、整流電圧Voutを下回るタイミング(時刻t3)の正確な検出を困難とする。第1の同期整流素子としてのNMOSトランジスタM1のターンオフが遅延すると、平滑コンデンサに蓄積された電荷の放電(逆流)が生じる。
また、交流電圧VC1は、2次コイルL2のインダクタンス、MOSFETの寄生容量、整流電圧Voutの微小な変動等の影響を受けて、発振傾向を示し、正確な正弦波(あるいは余弦波)とはならない。このことは、より高精度な電圧比較を困難にする一因となる。
同様に、第4の同期整流素子としてのNMOSトランジスタM4がオンしたとき、第1ノードN1と第4ノードN4とは、低抵抗(NMOSトランジスタM1のオン抵抗)を介して接続された状態となり、第1ノードN1の電位(交流電圧VC1)は、基準電位VSS(GND)に極めて近い電圧レベルになる。このときの、第1ノードN1の電位(交流電圧VC1)と基準電位VSS(GND)との電位差は、図中、ΔVm2と表記されている。ΔVm2は、例えば、数mV程度である。このことが、交流電圧VC2が、基準電位VSSを超えるタイミング(時刻t4)の正確な検出を困難とする。
また、交流電圧VC2は発振傾向を示す。よって、従来の技術では、第4の同期整流素子としてのNMOSトランジスタM4の正確なオン/オフ制御ができない。
第2の同期整流素子としてのNMOSトランジスタM2のオン/オフ制御、ならびに、第3の同期整流素子としてのNMOSトランジスタM3のオン/オフ制御についても、同様の困難がある。
しかし、本実施形態の同期整流方式を用いると、比較対象の電圧の大小を高速かつ高精度に検出することができ、各同期整流素子M1〜M4のオンタイミングならびにオフタイミングを正確に制御することができる。よって、図2(B)に示すように、各同期整流素子(M1〜M4)を適切なタイミングでオン/オフすることができ、ボディダイオードの順方向電圧に起因するダイオード損失を最小限化することができ、また、平滑コンデンサC1に蓄積されている電荷の逆流を、確実に防止することができる。
(比較例:図3)
図3(A)および図3(B)は、比較例の構成と動作を説明するための図である。図3(A)の全波整流回路では、第1〜第4の電圧比較回路10a〜10dの代わりに、従来の比較器CP1〜CP4を使用している。従来の比較器は、比較する電圧の電圧差がある程度大きくないと、電圧の比較を実行することができない。したがって、同期整流素子のオンタイミングやオフタイミングの検出において検出遅延が生じ、MOSトランジスタの、正確なタイミングでのターンオンやターンオフを実現するのは困難である。
図3(A)および図3(B)は、比較例の構成と動作を説明するための図である。図3(A)の全波整流回路では、第1〜第4の電圧比較回路10a〜10dの代わりに、従来の比較器CP1〜CP4を使用している。従来の比較器は、比較する電圧の電圧差がある程度大きくないと、電圧の比較を実行することができない。したがって、同期整流素子のオンタイミングやオフタイミングの検出において検出遅延が生じ、MOSトランジスタの、正確なタイミングでのターンオンやターンオフを実現するのは困難である。
したがって、図3(B)に示すように、ボディダイオードがオンする期間が生じ(時刻t1〜t2,時刻t3〜t4,時刻t7〜t9,時刻t10〜t11)、電力損失が生じる。
また、同期整流素子(M1〜M4)のターンオフの遅延(時刻t5〜t6,時刻t7〜t8,時刻t12〜t13,時刻t14〜t15)が生じる。期間時刻t5〜t6の期間、ならびに、時刻t12〜t13の期間においては、平滑コンデンサC1に蓄積されている電荷の放電(逆流)が生じ、整流回路のエネルギー効率が低下する。
図3(B)と図2(B)の波形図の比較から明らかなように、本実施形態の同期整流方式によれば、同期整流素子の正確なオン/オフ制御が実現されて、電力損失の低減やエネルギー効率の改善を図ることができるのは明らかである。
(タイミング制御回路が、整流ブリッジを構成する4つの同期整流素子のうちの一部のみのオン/オフを制御する例)
図4(A)および図4(B)は、タイミング制御回路が、整流ブリッジを構成する4つの同期整流素子のうちの一部のみのオン/オフを制御する例の構成と動作を説明するための図である。
図4(A)および図4(B)は、タイミング制御回路が、整流ブリッジを構成する4つの同期整流素子のうちの一部のみのオン/オフを制御する例の構成と動作を説明するための図である。
図4(A)のタイミング制御回路200は、第1および第2の電圧比較回路10a,10bのみを有する。すなわち、タイミング制御回路200は、第1の同期整流素子および前記第2の同期整流素子の各々のオン/オフを制御するためのオン/オフ制御信号TG1,TG2のみを出力する。
また、第3の同期整流素子としてのNMOSトランジスタM3のゲート(制御ノード)は、第2ノード(N2)に接続され、第4の同期整流素子としてのNMOSトランジスタM4のゲート(制御ノード)は、第1ノードN1に接続される。
本実施形態では、第3および第4の同期整流素子(M3,M4)のオン/オフは、整流ブリッジ100に入力される、極性の異なる交流電圧(VC1,VC2)の各々によって自動的に制御される。タイミング制御回路200は、第1および第2の同期整流素子(M1,M2)に関するオン/オフ制御信号(TG1,TG2)を生成するだけでよい。よって、タイミング制御回路200の負担が軽減され、タイミング制御回路200の回路構成の簡素化を図ることができる。また、タイミング制御回路200の占有面積を低減することができる。
図4(B)は、整流ブリッジの各ノードにおける電圧波形を示す図である。例えば、第3の同期整流素子としてのNMOSトランジスタM3は、第2ノードN2に入力される交流電圧VC1が、NMOSトランジスタM3の閾値電圧を超えないとオンしないため、時刻t1〜t2の期間において、若干のターンオン遅延が生じる。同様に、時刻t5〜t6の期間において、若干のターンオフ遅延が生じる。但し、これらの遅延時間は極めて短く、ほとんど無視することができる。
(電圧比較回路の具体的な構成例)
図5(A)および図5(B)は、電圧比較回路の具体構成と動作の一例を説明するための図である。
図5(A)および図5(B)は、電圧比較回路の具体構成と動作の一例を説明するための図である。
先に説明したように、整流制御装置250に含まれるタイミング制御回路200は、整流ブリッジ100の第mノード(mは1または2)と、第nノード(nは3または4)との間に接続される同期整流素子のオン/オフ制御信号(TG1〜TG4のいずれか)を生成する。タイミング制御回路200は、オン/オフ制御信号(TG1〜TG4のいずれか)を生成するために、第mノードの電圧(つまり、交流電圧VC1またはVC2)と、第nノードの電圧(つまり、整流電圧Voutあるいは基準電位VSS)とを比較して比較結果を示す信号を出力する電圧比較回路(10a〜10dのいずれか)を有する。この電圧比較回路(10a〜10dのいずれか)は、交流電圧(VC1またはVC2)と、整流電圧(Vout)または基準電位(VSS)とを、高速かつ高精度に比較するための独自の回路構成を有しており、この電圧比較回路を用いると、例えば、比較対象の電圧間に1mV程度の電位差があれば、電圧の大小を検出することが可能であり、かつ、素子特性のばらつきに関係なく、常に、高速で、かつ安定した、高精度の電圧比較が可能である。本実施形態の電圧比較回路は、回路規模が小さく、高速動作が可能であり、短い時間間隔で閾値をサンプリングするため検出精度を高くすることができ、また、比較器のオフセット電圧、温度特性、電圧依存性などにも影響されないことから、常に安定した高精度の電圧測定が可能である。
以下、m=1ならびにn=3の場合について説明する。つまり、電圧比較回路10aを例にとって、その構成と動作を説明する。
図5(A)に示されるように、電圧比較回路10aは、例えば、サンプリング信号SAによってスイッチングが制御され、これによって第1ノードN1の電圧(交流電圧VC1)あるいは第3ノードの電圧(整流電圧Vout)を出力する第1のスイッチ回路SW1と、電圧反転回路としてのインバータINV10と、インバータINV10の入力ノードと出力ノードとの間に接続され、オン/オフがサンプリング信号SAによって制御される第2のスイッチ回路SW2と、第1のスイッチ回路SW1とインバータINV10の入力ノードとの間に接続されるサンプリングコンデンサCXと、インバータINV10の出力電圧のレベルを反転するインバータINV20と、ラッチ回路付の出力バッファBFと、オン/オフ制御信号TG1を出力する端子Y1と、サンプリング信号SAを生成するサンプリング信号生成回路300と、を有する。なお、オン/オフ制御信号TG2を出力する電圧比較回路10bも同様の構成を有する。
なお、図5(A)において、第1のスイッチ回路SW1の前段には、ノイズ除去のためのローパスフィルタLPF(抵抗RS1,抵抗RS2ならびにコンデンサCS1によって構成される)が設けられている。このローパスフィルタLPFは、ノイズ除去回路として機能し、これによって、交流電圧VC1と整流電圧Voutに重畳される細かいノイズが除去され、より正確な電圧比較が可能となる。また、電圧比較回路10aとして、ヒステリシスコンパレータを用いることもノイズ対策として有効である。
図5(B)は、電圧比較回路の動作を説明するためのタイミング図である。図5(B)に示されるように、サンプリング期間TA(時刻t20〜t21,t22〜t23,t24〜t25)と、電圧比較期間TB(時刻t21〜t22,t23〜t24)とは、交互に、周期的に繰り返される。
サンプリング期間TAにおいては、サンプリング信号SAがアクティブレベル(H)となり、これに伴い、第2のスイッチSW2がオンし、また、第1のスイッチSW1はb端子に接続される。
また、電圧比較期間TBにおいては、サンプリング信号SAが非アクティブレベル(L)となり、これに伴い、第2のスイッチSW2がオフし、また、第1のスイッチSW1はa端子に接続される。
サンプリング期間TAは、例えば、10nsecに設定することができる。サンプリング信号SAの周波数は、サンプリング定理により、入力される交流信号(交流電圧VC1,VC2)の周波数の少なくとも2倍の周波数が必要である。交流電圧(VC1,VC2)の周波数が100khzであれば、サンプリング信号SAの周波数は、最低でも200kHz以上必要である。
また、サンプリングコンデンサCXに蓄積されている電荷は、時間経過とともに放電するため、高精度のサンプリングならびに高精度の比較を行うためには、サンプリング周波数をある程度、高く設定することが望ましい。サンプリングコンデンサの容量値を、例えば、0.5pFに設定し、交流電圧の周波数は100kHzに設定する場合、サンプリング周波数は十分に高い周波数、例えば、数MHz(例えば5MHz程度)に設定することができる。
以下、図6(A)および図6(B)を用いて、電圧比較回路10aの動作を説明する。図6(A)は、サンプリング期間TAにおける電圧比較回路10aの動作を説明するための図であり、図6(B)は、電圧比較期間TBにおける電圧比較回路10aの動作を説明するための図である。
図6(A)に示すように、サンプリング信号SAがアクティブレベル(H)となるサンプリング期間TAにおいては、第2のスイッチ回路SW2がオンして、電圧反転回路としてのインバータINV10の入力ノードと出力ノードが接続(ショート)される。このとき、電圧反転回路としてのインバータINV10の入力ノードの電圧および出力ノードの電圧は共に、インバータINV10の閾値電圧(Vth(INV))に一致する。例えば、インバータINV10がCMOSインバータであり、そのCMOSインバータが高レベル電源電圧VDDと低レベル電源電圧GNDとの間で動作するとすれば、閾値電圧Vth(INV)は、例えば、VDD/2に設定することができる。
また、第1のスイッチ回路SW1は、a端子側に切り換えられており、よって、第1のスイッチ回路SW1からは、整流ブリッジ100の第3ノードN3から得られる整流電圧Voutが出力される。
したがって、第1のスイッチSW1と、電圧反転回路としてのインバータINV10の入力ノードとの間に接続されているサンプリングコンデンサCXには、インバータINV10の閾値電圧(Vth(INV))と、整流電圧(Vout))との電位差に相当する電荷が蓄積される。すなわち、インバータINV10の閾値電圧(Vth(INV))と、整流電圧Voutとの電位差がサンプリングコンデンサCXによってサンプリングされる。
図6(B)に示すように、サンプリング信号SAが非アクティブレベル(L)となる電圧比較期間TBにおいては、第2のスイッチSW2がオフし、これによって、インバータINV10の入力ノードと出力ノードの接続(ショート)が解除される。また、第1のスイッチ回路SW1はa端子側に切り換えられており、よって、第1のスイッチ回路SW1からは、第1ノードN1に入力される交流電圧VC1が出力される。すなわち、サンプリングコンデンサCXの一方の極の電位が、整流電圧Voutから、第1ノードN1に入力される交流電圧VC1に変化する。
整流電圧Voutよりも第1ノードの交流電圧VC1が高ければ、サンプリングコンデンサCXの他方の極の電位は、整流電圧Voutと交流電圧VC1の電位差の分だけ持ちあがり、逆に、整流電圧Voutよりも第1ノードの交流電圧VC1が低ければ、サンプリングコンデンサCXの他方の極の電位は、整流電圧Voutと交流電圧VC1の電位差の分だけ低下する。
したがって、電圧比較期間TBにおいては、電圧反転回路としてのインバータINV10の入力ノードの電圧Vqは、下記の式で表わすことができる。
Vq=Vth(INV)+(VC1−Vout)。
Vq=Vth(INV)+(VC1−Vout)。
すなわち、交流電圧VC1と整流電圧Voutの電圧レベルが完全に一致するのであれば、電圧反転回路としてのインバータINV10の入力ノードの電圧は閾値電圧(Vth(INV))のままであり、その出力レベルも閾値電圧(Vth(INV))のままである。
交流電圧VC1が整流電圧Voutを少しでも上回ると、インバータINV10の入力ノードの電圧Vqは、インバータINV10の閾値電圧(Vth(INV))を超え、よって、インバータINV10の出力レベルは、ただちにローレベルに変化する。
また、交流電圧VC1が整流電圧Voutを少しでも下回ると、インバータINV10の入力ノードの電圧Vqは、インバータINV10の閾値電圧(Vth(INV))より低くなり、よって、インバータINV10の出力レベルは、ただちにハイレベルに変化する。
このように、サンプリング期間TAにおいては、電圧反転回路としてのインバータINV10の入力ノードの電圧は閾値電圧(Vth(INV))に維持されており、次の電圧比較期間TBにおいては、比較対象の2つの電圧の大小が、インバータINV10の閾値電圧(Vth(INV))を基準にして、高速に比較される。
よって、本実施形態によれば、閾値電圧を基準として、比較対象の2つの電圧の大小を、極めて高速かつ高精度に(例えば、1mVの単位で)、検出することができる。
また、電圧反転回路としてのインバータINV10を構成する素子(例えばトランジスタ)の特性にばらつきがあって、インバータINV10の閾値電圧(Vth(INV))が変動したとしても、電圧比較回路10aの動作は何ら影響を受けない。
つまり、本実施形態の場合、交流電圧VC1と整流電圧Voutとを直接に比較するのではなく、(Vth(INV)−VC1)と(Vth(INV)−Vout)との電位差を比較するのであり、電圧反転回路としてのインバータINV10の閾値電圧(Vth(INV))は、電圧比較の際に相殺されるため、測定精度に何ら影響を与えない。したがって、電圧反転回路としてのインバータINV10は、素子特性のばらつきに関係なく、安定した、高精度の電圧比較が可能である。
電圧反転回路としてのインバータINV10の出力電圧は、次段のインバータINV20によって反転して適切な電圧極性とする。そして、インバータINV20の出力信号は、出力バッファBFならびに出力端子Y1を経由して、オン/オフ制御信号TG1として、電圧比較回路10aから第1の同期整流素子M1に向けて出力される。
(出力バッファBFの構成と動作について)
以下、図7(A)および図7(B)を参照して、インバータINV20の後段に設けられる出力バッファ回路BFの構成と動作について説明する。
以下、図7(A)および図7(B)を参照して、インバータINV20の後段に設けられる出力バッファ回路BFの構成と動作について説明する。
上述のとおり、サンプリング期間TAにおいては、電圧反転回路としてのインバータINV10の出力信号のレベルは、閾値電圧(Vth(INV))に固定されるため、サンプリング期間TAにおいては、同期整流素子M1のオン/オフ制御信号TG1を生成することができない。このサンプリング期間TAは、例えば、10nsecに設定され、極めて短いため、影響は少ないと考えられるが、このサンプリング期間TAにおいても、適正な同期整流素子M1のオン/オフ制御信号TG1を生成することができれば、より安定した同期整流素子の制御が実現される。
そこで、ラッチ回路付きの出力バッファBFが設けられる。図7(A)に示すように、バッファ回路BFは、サンプリング信号SAによって動作するラッチ回路を有する。ラッチ回路は、NORゲートNOR1と、フリップフロップを構成する2つのナンドゲート(NAND1,NAND2)と、フリップフロップの次段に設けられるアンドゲートAND1と、により構成される。
図7(B)に示すように、サンプリング信号SAが非アクティブレベル(L)からアクティブレベル(H)に変化すると、ノアゲートNOR1の出力VQ3の電圧レベルは、“H”に固定される。
また、サンプリング信号SAが非アクティブレベル(L)からアクティブレベル(H)に変化すると、その時点におけるラッチ回路の入力電圧のレベルが、ラッチされる。
すなわち、サンプリング信号SAが非アクティブレベル(L)である状態では、インバータINV20の出力信号の電圧レベルを反転した信号VQ1が、ナンドゲートNAND1から出力されている。
サンプリング信号SAがアクティブレベル(H)に変化すると、フリップフロップを構成するナンドゲートN2からは、ナンドゲートNAND1の出力信号VQ1の電圧レベルを反転した信号VQ2が出力される。そして、その信号VQ2が、そのままアンドゲートAND1から出力される。アンドゲートAND1から出力される信号が同期整流素子M1のオン/オフ制御信号TG1となる。
したがって、オン/オフ制御信号TG1の電圧レベルは、サンプリング信号SAが非アクティブレベル(L)からアクティブレベル(H)に変化した時点における入力電圧のレベル(すなわち、インバータINV20の出力電圧のレベル)に一致する。
このように、サンプリング信号SAがアクティブレベルに変化したときに、その時点の入力電圧がラッチ回路によってラッチされ、サンプリング期間TA中は、そのラッチされている電圧が出力される。これによって、サンプリング期間TAにおいても、適正な、同期整流素子M1のオン/オフ制御信号TG1が出力される。
なお、出力バッファ回路BFは、サンプリング信号SAがアクティブレベル(H)から非アクティブレベル(L)に変化すると、ラッチ状態を解除して、入力電圧と同相の電圧を出力する。したがって、電圧比較期間TBにおいては、電圧比較結果に基づいて生成される、同期整流素子M1のオン/オフ制御信号TG1が、電圧比較回路10aから出力される。
(第2の実施形態)
図8は、本発明の整流制御装置の他の例の構成を示す図である。本実施形態では、タイミング制御回路200に含まれる電圧反転回路として、非反転端子が所与のバイアス電位Vbiasに接続され、入力ノードとしての反転端子がサンプリングコンデンサCXの一端に接続される反転増幅器OPを使用する。
図8は、本発明の整流制御装置の他の例の構成を示す図である。本実施形態では、タイミング制御回路200に含まれる電圧反転回路として、非反転端子が所与のバイアス電位Vbiasに接続され、入力ノードとしての反転端子がサンプリングコンデンサCXの一端に接続される反転増幅器OPを使用する。
通常、反転増幅器は、入力オフセット電圧(Voffset)を有しており、この入力オフセット電圧のばらつきによって閾値電が変動するため、入力オフセット電圧は、正確な電圧比較を実現する上での問題となる場合がある。
しかし、本実施形態では、反転増幅器OPが有する入力オフセット電圧(Voffset)は、電圧比較精度に何らの悪影響を与えない。
ここで、第1ノードの交流電圧VC1と整流電圧Voutとを比較する場合を想定する。電圧比較期間においては、電圧反転回路としての反転増幅器OPの入力ノード(反転端子)の電圧Vqは、下記式で表わすことができる。
Vq=Vth(INV)+(VC1−Vout)=(Vbias+Voffset)+(VC1−Vout)。
Vq=Vth(INV)+(VC1−Vout)=(Vbias+Voffset)+(VC1−Vout)。
入力オフセット電圧(Voffset)の値がばらつくと、閾値電圧Vth(INV)が変動する。しかし、本実施形態の場合、交流電圧VC1と整流電圧Voutとを直接に比較するのではなく、(Vth(INV)−VC1)と(Vth(INV)−Vout)との電位差を比較するのであり、電圧反転回路の閾値電圧(Vth(INV)=Vbias+Voffset)は、電圧比較の際に相殺されるため、測定精度に何ら影響を与えない。したがって、電圧反転回路は、入力オフセット電圧Voffset(ならびにバイアス電位Vbias)のばらつきに関係なく、安定した、高精度の電圧比較が可能である。
(第3の実施形態)
図9(A)〜図9(C)は、本発明の整流制御装置の他の例の構成と動作を示す図である。本実施形態では、例えば、電圧反転回路としてのインバータINV10の次段に設けられるインバータとして、入力電圧と出力電圧との関係を示す入出力電圧特性に関して、ヒステリシス特性を有するインバータINV20’を使用する。
図9(A)〜図9(C)は、本発明の整流制御装置の他の例の構成と動作を示す図である。本実施形態では、例えば、電圧反転回路としてのインバータINV10の次段に設けられるインバータとして、入力電圧と出力電圧との関係を示す入出力電圧特性に関して、ヒステリシス特性を有するインバータINV20’を使用する。
図9(A)に示すように、インバータINV20’は、CMOSインバータ(PMOSトランジスタM10とNMOSトランジスタM20とにより構成される)と、プルダウントランジスタM30と、CMOSインバータの出力信号がLレベルのとき、プルダウントランジスタM30をオンさせるインバータINV30と、を有している。インバータINV20’は正帰還経路を有する。
図9(B)に示すように、インバータINV20’の入力をVinとし、出力をVxとする。図9(C)に示すように、インバータINV20’は、入力Vinと出力Voutと関係に関して、ヒステリシス特性を有する。
インバータINV20’がヒステリシス特性を有することによって、例えば、微小なノイズによって、インバータ出力が誤って反転するという誤動作が生じない。よって、電圧比較回路10aは、ノイズの影響を受けることなく、安定した電圧比較を行うことができる。
(第4の実施形態)
図10(A)〜図10(C)は、本発明の整流制御装置の他の例の構成を示す図である。1つの電圧比較回路によって、2つの同期整流素子のオン/オフを制御することができれば、電圧比較回路の数を減らすことができ、タイミング制御回路の回路構成を簡素化することができる。そこで、本実施形態では、一つの電圧比較回路によって、2つの同期整流素子のオン/オフを制御する。
図10(A)〜図10(C)は、本発明の整流制御装置の他の例の構成を示す図である。1つの電圧比較回路によって、2つの同期整流素子のオン/オフを制御することができれば、電圧比較回路の数を減らすことができ、タイミング制御回路の回路構成を簡素化することができる。そこで、本実施形態では、一つの電圧比較回路によって、2つの同期整流素子のオン/オフを制御する。
図10(A)に示すように、第1のスイッチ回路SW1には、第1ノードN1および第2ノードN1に入力される、極性が異なる交流電圧(VC1,VC2)の各々と、第3ノードN3から得られる整流電圧Voutとが入力される。
また、極性が異なる交流電圧(VC1,VC2)のうちのいずれを電圧比較回路10aに入力するかは、第1ノードN1および第2ノードN2の各々に入力される交流電圧(VC1,VC2)の電圧極性を示す極性信号(PL)に基づいて決定することができる。
そこで、本実施形態では、図10(A)に示すように、交流電圧(VC1,VC2)の電圧レベルを比較するコンパレータCMP1を設ける。コンパレータCMP1から出力される極性信号PLは、選択信号生成回路320に入力される。選択信号生成回路320は、選択信号SELが出力される。選択信号SELは、第1のスイッチ回路SW1を切り換えるための制御信号の一つとして使用される。
また、交流電圧(VC1,VC2)と整流電圧Voutのいずれを電圧比較回路10aに入力するかは、上述のとおり、サンプリング信号SAがアクティブレベル(H)であるか非アクティブレベル(L)であるかによって決定することができる。よって、サンプリング信号SAは、第1のスイッチ回路SW1を切り換えるための制御信号の一つとして使用される。
また、図10(A)に示すように、電圧比較回路10aに分配器17を設け、この分配器17によって、生成された同期整流素子のオン/オフ制御信号(TG1,TG2)を、2つの同期整流素子(M1,M2)のいずれに供給するかを制御する。分配器17は、2個のアンドゲートAD1,AD2と、インバータINV31と、により構成される。分配器17の分配動作は、上述の極性信号(PL)によって制御され、これによって、オン/オフ制御信号(TG1,TG2)の供給先を自動的に切り換えることができる。
図10(B)は、第1のスイッチ回路SW1の具体的な構成の一例を示す図である。第1のスイッチ回路SW1は、3つのアナログスイッチTSW1〜TSW3を有する。アナログスイッチを駆動する駆動回路は、2個のアンド回路(AD11,AD12)と、2個のインバータ(INV41,INV42)によって構成される。
図10(C)は、図10(A)に示されるタイミング制御回路200の動作を示す図である。図示されるように、2つのオン/オフ制御信号(TG1,TG2)のうち、いずれを出力するかは、選択信号SEによって決定される。選択信号SELは、時刻t30〜t33の期間および時刻t36〜t39の期間においてHレベルとなる。時刻t31〜t33の期間、ならびに、時刻t36〜t38の期間において、オン/オフ制御信号TG1が出力される。時刻t34〜t35の期間において、オン/オフ制御信号TG2が出力される。
(第5の実施形態)
図11は、本発明の整流制御装置の他の例の構成を示す図である。本実施形態では、整流電圧Voutが所与の電圧レベル以上になるまで、同期整流素子(M1〜M4)のオン/オフ制御信号(TG1〜TG4)を非アクティブレベル(L)に維持する出力保証回路350を設ける。
図11は、本発明の整流制御装置の他の例の構成を示す図である。本実施形態では、整流電圧Voutが所与の電圧レベル以上になるまで、同期整流素子(M1〜M4)のオン/オフ制御信号(TG1〜TG4)を非アクティブレベル(L)に維持する出力保証回路350を設ける。
整流制御装置250に含まれるタイミング制御回路200が、全波整流回路150から得られる整流電圧Voutを電源電圧として動作する場合がある。例えば、全波整流回路150および整流制御装置250が、無接点電力伝送システムの受電装置に設けられる場合、整流制御装置250は、全波整流回路150の整流電圧Voutを電源電圧として動作する。
この場合、電源電圧としての整流電圧Voutの電圧レベルが所与の電圧レベルに達しない期間においてタイミング制御回路200を動作させると、不十分な電源電圧に起因して回路動作が不安定となり、正常な、同期整流素子のオン/オフ制御ができない場合が生じ得る。例えば、第1および第2の整流素子(M1,M2)が同時にオンして、第1ノードN1から第2ノードN2に向けて大きな貫通電流が流れて、全波整流回路150のエネルギー効率が低下し、あるいは、素子の破損が生じるような事態が生じ得る。
そこで、本実施形態では、例えば、図11に示すように、電圧比較回路10aに出力保証回路350を設ける。出力保証回路350は、タイミング制御回路200から出力される、同期整流素子M1のオン/オフ制御信号TG1が、正常な制御電圧であることを保証する。よって、整流制御装置250による同期整流素子の制御の信頼性が向上する。
出力保証回路350は、分圧抵抗R50およびR51と、ソース接地のNMOSトランジスタM40と、負荷抵抗R52と、ドレイン接地のPMOSトランジスタ(ソースフォロワ)M41と、出力バッファとして機能するCMOSインバータ(PMOSトランジスタM42とNMOSトランジスタM43とにより構成される)と、CMOSインバータの出力ノードをプルダウンするためのプルダウン抵抗R53と、を有する。
NMOSトランジスタM40は、整流電圧Voutが所与の電圧レベル以上になるまでオンしない。NMOSトランジスタM40がオフしている期間においては、CMOSインバータに電源電圧(Vout)が供給されず、CMOSインバータの出力ノードは、Lレベル(接地電位)に保持される。よって、オン/オフ制御信号TG1は、非アクティブレベル(L)に維持され、同期整流素子としてのNMOSトランジスタM1はオフ状態を維持する。
このように、電源電圧としての整流電圧Voutが所与のレベルに上昇するまで、全部の同期整流素子(例えばM1〜M4)がオフ状態となる。その状態では、各同期整流素子に並列に接続される各ボディダイオード(DP1〜DP4)による整流動作が実行される。したがって、例えば、第1および第2の同期整流素子(M1,M2)が同時にオンして大きな貫通電流が流れるような事態が生じない。
よって、全波整流回路150のエネルギー効率の低下が防止される。また、素子の破損のおそれもないことから、全波整流回路が搭載される機器の信頼性も向上する。
(第6の実施形態)
本実施形態では、本発明の整流制御装置および全波整流回路を搭載した受電装置、ならびに、その受電装置を用いて構成される無接点電力伝送システムについて説明する。
本実施形態では、本発明の整流制御装置および全波整流回路を搭載した受電装置、ならびに、その受電装置を用いて構成される無接点電力伝送システムについて説明する。
本実施形態では、先に説明した整流制御装置および全波整流回路は、無接点電力システムの受電装置に設けられる。全波整流回路から出力される整流電圧によって受電装置が動作し、給電対象の負荷(例えば、2次電池)に電力が供給される。全波整流回路における損失が少なく、高いエネルギー効率が実現されるため、無接点電力伝送システムの伝送効率が向上する。以下、具体的に説明する。
(無接点電力伝送に対応した電子機器の構成の例)
図12(A)〜図12(C)は、無接点電力伝送システムに対応した電子機器の構成の一例を示す図である。図1(A)には、送電装置11を内蔵する充電器(クレードル)500と、受電装置41を内蔵する携帯電話機510と、が示される。
図12(A)〜図12(C)は、無接点電力伝送システムに対応した電子機器の構成の一例を示す図である。図1(A)には、送電装置11を内蔵する充電器(クレードル)500と、受電装置41を内蔵する携帯電話機510と、が示される。
携帯電話機510は、LCDなどの表示部512、ボタン等で構成される操作部514、マイク516(音入力部)、スピーカ518(音出力部)、アンテナ520を有する。
充電器500にはACアダプタ502を介して電力が供給され、この電力が、無接点電力伝送により送電装置11から受電装置41に送電される。これにより、携帯電話機510のバッテリ(不図示)を充電したり、携帯電話機510内のデバイスを動作させたりすることができる。
なお、本実施形態が適用される電子機器は携帯電話機510に限定されない。例えば腕時計、コードレス電話器、シェーバー、電動歯ブラシ、リストコンピュータ、ハンディターミナル、携帯情報端末、電動自転車、或いはICカードなどの種々の電子機器に適用できる。
図12(B)に模式的に示すように、送電装置11から受電装置41への電力伝送は、送電装置11側に設けられた1次コイルL1(送電コイル)と、受電装置41側に設けられた2次コイルL2(受電コイル)を電磁的に結合させて電力伝送トランスを形成することで実現される。これにより非接触での電力伝送が可能になる。
なお、図12(B)では1次コイルL1、2次コイルL2は、平面上でスパイラル状にコイル線を巻くことで形成された例えば空芯の平面コイルになっている。しかしながら、本実施形態のコイルはこれに限定されず、1次コイルL1と2次コイルL2を電磁的に結合させて電力を伝送できるものであれば、その形状・構造等は問わない。
例えば図12(C)では、磁性体コアに対してX軸回りでコイル線をスパイラル状に巻くことで1次コイルL1が形成されている。携帯電話機510に設けられた2次コイルL2も同様である。図12(C)のようなコイルにも本実施形態は適用可能である。なお図1(C)の場合に、1次コイルL1や2次コイルL2として、X軸回りにコイル線を巻いたコイルに加えて、Y軸周りにコイル線を巻いたコイルを組み合わせてもよい。
(無接点電力伝送システムの構成例)
図13は、無接点電力伝送システムの構成の一例を示す図である。送電装置11は、1次コイルL1と、共振コンデンサCQと、送電制御装置(送電制御IC)50と、送電部53と、波形モニタ回路54と、を有する。送電制御装置50は、送電側制御回路51と、ドライバ制御回路52と、を有する。ドライバ制御装置52は、駆動クロックDRCKに同期して、1次コイルL1を交流駆動する。これによって、1次側から2次側に無接点で電力を供給することができる。1次コイルの駆動周波数は、例えば、120KHzである。
図13は、無接点電力伝送システムの構成の一例を示す図である。送電装置11は、1次コイルL1と、共振コンデンサCQと、送電制御装置(送電制御IC)50と、送電部53と、波形モニタ回路54と、を有する。送電制御装置50は、送電側制御回路51と、ドライバ制御回路52と、を有する。ドライバ制御装置52は、駆動クロックDRCKに同期して、1次コイルL1を交流駆動する。これによって、1次側から2次側に無接点で電力を供給することができる。1次コイルの駆動周波数は、例えば、120KHzである。
また、受電装置41は、2次コイルL2と、受電部140と、整流制御装置(整流制御IC)250と、負荷変調部60と、給電制御部62と、バッテリ装置70(充電制御装置71とバッテリ72とを有する)と、受電制御装置(受電制御IC)80と、を有する。
図13の左上において、太い点線で囲んで示されるように、1次側から2次側に信号を送信するための通信方式として、周波数変調方式(周波数f1,f2を切り換えて“1”と“0”を送信する方式)が採用される。
また、図13の左下において、太い点線で囲んで示されるように、2次側から1次側に信号を送信するための通信方式として、負荷変調方式が採用される。すなわち、2次側の負荷状態を切り換えることによって“0”と“1”が、2次側から1次側に送信される。1次側は、1次コイルL1のコイル端電圧GSGを、波形モニタ回路54によってモニタし、例えば、コイル端電圧の振幅の変化を検出し、あるいは、駆動クロックとコイル端電圧の位相関係を検出し、これによって、“0”または“1”を検出する。
図13に示される受電部140は、2次コイルL2のコイル端間に直列に接続される分圧抵抗RB1とRB2と、全波整流回路150と、整流電圧ノードN11と基準電位ノードN13との間に直列に接続される分圧抵抗RB4およびRB5と、を有する。
全波整流回路150は、整流ブリッジ100と、平滑コンデンサC1と、を有する。整流ブリッジ100は、同期整流素子としてのMOSFET(M1〜M4)を有する。
整流制御装置(整流制御IC)は、タイミング制御回路200を有する。タイミング制御回路200は、電圧比較回路10(例えば図2に示すように、4つの電圧比較回路10a〜10dにより構成される)と、出力保証回路350(図11参照)と、レベルシフト回路(LS1〜LS4)ならびに出力バッファ(BM1〜BM4)を有する。
また、整流制御装置(整流制御IC)250は、複数の端子(E1〜E10)を有する。端子(E1〜E4)の各々は、同期整流素子のオン/オフ制御信号(TG1,TG3,TG2,TG4)を、整流ブリッジ100に供給するための出力端子である。
端子E5は、整流ブリッジ100の第2ノードN2の交流電圧VC2を、電圧比較回路10に供給するための入力端子である。端子E6は、第1ノードN1に入力される交流電圧VC1を、電圧比較回路10に供給するための入力端子である。端子E7は、第3ノードN3から得られる整流電圧Voutを、出力保証回路350に供給するための入力端子である。端子E8は、整流電圧Voutを、電圧比較回路10に供給するための入力端子である。端子E9は、整流ブリッジ100における第4ノードN4に接続される基準電位VSSを、電圧比較回路10に供給するための入力端子である。端子E10は、受電制御装置80から出力されるサンプリング信号SAを、電圧比較回路10に供給するための入力端子である。
また、出力保証回路350は、タイミング制御回路200から出力される、同期整流素子のオン/オフ制御信号(TG1〜TG4)が、正常な制御電圧であることを保証するための回路である。図13の受電装置41において、整流制御装置250(ならびに他の受電側の回路)は、全波整流回路150の整流電圧Voutを電源電圧として動作する。したがって、電源電圧としての整流電圧Voutの電圧レベルが所与の電圧レベルに達しない期間(例えば、無接点電力伝送システムの電源を投入した直後の期間)において、タイミング制御回路200を動作させると、不十分な電源電圧に起因して回路動作が不安定となり、正常な、同期整流素子(M1〜M4)のオン/オフ制御ができない場合が生じ得る。例えば、第1および第2の整流素子(M1,M2)が同時にオンして、大きな貫通電流が流れて、全波整流回路150のエネルギー効率が低下するような事態が生じ得る。
そこで、本実施形態では、タイミング制御回路200に出力保証回路350を設けている。出力保証回路350は、整流電圧Voutが所与の電圧レベル(つまり、タイミング制御回路が正常に動作し得る電圧レベル)になるまで、同期整流素子のオン/オフ制御信号(TG1〜TG4)を非アクティブレベル(具体的にはLレベル)に維持する。これにより、複数の同期整流素子(M1〜M4)の各々は、電源電圧としての整流電圧Voutが所与のレベルに上昇するまでオフ状態となり、その状態では、各同期整流素子(M1〜M4)に並列に接続される各ボディダイオード(DP1〜DP4)による整流動作が実行される。したがって、例えば、第1および第2の同期整流素子(M1,M2)が同時にオンして大きな貫通電流が流れるような事態が生じない。
また、負荷変調部60は、負荷変調トランジスタ(不図示)をスイッチングし、負荷変調信号を、送電装置11に送信する。給電制御部62は、例えば、シリーズレギュレータ(LDO)や給電制御トランジスタ等(不図示)を有し、それらの動作を制御することによって、給電対象の負荷72への給電を制御する。また、バッテリ装置70に含まれる充電制御装置(充電制御IC)71は、バッテリ(2次電池)72の充電動作を制御する。
なお、給電対象の負荷は、バッテリ(2次電池)72に限定されない。例えば、整流電圧によって所与の回路を動作させる場合、その回路が給電対象の負荷として機能する。
また、受電装置装置(受電制御IC)は、受電側制御回路81と、位置検出回路82と、周波数検出回路83と、発振回路84と、を有する。受電側制御回路81は、受電装置41の動作を統括的に制御する。
位置検出回路82は、分圧抵抗RB4とRB5の共通接続点から得られる信号ADINに基づいて、受電側機器が、送電側機器に対して適正な位置にセットされているか否かを検出する。また、周波数検出回路83は、分圧抵抗RB1とRB2の共通接続点から得られる信号CCMPIに基づいて、1次側の駆動クロック(DRCK)を再生し、その駆動クロックの周波数を、発振回路84から出力される発振クロックCLKを用いて検出する。発振クロックCLKの周波数は、例えば5MHzである。この発振クロックCLKは、受電制御装置80の全体の動作のために使用することができる。例えば、発振クロックCLKを動作クロックとして用いて、デジタル回路を動作させることができる。
本実施形態では、受電制御装置80に内蔵される発振回路84は、整流制御装置250に含まれるタイミング制御回路200の動作制御信号の一つであるサンプリング信号SAの発生源として利用される。つまり、本実施形態では、発振回路84は、サンプリング信号生成回路300としても機能する。
すなわち、無接点電力伝送システムにおける受電装置41は、受電装置41の動作のために使用される、高い周波数のクロックを発振する発振回路84を有しているのが通常である。そこで、本実施形態では、この発振回路84を利用して、サンプリング信号SAを生成する。
この発振回路84を、サンプリング信号SAの生成源として利用すれば、整流制御装置250内にサンプリング回路300を設ける必要がなくなる。よって、整流制御装置250の構成の簡素化、低消費電力化ならびに占有面積の削減を図ることができる。
ここで、発振回路84の発振クロックCLKを、そのままサンプリング信号SAとして使用することができ、また、例えば、発振回路84の発振クロックCLKを分周回路(不図示)によって分周し、その分周によって得られるクロックを、サンプリング信号SAとすることもできる。なお、分周回路は、発振回路84内に設けることができ、あるいは、整流制御装置250内に設けることもできる。
このように、本実施形態の受電装置41は、同期整流方式の全波整流回路150と、整流制御装置250と、給電制御部62と、を有しており、全波整流回路150から出力される整流電圧Voutによって受電装置41が動作し、給電対象の負荷(例えば、2次電池72)に電力が供給される。
本実施形態によれば、従来にない、極めて高精度の同期整流素子のオン/オフのタイミング制御が実現される。よって、全波整流回路150における損失が少なく、発熱が低減され、かつ、高いエネルギー効率が実現され、無接点電力伝送システムの伝送効率が格段に向上する。
また、整流制御装置250は出力保証回路350を有しているため、システムの起動直後に不要な貫通電流が流れることが防止され、その貫通電流によって回路が破損する心配もない。よって、エネルギー効率が高く、かつ信頼性の高い無接点電力伝送システムが実現される。
また、本実施形態では、受電制御装置80が有する発振回路84を、サンプリング信号SAの生成源として利用するため、整流制御装置の構成が簡素化され、また、回路の占有面積を低減することができる。
また、図13の例では、全波整流回路150と整流制御装置250とは別の回路であるが、整流ブリッジ100を構成する同期整流素子(M1〜M4)が比較的低耐圧の素子である場合には、整流制御装置250に、整流ブリッジ100を内蔵する場合もあり得る。この場合、無接点電力伝送システムの部品点数を削減することができる。
また、平滑コンデンサC1の容量も比較的小容量ですむ場合、整流ブリッジ100と、平滑コンデンサC1と、整流制御装置250と、を一つのICに内蔵する場合もあり得る。この場合、整流制御装置付きの全波整流回路が実現される。この全波整流回路は、同期整流素子(M1〜M4)のオン/オフを適切なタイミングで制御することができ、ボディダイオードによる損失を低減できる。また、平滑コンデンサC1に蓄積されている電荷の逆流が効果的に防止されることから、低損失かつエネルギー効率の高い、同期整流方式の全波整流回路を実現することができる。
(無接点電力伝送システムの動作例)
図14は、無接点電力伝送システムの動作の一例を示す図である。待機状態において、送電側機器(クレードル)500に内蔵される送電制御装置11は、受電側機器(携帯電話機)510の着地(セッティング)を、例えば、0.3秒に1回、検出し(ステップS1)、これによって、受電側機器の着地(セッティング)が検出される(ステップS2)。
図14は、無接点電力伝送システムの動作の一例を示す図である。待機状態において、送電側機器(クレードル)500に内蔵される送電制御装置11は、受電側機器(携帯電話機)510の着地(セッティング)を、例えば、0.3秒に1回、検出し(ステップS1)、これによって、受電側機器の着地(セッティング)が検出される(ステップS2)。
次に、送電装置11と受電装置41との間で、種々の情報の交換(ネゴシエーション)が実行される(ステップS3)。ID認証によって、受電装置が適切な送電対象であることが確認された後に、通常送電(充電)が開始される。通常送電が開始されると、受電側機器(携帯電話機)510に設けられているLEDが点灯する。
通常送電中において、満充電が検出されると、満充電通知が受電装置から送電装置に送信され、これを受信した送電装置は、通常送電を停止する(ステップS4)。通常送電が停止されると、受電側機器(携帯電話機)510に設けられているLEDが消灯する。そして、満充電検出後の待機フェーズに移行する(ステップS5)。
満充電検出後の待機状態では、例えば、5秒に1回の取り去り検出が実行され、また、10分に1回、再充電の要否の確認が実行される。満充電後に受電側機器(携帯電話機)510が取り去られると、初期の待機フェーズに戻る(ステップS6)。また、満充電後に再充電が必要と判定されると、ステップS3に復帰する(ステップS7)。また、ステップ3の状態において、受電側機器(携帯電話機)510の取り去りが検出された場合には、初期の待機状態に復帰する(ステップS8)。
以上説明したように、本発明の幾つかの実施形態によれば、例えば、同期整流方式の全波整流回路を構成する同期整流素子のオン/オフのタイミングを、極めて高精度に制御することが可能な整流制御装置を実現することができる。したがって、全波整流回路の損失や発熱の低減、ならびにエネルギー効率の改善を図ることができる。
また、上記の整流制御装置ならびに全波整流回路を用いることによって、伝送効率が格段に向上した受電装置、ならびに無接点電力伝送システムを実現することができる。
なお、本発明の実施形態について詳述したが、本発明の新規事項および効果から逸脱しない範囲で、多くの変形が可能であることは、当業者には容易に理解できるであろう。したがって、このような変形例は、すべて本発明に含まれるものとする。
例えば、同期整流素子としては、種々のスイッチング素子を使用することができる。また、例えば、整流ブリッジの構成も、上述の実施例に限定されるものではなく、種々の回路構成を採用することができる。
また、整流制御装置は、同期整流方式の半波整流回路における、同期整流素子のオン/オフ制御を実行することもできる。また、タイミング制御回路に含まれる電圧比較回路の構成も、種々、変形または応用が可能である。
また、本発明の整流制御装置および全波整流は、回路構成が簡素化され、損失が少ないため、種々の電子機器に搭載することができる。
本発明は、例えば、整流制御装置、全波整流回路、受電装置および無接点電力伝送システムとして有用である。
L1 1次コイル、L2 2次コイル、M1〜M4 同期整流素子(MOSFET)
10(10a〜10d) 電圧比較回路、100 整流ブリッジ、LQ 負荷、
C1 平滑コンデンサ、 150 全波整流回路、200 タイミング制御回路、
250 整流制御装置(例えばIC)、300 サンプリング信号生成回路、
DP1〜DP4 ボディダイオード、SW1 第1のスイッチ回路、
CX サンプリングコンデンサ、VSS 基準電位、
INV10 電圧反転回路としてのインバータ、INV20 インバータ、
BF ラッチ回路付きのバッファ回路、VC1,VC2 交流電圧、
TG1〜TG2 同期整流素子のオン/オフ制御信号、Vout 整流電圧、
Y1,Y2 電圧比較回路における、同期整流素子のオン/オフ制御信号の出力端子
10(10a〜10d) 電圧比較回路、100 整流ブリッジ、LQ 負荷、
C1 平滑コンデンサ、 150 全波整流回路、200 タイミング制御回路、
250 整流制御装置(例えばIC)、300 サンプリング信号生成回路、
DP1〜DP4 ボディダイオード、SW1 第1のスイッチ回路、
CX サンプリングコンデンサ、VSS 基準電位、
INV10 電圧反転回路としてのインバータ、INV20 インバータ、
BF ラッチ回路付きのバッファ回路、VC1,VC2 交流電圧、
TG1〜TG2 同期整流素子のオン/オフ制御信号、Vout 整流電圧、
Y1,Y2 電圧比較回路における、同期整流素子のオン/オフ制御信号の出力端子
Claims (17)
- 複数の同期整流素子を含み、第1ノードおよび第2ノードに交流電圧が入力され、第3ノードから整流電圧が出力され、第4ノードが基準電位に接続される整流ブリッジと、
前記第3ノードに接続される平滑コンデンサと、
を含む全波整流回路における、前記複数の同期整流素子の少なくとも一つのオン/オフを制御する整流制御装置であって、
前記複数の同期整流素子のうちの少なくとも一つのオン/オフを制御するタイミング制御回路を含み、
前記タイミング制御回路は、前記整流ブリッジの第mノード(mは1または2)と、第nノード(nは3または4)との間に接続される同期整流素子のオン/オフ制御信号を生成し、
前記タイミング制御回路は、
前記第mノードの電圧と第nノードとの電圧を比較し、前記第mノードと前記第nノードとの間に接続される前記同期整流素子のオン/オフ制御信号を生成する電圧比較回路を有し、
前記電圧比較回路は、
サンプリング信号によってスイッチングが制御され、これによって前記第mノードの電圧あるいは前記第nノードの電圧を出力する第1のスイッチ回路と、
電圧反転回路と、
前記電圧反転回路の入力ノードと出力ノードとの間に接続され、オン/オフが前記サンプリング信号によって制御される第2のスイッチ回路と、
前記第1のスイッチ回路と前記電圧反転回路の前記入力ノードとの間に接続されるサンプリングコンデンサと、
を有し、
前記サンプリング信号がアクティブレベルとなるサンプリング期間においては、前記第2のスイッチ回路がオンして、前記電圧反転回路の前記入力ノードと前記出力ノードが接続されると共に、
前記サンプリングコンデンサによって、前記第1のスイッチ回路から出力される、前記第3ノードの前記整流電圧あるいは前記第4ノードの前記基準電位と、前記電圧反転回路の閾値電圧との電位差がサンプリングされ、
前記サンプリング信号が非アクティブレベルとなる電圧比較期間においては、記第2のスイッチがオフすると共に、前記第1のスイッチから、前記第1ノードまたは第2ノードに入力される前記交流電圧が出力され、これによって、前記電圧反転回路から、前記第mノードの電圧と前記第nノードとの電圧の比較結果を示す信号が出力され、前記比較結果を示す信号に基づいて、前記第mノードと前記第nノードとの間に接続される前記同期整流素子のオン/オフ制御信号が生成されることを特徴とする整流制御装置。 - 請求項1記載の整流制御装置であって、
前記整流ブリッジは、
前記第1ノードと前記第3ノードとの間に接続される第1の整流素子と、前記第2ノードと前記第3ノードとの間に接続される第2の整流素子と、前記第1ノードと前記第4ノードとの間に接続される第3の整流素子と、前記第2ノードと前記第4ノードとの間に接続される第4の整流素子と、を有し、
少なくとも前記第1の整流素子および前記第2の整流素子、あるいは、少なくとも前記第3の整流素子および前記第4の整流素子が、前記同期整流素子で構成され、
前記タイミング制御回路は、
少なくとも前記第1の整流素子としての同期整流素子および前記第2の整流素子としての前記同期整流素子の各々、あるいは、少なくとも前記第3の整流素子としての前記同期整流素子および前記第4の整流素子としての前記同期整流素子の各々のオン/オフを制御するための前記オン/オフ制御信号を出力することを特徴とする整流制御装置。 - 請求項1記載の整流制御装置であって、
前記整流ブリッジは、
前記第1ノードと前記第3ノードとの間に接続される第1の同期整流素子と、前記第2ノードと前記第3ノードとの間に接続される第2の同期整流素子と、前記第1ノードと前記第4ノードとの間に接続される第3の同期整流素子と、前記第2ノードと前記第4ノードとの間に接続される第4の同期整流素子と、を有し、
前記タイミング制御回路は、
前記第1の同期整流素子〜前記第4の同期整流素子の各々のオン/オフを制御するための前記オン/オフ制御信号を出力することを特徴とする整流制御装置。 - 請求項1記載の整流制御装置であって、
前記整流ブリッジは、
前記第1ノードと前記第3ノードとの間に接続される第1の同期整流素子と、前記第2ノードと前記第3ノードとの間に接続される第2の同期整流素子と、前記第1ノードと前記第4ノードとの間に接続される第3の同期整流素子と、前記第2ノードと前記第4ノードとの間に接続される第4の同期整流素子と、を有し、
前記第3の同期整流素子の制御ノードは前記第2ノードに接続され、
前記第4の同期整流素子の制御ノードは前記第1ノードに接続され、
前記タイミング制御回路は、
前記第1の同期整流素子および前記第2の同期整流素子の各々のオン/オフを制御するための前記オン/オフ制御信号を出力することを特徴とする整流制御装置。 - 請求項1〜請求項4のいずれかに記載の整流制御装置であって、
一つの電圧比較回路は、2つの同期整流素子のオン/オフを制御するために使用され、
前記一つの電圧比較回路に含まれる前記第1のスイッチ回路は、
前記第1のノードの電圧を出力する第1の端子と、
前記第2のノードの電圧を出力する第2の端子と、
前記第3のノードの電圧または前記第4のノードの電圧を出力する第3の端子と、を有し、
前記第1のスイッチ回路のスイッチングは、前記サンプリング信号と、前記第1ノードおよび前記第2ノードに入力される前記交流信号の電圧極性を示す極性信号と、に基づいて制御され、
また、前記電圧比較回路は、生成した前記同期整流素子のオン/オフ制御信号を、前記2つの同期整流素子のいずれかに振り分けるための分配器を有し、前記分配器の動作は、前記極性信号によって制御される、ことを特徴とする整流制御装置。 - 請求項1〜請求項5記載の整流制御装置であって、
前記タイミング制御回路は、
前記サンプリング信号を出力するサンプリング信号生成回路を、さらに有し、
前記サンプリング信号は、前記整流ブリッジの第1ノードおよび第2ノードに入力される前記交流電圧の周波数の2倍以上の周波数を有することを特徴とする整流制御装置。 - 請求項1〜請求項6のいずれかに記載の整流制御装置であって、
前記電圧反転回路は、インバータであることを特徴とする整流制御装置。 - 請求項1〜請求項6のいずれかに記載の整流制御装置であって、
前記電圧反転回路は、非反転端子が所与のバイアス電位に接続され、前記入力ノードとしての反転端子が前記サンプリングコンデンサの一端に接続される反転増幅器であることを特徴とする整流制御装置。 - 請求項1〜請求項8のいずれかに記載の整流制御装置であって、
前記電圧比較回路は、
前記電圧反転回路の出力ノードと、前記整流ブリッジにおける前記第mノードと前記第nノードとの間に接続される前記同期整流素子のオン/オフ制御信号を出力するための出力ノードとの間に設けられる、ラッチ回路を有する出力バッファを有し、
前記出力バッファは、
前記サンプリング信号が非アクティブレベルからアクティブレベルに変化したときの入力電圧をラッチし、そのラッチしている電圧を出力し、
前記サンプリング信号がアクティブレベルから非アクティブレベルに変化すると、前記ラッチ状態を解除して、入力電圧と同相の電圧を出力する、
ことを特徴とする整流制御装置。 - 請求項1〜請求項9のいずれかに記載の整流制御装置であって、
前記電圧反転回路の出力ノードに、入力ノードが接続されたインバータをさらに有し、
前記インバータは、入力電圧と出力電圧との関係を示す入出力電圧特性に関して、ヒステリシス特性を有することを特徴とする整流制御装置。 - 請求項1記載の整流制御装置であって、
前記タイミング制御回路は、前記整流ブリッジの前記第3ノードから出力される前記整流電圧を電源電圧として動作し、
前記電圧比較回路は、
前記整流電圧が所与の電圧レベル以上になるまで、前記整流ブリッジにおける前記第mノードと前記第nノードとの間に接続される前記同期整流素子のオン/オフ制御信号(TG1〜TG4のいずれか)を非アクティブレベルに維持する出力保証回路を、さらに有することを特徴とする整流制御装置。 - 請求項1〜請求項11のいずれかに記載の整流制御装置であって、
前記整流制御装置は、
前記整流ブリッジを含むことを特徴とする整流制御装置。 - 請求項1〜請求項12のいずれかに記載の整流制御装置であって、
前記全波整流回路および前記整流制御装置は、
1次コイルと2次コイルを電磁的に結合させて送電装置から受電装置に対して電力を伝送する無接点電力伝送システムにおける前記受電装置に設けられ、
前記2次コイルから得られる交流電圧が、前記受電装置に設けられる前記全波整流回路によって前記整流電圧に変換され、前記整流電圧によって前記受電装置が動作し、これによって、給電対象の負荷に電力が供給されることを特徴とする整流制御装置。 - 請求項1〜請求項5ならびに請求項7〜請求項12のいずれかに記載の整流制御装置であって、
前記全波整流回路および前記整流制御装置は、
1次コイルと2次コイルを電磁的に結合させて送電装置から受電装置に対して電力を伝送する無接点電力伝送システムにおける前記受電装置に設けられ、
前記2次コイルから得られる交流電圧が、前記受電装置に設けられる前記全波整流回路によって前記整流電圧に変換され、前記整流電圧によって前記受電装置が動作し、これによって、給電対象の負荷に電力が供給され、
かつ、前記受電装置は、前記受電装置の動作のために使用される発振回路を有し、前記発振回路の発振信号に基づいて前記サンプリング信号が生成されることを特徴とする整流制御装置。 - 複数の同期整流素子を含み、第1ノードおよび第2ノードに交流電圧が入力され、第3ノードから整流電圧が出力され、第4ノードが基準電位に接続される整流ブリッジと、
前記第3ノードに接続される平滑コンデンサと、
前記複数の同期整流素子の少なくとも一つのオン/オフを制御するための、請求項1〜請求項14のいずれかに記載の整流制御装置と、
を含むことを特徴とする全波整流回路。 - 2次コイルと、
複数の同期整流素子を含み、第1ノードおよび第2ノードに、前記2次コイルから得られる交流電圧が入力され、第3ノードから整流電圧が出力され、第4ノードが基準電位に接続される整流ブリッジと、前記第3ノードに接続される平滑コンデンサと、を含む全波整流回路と、
前記複数の同期整流素子の少なくとも一つのオン/オフを制御するための、請求項13または請求項14記載の整流制御装置と、
前記全波整流回路から得られる前記整流電圧に基づく、給電対象の負荷への給電を制御するための給電制御部と、
を有することを特徴とする受電装置。 - 1次コイルと2次コイルを電磁的に結合させて、送電装置から請求項16記載の受電装置に対して電力を伝送する無接点電力伝送システム。
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