JP2010049149A

JP2010049149A - Ｔｆｔ基板及びその製造方法

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Publication number: JP2010049149A
Application number: JP2008215076A
Authority: JP
Inventors: Makoto Otani; 誠大谷; Hatsumi Kimura; 初美木村; Harumi Murakami; 春美村上
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2008-08-25
Filing date: 2008-08-25
Publication date: 2010-03-04
Anticipated expiration: 2028-08-25
Also published as: JP5156542B2

Abstract

【課題】サージ電流による影響が発生しにくいＴＦＴ基板及びその製造方法を提供することができる。
【解決手段】本実施の形態にかかるＴＦＴ基板１は、表示領域２の外側に設けられ、第１の保護回路２１、５１及び第２の保護回路２２、５２がショート配線２７と、アドレス配線４又はデータ配線５との間に並列に接続された並列保護回路２０を有するものである。第１の保護回路２１、５１は、ショート配線２７からアドレス配線４又はデータ配線５の方向を順方向とする第１のダイオード２５、５５と、第１のダイオード２５、５５に直列に接続された第１のコンデンサ２３、５３とを有する。そして、第２の保護回路２２、５２は、アドレス配線４又はデータ配線５からショート配線２７の方向を順方向とする第２のダイオード２６、５６と、第２のダイオード２６、５６に直列に接続された第２のコンデンサ２４、５４とを有する。
【選択図】図３

Description

本発明は、ＴＦＴ基板及びその製造方法に関する。

近年、液晶表示装置は、ＣＲＴに換わるフラットパネルディスプレイの一つとして、低消費電力や薄型であるという特徴を活かした製品への応用が盛んになされている。液晶表示装置には、単純マトリックス型液晶表示装置と、薄膜トランジスタ（以下、ＴＦＴと略す）をスイッチング素子として用いるＴＦＴ−ＬＣＤがある。携帯性、表示品位の点で、ＣＲＴや単純マトリックス型液晶表示装置より優れた特徴をもつＴＦＴ−ＬＣＤがノート型パソコンなどに広く実用化されている。ＴＦＴ−ＬＣＤでは、一般にＴＦＴアレイ基板と対向基板との間に液晶層が挟持されている。ＴＦＴアレイ基板上には、ＴＦＴがアレイ状に形成されている。このようなＴＦＴアレイ基板及び対向基板の外側にはそれぞれ偏光板が設けられ、さらに一方の側にはバックライトが設けられている。このような構造によって良好なカラー表示が得られる。

しかしながら、ＴＦＴ−ＬＣＤに用いられるＴＦＴアレイ基板は、半導体技術を用いてＴＦＴをガラス基板上にアレイ状に形成する必要があり、多くの工程数を必要とする。これらの各工程では、処理工程において静電気が発生するため、サージ電流が表示ＴＦＴ部などに侵入して素子破壊を引き起こす。これにより、欠陥や不良が発生しやすく歩留の低下を招くという問題がある。
特開平５−１４２５６８号公報

以上のような問題に対し、特許文献１では、表示部周辺に配置した接地配線と、アドレス配線又はデータ配線との間に、ＴＦＴで形成したガード抵抗を設けている。これにより、外部端子よりアドレス配線又はデータ配線に進入する電荷を接地線に放電することができ、電荷が各配線を経由して表示領域内に進入することを防止することができる。そして、表示部にあるＴＦＴ特性の変化が防止され、その画素が点欠陥などの欠陥になることを避けることができる。すなわち、液晶駆動用アクティブマトリックス基板を静電気による劣化から保護することができる。

特許文献１に記載された、ＴＦＴで構成するガード抵抗は、大きな電流を流す能力が高い。また、液晶に接する電極に瞬間的に大きな電流を流すと、液晶／配向膜間に存在するＨ_２Ｏ分子を分解し、水素ラジカルなどの化学的に活性な化学種が発生する。ガード抵抗を構成し、液晶と接する配線には、ＩＴＯ膜が使用されるが、水素ラジカルによってＩＴＯ配線は還元腐食し断線に至りガード抵抗としての機能を失う。

本発明は、上記の問題を鑑みるためになされたものであり、サージ電流による影響が発生しにくいＴＦＴ基板及びその製造方法を提供することを目的とする。

本実施の形態にかかるＴＦＴ基板は、前記画素に設けられたＴＦＴと、基準電位が供給される第１の配線と、前記画素が複数配置された表示領域の外側に形成された端子と、前記ＴＦＴと前記端子とを接続する第２の配線と、表示領域の外側に設けられ、第１の保護回路及び第２の保護回路が前記第１の配線と前記第２の配線との間に並列に接続された並列保護回路とを有するＴＦＴ基板であって、前記第１の保護回路が前記第１の配線から前記第２の配線の方向を順方向とする第１のダイオードと、前記第１のダイオードに直列に接続された第１のコンデンサとを有し、前記第２の保護回路が前記第２の配線から前記第１の配線の方向を順方向とする第２のダイオードと、前記第２のダイオードに直列に接続された第２のコンデンサとを有するものである。

本実施の形態にかかるＴＦＴ基板の製造方法であって、ＴＦＴを有する画素が複数配置された表示領域と、基準電位が供給される第１の配線とを備えるＴＦＴ基板の製造方法であって、前記表示領域の外側に配置される端子と、前記ＴＦＴと前記端子とを接続する第２の配線とを形成する工程と、前記表示領域の外側に設けられ、第１の保護回路及び第２の保護回路が前記第１の配線と前記第２の配線との間に並列に接続された並列保護回路を形成する工程であって、前記第１の配線から前記第２の配線の方向を順方向とする第１のダイオード及び第１のコンデンサが直列に接続した第１の保護回路と、前記第２の配線から前記第１の配線の方向を順方向とする第２のダイオード及び第２のコンデンサが直列に接続した第２の保護回路を形成する工程とを備えるものである。

本発明によれば、サージ電流による影響が発生しにくいＴＦＴ基板及びその製造方法を提供することができる。

実施の形態．
まず、図１を参照して、ＴＦＴ基板の構成を説明する。図１は、ＴＦＴ基板の構成を示す平面図である。ＴＦＴ基板は、液晶表示装置や有機ＥＬ表示装置等の平面型表示装置（フラットパネルディスプレイ）に用いることができる。

ＴＦＴ基板１は、例えば、薄膜トランジスタ（以下TFT：Thin Film Transistor）９がアレイ状に配列したＴＦＴアレイ基板である。ＴＦＴ基板１には、表示領域２と表示領域２を囲むように設けられた額縁領域３とが設けられている。この表示領域２には、複数のアドレス配線（ゲート信号線）４、複数の共通配線１５、及び複数のデータ配線（ソース信号線）５が形成されている。複数のアドレス配線４及び複数の共通配線１５は、平行に設けられている。共通配線１５は、隣接するアドレス配線４間にそれぞれ設けられている。すなわち、アドレス配線４と共通配線１５とは、交互に配置されている。

そして、複数のデータ配線５は平行に設けられている。アドレス配線４とデータ配線５とは互いに交差するように形成されている。同様に、共通配線１５とデータ配線５とは互いに交差するように形成されている。アドレス配線４とデータ配線５とは直交している。同様に、共通配線１５とデータ配線５とは直交している。そして、隣接するアドレス配線４と共通配線１５、隣接するデータ配線５とで囲まれた領域が画素６となる。ＴＦＴ基板１では、画素６がマトリクス状に配列される。

アドレス配線４は、表示領域２から額縁領域３まで延設されている。アドレス配線４は、端部にゲート駆動用端子７を有する。共通配線１５は、表示領域２から額縁領域３まで延設されている。共通配線１５は、端部に共通配線用端子１６を有する。データ配線５は、表示領域２から額縁領域３まで延設されている。そして、データ配線５は、端部にソース駆動用端子８を有する。

また、額縁領域３には、ショート配線２７が形成される。ショート配線２７は、表示領域２の外形に沿ってＬ字型に形成される。ショート配線２７は、表示領域２とゲート駆動用端子７との間、表示領域２と共通配線用端子１６との間、及び表示領域２とソース駆動用端子８との間に形成される。ショート配線２７は、アドレス配線４、データ配線５、及び共通配線１５と交差するように形成される。ショート配線２７は、全ての共通配線１５に電気的に接続する。

また、表示領域２の外側から、ゲート駆動用端子７及び共通配線用端子１６までの間に並列保護回路２０が形成される。具体的には、ショート配線２７とゲート駆動用端子７との間、及びショート配線２７と共通配線用端子１６との間に並列保護回路２０が形成される。また、表示領域２の外側から、ソース駆動用端子８までの間に並列保護回路５０が形成される。具体的には、ショート配線２７とソース駆動用端子８との間に並列保護回路５０が形成される。なお、並列保護回路２０、５０については後述する。このように、表示領域２の外側（額縁領域３）には、ゲート駆動用端子７、ソース駆動用端子８、共通配線用端子１６、ショート配線２７、並列保護回路２０、５０等が形成される。

ゲート駆動用端子７、ソース駆動用端子８、及び共通配線用端子１６には、例えば制御回路が接続される。そして、ゲート駆動用端子７、ソース駆動用端子８、及び共通配線用端子１６を介して、制御回路からの各種信号が表示領域２に供給される。具体的には、ゲート駆動用端子７を介して、ゲート信号（走査信号）がアドレス配線４に供給される。このゲート信号によって、アドレス配線４が順次選択されていく。そして、ソース駆動用端子８を介して、表示信号（表示電圧）がデータ配線５に供給される。これにより、表示データに応じた表示電圧を各画素６に供給することができる。また、共通配線用端子１６を介して、共通信号（共通電位）が共通配線１５に供給される。

画素６内には、少なくとも１つのＴＦＴ９と、ＴＦＴ９と接続されたコンデンサ（不図示）とが形成されている。ＴＦＴ９はアドレス配線４とデータ配線５の交差点近傍に配置される。例えば、このＴＦＴ９が画素電極に表示電圧を供給するためのスイッチング素子となる。ＴＦＴ９のゲート電極はアドレス配線４に接続され、ゲート駆動用端子７から入力されるゲート信号によってＴＦＴ９のＯＮとＯＦＦを制御している。ＴＦＴ９のソース電極はデータ配線５に接続されている。ゲート電極に電圧が印加され、ＴＦＴ９がＯＮされると、データ配線５から電流が流れるようになる。これにより、データ配線５から、ＴＦＴ９のドレイン電極に接続された画素電極に表示電圧が印加される。そして、画素電極と、対向電極との間に、表示電圧に応じた電界が生じる。

一方、コンデンサは、ＴＦＴ９だけでなく、共通配線１５を介して対向電極とも電気的に接続されている。従って、コンデンサは、画素電極と対向電極との間の容量と並列接続されていることになる。コンデンサは、対向配置される電極間に誘電体絶縁膜を形成して構成される。そして、コンデンサによって画素電極に印加される電圧を一定時間保持することができる。ＴＦＴ基板１の表面には、配向膜（不図示）が形成される。ＴＦＴ基板１は、以上のように構成される。

さらに、液晶表示装置の場合、ＴＦＴ基板１には、対向基板が対向して配置されている。対向基板は、例えばカラーフィルタ基板であり、視認側に配置される。対向基板には、カラーフィルタ、ブラックマトリクス（ＢＭ）、対向電極、及び配向膜等が形成されている。なお、例えば、ＩＰＳ方式の液晶表示装置の場合、対向電極は、ＴＦＴ基板１側に配置される。そして、ＴＦＴ基板１と対向基板との間に液晶層が挟持される。すなわち、ＴＦＴ基板１と対向基板との間には液晶が注入されている。さらに、ＴＦＴ基板１と対向基板との外側の面には、偏光板、及び位相差板等などが設けられる。また、以上のように構成された液晶表示パネルの反視認側には、バックライトユニット等が配設される。

画素電極と対向電極との間の電界によって、液晶が駆動される。すなわち、基板間の液晶の配向方向が変化する。これにより、液晶層を通過する光の偏光状態が変化する。すなわち、偏光板を通過して直線偏光となった光は液晶層によって、偏光状態が変化する。具体的には、バックライトユニットからの光及び外部から入射した外光は、ＴＦＴ基板１側の偏光板によって直線偏光になる。そして、この直線偏光が液晶層を通過することによって、偏光状態が変化する。

従って、偏光状態によって、対向基板側の偏光板を通過する光量が変化する。すなわち、バックライトユニットから液晶表示パネルを透過する透過光のうち、視認側の偏光板を通過する光の光量が変化する。液晶の配向方向は、印加される表示電圧によって変化する。従って、表示電圧を制御することによって、視認側の偏光板を通過する光量を変化させることができる。すなわち、画素毎に表示電圧を変えることによって、所望の画像を表示することができる。これら一連の動作で、コンデンサにおいては画素電極と対向電極との間の電界と並列に電界を形成させることにより、表示電圧の保持に寄与する。

次に、図２を参照してＴＦＴ基板１の画素６の構成について説明する。図２は、ＴＦＴ基板１の画素６の構成を示す断面図である。図６においては、左側にＴＦＴ９、右側にコンデンサ１４を示す。

ガラス等からなる透明な絶縁性基板３０上には、ゲート電極４ａ及び共通電極１５ａが形成される。ゲート電極４ａは、アドレス配線４の一部である。アドレス配線４は、複数の画素６に亘って延在し、それぞれの画素６のゲート電極４ａにゲート信号を供給する。共通電極１５ａは、共通配線１５の一部である。共通配線１５は、複数の画素６に亘って延在し、それぞれの画素６の共通電極１５ａに共通電位を供給する。そして、ゲート電極４ａ、共通電極１５ａ等を覆うように、ゲート絶縁膜３２が形成される。

ゲート絶縁膜３２上には、ｉ型半導体膜であるアモルファスシリコン（ａ−Ｓｉ）膜３３が形成される。ａ−Ｓｉ膜３３は、ゲート絶縁膜３２を介して、ゲート電極４ａと対向配置される。ａ−Ｓｉ膜３３上には、ｎ型半導体膜であるｎ型アモルファスシリコン（ｎ−ａ−Ｓｉ）膜３４が形成される。ｎ−ａ−Ｓｉ膜３４は、ａ−Ｓｉにリン（Ｐ）等が微量にドーピングされたｎ型半導体膜である。ゲート電極４ａ上において、ｎ−ａ−Ｓｉ膜３４は、ａ−Ｓｉ膜３３の両端に形成される。すなわち、ゲート電極４ａ上において、ａ−Ｓｉ膜３３の中央部には、ｎ−ａ−Ｓｉ膜３４が形成されていない。このｎ−ａ−Ｓｉ膜３４が形成されない領域がチャネル領域である。

ａ−Ｓｉ膜３３の両端に形成されたｎ−ａ−Ｓｉ膜３４は、一方がドレイン領域、他方がソース領域を構成する。図２においては、共通電極１５ａ側のｎ−ａ−Ｓｉ膜３４がドレイン領域、共通電極１５ａとは反対側のｎ−ａ−Ｓｉ膜３４がソース領域を構成する。ソース・ドレイン領域は、チャネル領域より低抵抗となっている。ここで、チャネル領域とは、ゲート電極４ａにゲート電圧を印加した際に、チャネルが形成される領域を示す。これにより、ゲート電極４ａにゲート電圧を印加すると、チャネル領域の裏面には、チャネルが形成される。そして、ソース領域とドレイン領域との間に所定の電圧を与えた状態でゲート電圧を印加すると、ソース領域とドレイン領域の間にはゲート電圧に応じたドレイン電流が流れる。

ｎ−ａ−Ｓｉ膜３４上には、ソース電極５ａ及びドレイン電極１１が形成される。具体的には、ソース領域上にソース電極５ａ、ドレイン領域上にドレイン電極１１が形成される。ソース電極５ａは、データ配線５の一部である。データ配線５は、複数の画素６に亘って延在し、それぞれの画素６のソース電極５ａにソース信号を供給する。ＴＦＴ９は、ゲート電極４ａ、ゲート絶縁膜３２、ａ−Ｓｉ膜３３、ｎ−ａ−Ｓｉ膜３４、ソース電極５ａ、ドレイン電極１１などによって構成される。これらを覆うように、保護絶縁膜３６が形成される。ドレイン電極１１上の保護絶縁膜３６には、コンタクトホール１２が形成される。

そして、保護絶縁膜３６上に、画素電極１３が形成される。画素電極１３は、画素６の略全体に形成される。そして、画素電極１３は、ドレイン電極１１及び共通電極１５ａの少なくとも一部と重なる。つまり、画素電極１３は、ゲート絶縁膜３２、保護絶縁膜３６を介して下層の共通電極１５ａとオーバーラップしている。これにより、共通電極１５ａと画素電極１３との間に電荷が蓄えられる。このように、共通電極１５ａ、ゲート絶縁膜３２、保護絶縁膜３６、及び画素電極１３は、画素電極１３に印加される電圧を一定時間保持するためのコンデンサ１４を構成する。画素電極１３は、コンタクトホール１２に埋設される。そして、コンタクトホール１２を介して、画素電極１３とドレイン電極１１が電気的に接続される。ＴＦＴ基板１の画素６は、上記のように構成される。

また、本実施の形態にかかるＴＦＴ基板１には、図１に示されるように、表示領域２と、ゲート駆動用端子７及び共通配線用端子１６との間に並列保護回路２０が形成される。そして、表示領域２とソース駆動用端子８との間に並列保護回路５０が形成される。すなわち、額縁領域３に、並列保護回路２０、５０が形成される。換言すると、１列に配列された複数の画素６のうち、最も端の画素６と、ゲート駆動用端子７及び共通配線用端子１６との間に並列保護回路２０が形成される。そして、最も端の画素６と、ソース駆動用端子８との間に並列保護回路５０が形成される。ここで、図３を参照して並列保護回路２０、５０の構成について説明する。図３は、並列保護回路２０、５０の構成を示す回路図である。すなわち、図３は、図１のゲート駆動用端子７、ソース駆動用端子８、及び共通配線用端子１６近傍を拡大した図である。

まず、ゲート駆動用端子７側に形成された並列保護回路２０について説明する。並列保護回路２０は、一端がアドレス配線４、他端が共通配線１５及びショート配線２７に電気的に接続される。すなわち、それぞれのアドレス配線４に対して並列保護回路２０が形成される。また、ゲート駆動用端子７上では絶縁膜等が除去され、ゲート駆動用端子７が外部に露出されている。また、共通配線用端子１６上では絶縁膜等が除去され、共通配線用端子１６が外部に露出されている。共通配線用端子１６及びゲート駆動用端子７は、矩形状に形成される。ショート配線２７は、最も端の画素６とゲート駆動用端子７との間に形成される。また、ショート配線２７は、最も端の画素６とソース駆動用端子８との間に形成される。制御回路等が接続される前の共通配線用端子１６は、接地されている。すなわち、ＴＦＴ基板１製造工程時の共通配線用端子１６は、接地されている。これにより、ショート配線２７及び共通配線１５には、基準電位が供給される。

並列保護回路２０では、第１の保護回路２１及び第２の保護回路２２がアドレス配線４と共通配線１５との間に並列に接続されている。すなわち、並列保護回路２０では、第１の保護回路２１及び第２の保護回路２２がアドレス配線４とショート配線２７との間に並列に接続されている。並列保護回路２０は、ゲート駆動用端子７より進入する静電気を共通配線１５やショート配線２７に逃がすガード抵抗としての働きをもつ。第１の保護回路２１では、第１のコンデンサ２３と第１のダイオード２５とが直列に接続される。第１のコンデンサ２３の一端は共通配線１５に接続され、第１のダイオード２５の一端はアドレス配線４に接続される。第２の保護回路２２では、第２のコンデンサ２４と第２のダイオード２６とが直列に接続される。第２のコンデンサ２４の一端はアドレス配線４に接続され、第２のダイオード２６の一端は共通配線１５に接続される。

ダイオード２５、２６は、アノード（陽極）およびカソード（陰極）を有し、電流を一方向にしか流さない。すなわち、アノードからカソードへは電流を流すが、カソードからアノードへはほとんど電流を流さない。第１のダイオード２５は、共通配線１５（ショート配線２７）からアドレス配線４への方向を順方向とする。すなわち、第１のダイオード２５によって、共通配線１５からアドレス配線４へ向けて電流が流れる。一方、第２のダイオード２６では、アドレス配線４から共通配線１５（ショート配線２７）への方向を順方向とする。すなわち、第２のダイオード２６によって、アドレス配線４から共通配線１５へ向けて電流が流れる。つまり、第２のダイオード２６の順方向は、第１のダイオード２５の順方向とは反対方向となっている。従って、並列に接続された保護回路２１、２２には、互いに反対方向に電流が流れる。また、コンデンサ２３、２４は、それぞれの保護回路２１、２２において、ダイオード２５、２６の順方向後方側に設けられる。

次に、ソース駆動用端子８側に形成された並列保護回路５０について説明する。並列保護回路５０は、一端がデータ配線５、他端が共通配線１５及びショート配線２７に電気的に接続される。すなわち、それぞれのデータ配線５に対して並列保護回路５０が形成される。また、ソース駆動用端子８上では絶縁膜等が除去され、ソース駆動用端子８が外部に露出されている。ソース駆動用端子８は、矩形状に形成される。

並列保護回路５０では、第１の保護回路５１及び第２の保護回路５２がデータ配線５とショート配線２７との間に並列に接続されている。並列保護回路５０は、ソース駆動用端子８より進入する静電気を共通配線１５やショート配線２７に逃がすガード抵抗としての働きをもつ。第１の保護回路５１では、第１のコンデンサ５３と第１のダイオード５５とが直列に接続される。第１のコンデンサ５３の一端はショート配線２７に接続され、第１のダイオード５５の一端はデータ配線５に接続される。第２の保護回路５２では、第２のコンデンサ５４と第２のダイオード５６とが直列に接続される。第２のコンデンサ５４の一端はデータ配線５に接続され、第２のダイオード５６の一端はショート配線２７に接続される。

第１のダイオード５５は、ショート配線２７（共通配線１５）からデータ配線５への方向を順方向とする。すなわち、第１のダイオード５５によって、ショート配線２７からデータ配線５へ向けて電流が流れる。一方、第２のダイオード５６では、データ配線５からショート配線２７（共通配線１５）への方向を順方向とする。すなわち、第２のダイオード５６によって、データ配線５からショート配線２７へ向けて電流が流れる。つまり、第２のダイオード５６の順方向は、第１のダイオード５５の順方向とは反対方向となっている。従って、並列に接続された保護回路５１、５２には、互いに反対方向に電流が流れる。また、コンデンサ５３、５４は、それぞれの保護回路５１、５２において、ダイオード５５、５６の順方向後方側に設けられる。

次に、図４、５を参照して、ゲート駆動端子７側に形成された並列保護回路２０の構成について詳細に説明する。図４は、ゲート駆動端子７側に形成された並列保護回路２０の構成を示す平面図である。図５は、図４のＶ−Ｖ断面図である。

絶縁性基板３０上に、共通電極１５ｂ、ゲート電極４ｂ、４ｃ、及びコンデンサ電極３１が形成される。共通電極１５ｂは、共通配線１５の一部である。ゲート電極４ｂ、４ｃは、アドレス配線４の一部である。すなわち、共通配線１５及びアドレス配線４は、同一層に形成される。図４に示されるように、コンデンサ電極３１は、矩形状であり、アドレス配線４と平行に延在する。また、コンデンサ電極３１は、コンタクトホール３９から第１の保護回路２１に亘って形成される。共通電極１５ｂ、ゲート電極４ｂ、４ｃ、コンデンサ電極３１等を覆うように、ゲート絶縁膜３２が形成される。

ゲート絶縁膜３２上には、ダイオード２５、２６が形成される。そして、ゲート絶縁膜３２を介して、コンデンサ電極３１と第１のダイオード２５とが対向配置される。そして、ゲート絶縁膜３２を介して、ゲート電極４ｂと第２のダイオード２６とが対向配置される。ダイオード２５、２６は、ａ−Ｓｉ膜３３、ｎ−ａ−Ｓｉ膜３４、ダイオード電極３５が順次積層された構成を有する。ａ−Ｓｉ膜３３は、島状に形成される。ｎ−ａ−Ｓｉ膜３４及びダイオード電極３５は、ａ−Ｓｉ膜３３より小さく形成される。ａ−Ｓｉ膜３３は、ダイオード２５、２６のアノード側に配置される。ダイオード電極３５は、ダイオード２５、２６のカソード側に配置される。すなわち、ａ−Ｓｉ膜３３からダイオード電極３５に向けて電流が流れる。

また、第１のダイオード２５のａ−Ｓｉ膜３３、コンデンサ電極３１、及びゲート絶縁膜３２によって第１のコンデンサ２３が構成される。すなわち、第１のコンデンサ２３上に第１のダイオード２５が設けられる。そして、第２のダイオード２６のａ−Ｓｉ膜３３、ゲート電極４ｂ、及びゲート絶縁膜３２によって第２のコンデンサ２４が構成される。すなわち、第２のコンデンサ２４上に第２のダイオード２６が設けられる。

ダイオード２５、２６を覆うように、保護絶縁膜３６が形成される。また、ゲート電極４ｃ、共通電極１５ｂ、コンデンサ電極３１、及びダイオード２５、２６上には、コンタクトホール４１、３７、３９、４０、３８がそれぞれ形成される。具体的には、ゲート電極４ｃ上のコンタクトホール４１では、ゲート絶縁膜３２及び保護絶縁膜３６が除去される。共通電極１５ｂ上のコンタクトホール３７では、ゲート絶縁膜３２及び保護絶縁膜３６が除去される。コンデンサ電極３１上のコンタクトホール３９では、ゲート絶縁膜３２及び保護絶縁膜３６が除去される。第１のダイオード２５上のコンタクトホール４０では、保護絶縁膜３６が除去される。第２のダイオード２６上のコンタクトホール３８では、保護絶縁膜３６が除去される。

また、図４に示されるように、コンタクトホール３７、３８、３９は、直線状に並んで設けられる。また、コンタクトホール３８とコンタクトホール４１は、アドレス配線４上に隣接して設けられる。換言すると、第２の保護回路２２とコンタクトホール４１は、アドレス配線４上に隣接して設けられる。具体的には、アドレス配線４のゲート駆動用端子７側にコンタクトホール４１、アドレス配線４のゲート駆動用端子７とは反対側に第２の保護回路２２が形成される。図４においては、アドレス配線４の右側にコンタクトホール４１、アドレス配線４の左側に第２の保護回路２２が形成される。そして、コンタクトホール３９とコンタクトホール４０とは、コンデンサ電極３１上に隣接して設けられる。換言すると、コンタクトホール３９と第１の保護回路２１とは、コンデンサ電極３１上に隣接して設けられる。図４においては、コンデンサ電極３１の右側に第１の保護回路２１、左側にコンタクトホール３９が形成される。

そして、保護絶縁膜３６上には、ショート配線２７及び接続電極４２が形成される。ショート配線２７及び接続電極４２は、図２に示された画素電極１３と同一層に形成される。図４に示されるように、ショート配線２７及び接続電極４２は、それぞれ直線状に形成される。ショート配線２７及び接続電極４２は、互いに平行になるように形成される。ショート配線２７は、コンタクトホール３７、３８、３９上を通るように形成される。すなわち、ショート配線２７と共通配線１５との交差位置にコンタクトホール３７が形成される。また、ショート配線２７とアドレス配線４との交差位置にコンタクトホール３８が形成される。そして、コンデンサ電極３１とショート配線２７との交差位置にコンタクトホール３９が形成される。

接続電極４２は、コンタクトホール４０、４１上を通るように形成される。すなわち、コンデンサ電極３１と接続電極４２との交差位置にコンタクトホール４０が形成される。そして、アドレス配線４と接続電極４２との交差位置にコンタクトホール４１が形成される。また、ショート配線２７は、コンタクトホール３７、３８、３９に埋設され、共通電極１５ｂ、第２のダイオード２６のダイオード電極３５、コンデンサ電極３１に電気的に接続される。接続電極４２は、コンタクトホール４０、４１に埋設され、第１のダイオード２５のダイオード電極３５及びゲート電極４ｃに電気的に接続される。

このように、接続電極４２と下層のアドレス配線４とが電気的に接続されることにより、第１のダイオード２５のカソード側は、アドレス配線４と電気的に接続される。そして、ショート配線２７と下層のコンデンサ電極３１とが電気的に接続されることにより、第１のダイオード２５のアノード側は、ショート配線２７と電気的に接続される。また、第２のダイオード２６のカソード側は、ショート配線２７と電気的に接続される。そして、アドレス配線４（ゲート電極４ｂ）上に、第２のダイオード２６を形成することにより、第２のダイオード２６のアノード側は、アドレス配線４に電気的に接続される。これにより、ダイオード２５、２６のアノードを同一層に形成し、ダイオード２５、２６のカソードを同一層に形成しても、ダイオード２５、２６の順方向を互いに反対にすることができる。このため、構成及び製造工程を簡素化できる。本実施の形態にかかる並列保護回路２０は、以上のように構成される。

次に、ゲート駆動用端子７側に形成された並列保護回路２０の動作について説明する。第１の配線をショート配線２７、第２の配線をアドレス配線４とした場合、第１のダイオード２５では、第１の配線から第２の配線への方向を順方向としている。また、第２のダイオード２６では、第２の配線から第１の配線への方向を順方向としている。また、ダイオード２５、２６には、コンデンサ２３、２４が直列に接続されている。すなわち、図５に示されるように、第１のダイオード２５とコンデンサ電極３１との間には、ゲート絶縁膜３２が形成されており、通常時では絶縁が保たれる。同様に、第２のダイオード２６とゲート電極４ｂとの間には、ゲート絶縁膜３２が形成されており、通常時では絶縁が保たれる。

ここで、製造工程等において、静電気によりアドレス配線４に大きなサージ電流が流れた場合、コンデンサ２３、２４の下部電極から上部電極に電流が流れる。具体的には、第１のコンデンサ２３のコンデンサ電極３１からａ−Ｓｉ膜３３に電流が流れる。そして、第２のコンデンサ２４のゲート電極４ｂからａ−Ｓｉ膜３３に電流が流れる。これにより、ダイオード２５、２６にも電流が供給される。例えば、アドレス配線４が共通配線１５（ショート配線２７）の電位に対して正帯電した場合、第２のダイオード２６には、アノードであるａ−Ｓｉ膜３３に正電圧、カソードであるダイオード電極３５に負電圧が印加される。すなわち、第２のダイオード２６には、順方向にバイアスが印加され、電流がａ−Ｓｉ膜３３からダイオード電極３５に流れる。一方、第１のダイオード２５には、アノードであるａ−Ｓｉ膜３３に負電圧、カソードであるダイオード電極３５に正電圧が印加される。すなわち、第１のダイオード２５には、逆方向にバイアスが印加され、電流が流れにくくなる。従って、上記のように正帯電した場合、第２のコンデンサ２４、第２のダイオード２６を経由し、共通配線１５やショート配線２７から放電される。

反対に、アドレス配線４が共通配線１５の電位に対して負帯電した場合、第１のダイオード２５には、順方向にバイアスが印加され、電流がａ−Ｓｉ膜３３からダイオード電極３５に流れる。また、第２のダイオード２６には、逆方向にバイアスが印加され、電流が流れにくくなる。従って、上記のように負帯電した場合、第１のコンデンサ２３、第１のダイオード２５を経由し、アドレス配線４に電流が流れる。このように、ゲート駆動用端子７の電荷を打ち消す方向に電流が流れる。そして、過渡電流として帯電電荷を放電させることができる。すなわち、静電気の電荷極性に関係なく適切な放電特性を実現できる。

次に、図６、７を参照して、ソース駆動端子８側に形成された並列保護回路５０の構成について詳細に説明する。図６は、ソース駆動端子８側に形成された並列保護回路５０の構成を示す平面図である。図７は、図６のＶＩＩ−ＶＩＩ断面図である。

絶縁性基板３０上に、コンデンサ電極６０、６１が形成される。コンデンサ電極６０、６１は、上記の共通配線１５及びアドレス配線４と同一層に形成される。図６に示されるように、コンデンサ電極６０は、データ配線５と直交するように、コンタクトホール６２からコンタクトホール６３に亘って形成される。コンデンサ電極６０は、両端部が幅広の矩形状になっている。また、コンデンサ電極６０とデータ配線５との交差位置には、第１の保護回路５１が形成される。また、コンデンサ電極６１は、矩形状であり、データ配線５と平行に延在する。コンデンサ電極６０、６１等を覆うように、ゲート絶縁膜３２が形成される。

ゲート絶縁膜３２上には、ダイオード５５、５６、及びソース電極５ｃが形成される。そして、ゲート絶縁膜３２を介して、コンデンサ電極６０と第１のダイオード５５とが対向配置される。そして、ゲート絶縁膜３２を介して、コンデンサ電極６１と第２のダイオード５６とが対向配置される。第１のダイオード５５は、ａ−Ｓｉ膜３３、ｎ−ａ−Ｓｉ膜３４、ソース電極５ｂが順次積層された構成を有する。ソース電極５ｂ、５ｃは、データ配線５の一部である。第２のダイオード５６は、ａ−Ｓｉ膜３３、ｎ−ａ−Ｓｉ膜３４、ダイオード電極３５が順次積層された構成を有する。ａ−Ｓｉ膜３３は、島状に形成される。ｎ−ａ−Ｓｉ膜３４、ダイオード電極３５、及びソース電極５ｂは、ａ−Ｓｉ膜３３より小さく形成される。ａ−Ｓｉ膜３３は、ダイオード５５、５６のアノード側に配置される。ダイオード電極３５及びソース電極５ｂは、ダイオード５５、５６のカソード側に配置される。すなわち、ａ−Ｓｉ膜３３からダイオード電極３５又はソース電極５ｂに向けて電流が流れる。

また、第１のダイオード５５のａ−Ｓｉ膜３３、コンデンサ電極６０、及びゲート絶縁膜３２によって第１のコンデンサ５３が構成される。すなわち、第１のコンデンサ５３上に第１のダイオード５５が設けられる。そして、第２のダイオード５６のａ−Ｓｉ膜３３、コンデンサ電極６１、及びゲート絶縁膜３２によって第２のコンデンサ５４が構成される。すなわち、第２のコンデンサ５４上に第２のダイオード５６が設けられる。

ダイオード５５、５６を覆うように、保護絶縁膜３６が形成される。また、コンデンサ電極６０、６１、第２のダイオード５６、及びソース電極５ｃ上には、コンタクトホール６２、６３、６５、６４、６６が形成される。具体的には、コンデンサ電極６０上のコンタクトホール６２、６３では、ゲート絶縁膜３２及び保護絶縁膜３６が除去される。コンデンサ電極６１上のコンタクトホール６５では、ゲート絶縁膜３２及び保護絶縁膜３６が除去される。第２のダイオード５６上のコンタクトホール６４では、保護絶縁膜３６が除去される。ソース電極５ｃ上のコンタクトホール６６では、保護絶縁膜３６が除去される。

また、図６に示されるように、コンタクトホール６３、６４、６５は、順に直線状に並んで設けられる。すなわち、コンタクトホール６３とコンタクトホール６５とは、第２の保護回路５２を挟むように設けられる。また、コンデンサ電極６０上において、コンタクトホール６２とコンタクトホール６３は、第１の保護回路５１を挟むように設けられる。図６においては、コンデンサ電極６０の右側から順に、コンタクトホール６２、第１の保護回路５１、コンタクトホール６３が設けられる。また、コンタクトホール６６は、データ配線５上において、第１の保護回路５１と隣接して設けられる。具体的には、データ配線５のデータ駆動用端子８側にコンタクトホール６６、データ配線５のデータ駆動用端子８とは反対側に第１の保護回路５１が形成される。図６においては、データ配線５の上側にコンタクトホール６６、データ配線５の下側に第１の保護回路５１が形成される。

そして、保護絶縁膜３６上には、ショート配線２７及び接続電極６７が形成される。ショート配線２７及び接続電極６７は、図２に示された画素電極１３と同一層に形成される。図６に示されるように、ショート配線２７は、データ配線５によって分断される。すなわち、ショート配線２７は、データ配線５とは重ならないように、隣接するデータ配線５間に形成される。すなわち、データ配線５とショート配線２７とは接しない。隣接するデータ配線５によって区分けされたショート配線２７は、一端がソース駆動用端子８側に屈折したＬ字型を有する。接続電極６７は、データ配線５と直交するように、直線状に形成される。屈折部分以外のショート配線２７、接続電極６７、及びコンデンサ電極６０は、互いに平行になるように延在する。ショート配線２７は、コンタクトホール６２、６３、６４上を通るように形成される。ショート配線２７とコンデンサ電極６０の両端部とが重なる部分に、コンタクトホール６２、６３がそれぞれ形成される。また、ショート配線２７の屈折部分の端部と、コンデンサ電極６１の端部とが重なる部分に、コンタクトホール６４が形成される。

接続電極６７は、コンタクトホール６５、６６上を通るように形成される。すなわち、接続電極６７の一端部と、コンデンサ電極６１のショート配線２７とは反対側の端部とが重なる部分に、コンタクトホール６５が形成される。また、接続電極６７の他端部とデータ配線５とが重なる部分に、コンタクトホール６６が形成される。また、ショート配線２７は、コンタクトホール６２、６３、６４に埋設され、コンデンサ電極６０及びダイオード電極３５に電気的に接続される。接続電極６７は、コンタクトホール６５、６６に埋設され、コンデンサ電極６１及びデータ配線５に電気的に接続される。

このように、第１のダイオード５５のカソード側は、データ配線５（ソース電極５ｂ）によって形成される。そして、ショート配線２７とコンデンサ電極６０とが電気的に接続されることにより、第１のダイオード５５のアノード側は、ショート配線２７と電気的に接続される。また、第２のダイオード５６のカソード側は、ショート配線２７と電気的に接続される。そして、接続電極６７を介して、データ配線５とコンデンサ電極６１とが電気的に接続されることにより、第２のダイオード５６のアノード側は、データ配線５と電気的に接続される。これにより、ダイオード５５、５６のアノードを同一層に形成し、ダイオード５５、５６のカソードを同一層に形成しても、ダイオード５５、５６の順方向を互いに反対にすることができる。このため、構成及び製造工程を簡素化できる。本実施の形態にかかる並列保護回路５０は、以上のように構成される。

次に、ソース駆動用端子８側に形成された並列保護回路５０の動作について説明する。第１の配線をショート配線２７、第２の配線をデータ配線５とした場合、第１のダイオード５５は、第１の配線から第２の配線への方向を順方向としている。また、第２のダイオード５６は、第２の配線から第１の配線への方向を順方向としている。そして、並列回路５０も、ゲート駆動用端子７側に形成された並列回路２０と同様の動作を行う。すなわち、ソース駆動用端子８の電荷を打ち消す方向に電流が流れる。そして、過渡電流として帯電電荷を放電させることができる。

このように、本実施の形態にかかるＴＦＴ基板１は、静電気による電荷がアドレス配線４又はデータ配線５を経由して表示領域２内に進入しにくくなる。すなわち、静電気を急激に放電するのではなく、緩やかに放電することができる。このため、急激な静電気の放電による配線、ＴＦＴ等の破壊を抑制することができる。すなわち、サージ電流による影響が発生しにくいＴＦＴ基板１を得ることができる。換言すると、静電気に強いＴＦＴ基板１を得ることができる。これにより、画素６に点欠陥等の欠陥が発生しにくくなり、本実施の形態にかかるＴＦＴ基板１を用いた表示装置の表示特性を向上させることができる。

また、本実施の形態にかかるＴＦＴ基板１を用いた表示装置の場合、画素単位での電気的検査を正確に行うことができる。画素単位の電気的検査は、ゲート駆動用端子７と共通配線１５との間に印加するパルス信号電圧を低くして行われる。この際、ａ−Ｓｉ（ｎ）／ａ−Ｓｉ（ｉ）接合によるダイオードでは、抵抗が十分に高くなる。このため、周囲のデータ配線５からの電流の回り込みを最小限にすることができる。これにより、画素単位の電気的検査への影響は、無視できる程度になり、画素単位での電気的検査を正確に行うことができる。

また、ＴＦＴ基板１を液晶表示装置に用いた場合、特許文献１と異なり、並列保護回路２０を構成し、液晶と接触する配線に、瞬間的に大きな電流を流す必要がない。すなわち、並列保護回路２０、５０のショート配線２７、接続電極４２、６７等の配線に、瞬間的に大きな電流を流す必要がない。このため、並列保護回路２０、５０のショート配線２７、接続電極４２、６７等の配線にＩＴＯ膜等を用いても、この配線が還元腐食断線することが抑制でき、製品の歩留が向上する。

さらに、このような並列保護回路２０、５０は、パネル微細化した場合でも形成でき、特許文献１のようにＴＦＴで構成するガード抵抗ではコンパクト化できない小型高微細化した製品にも適用できる。

次に、図８−１０を参照して、ＴＦＴ基板１の製造方法について説明する。図８は、ＴＦＴ基板１の画素６における製造工程を示す断面図である。図９は、ＴＦＴ基板１のゲート駆動用端子７側の並列保護回路２０における製造工程を示す断面図である。図１０は、ＴＦＴ基板１のソース駆動用端子８側の並列保護回路５０における製造工程を示す断面図である。

まず、ガラス基板や石英基板などの光透過性を有する絶縁性基板３０上に、プレーナーマグネトロン法により、第１の導電膜を成膜する。なお、ここでは、プレーナーマグネトロン法（スパッタリング法）により成膜するが、蒸着法等により成膜してもよい。第１の導電膜としては、Ｍｏ、Ｔａ、ＴａＮ、Ｃｒ、Ａｌ、Ｗ、Ｃｕ、それらを主成分とする合金膜またはそれらの積層膜を用いることができる。本実施の形態では、第１の導電膜として、Ｍｏ−Ｎｂ合金膜を用いる。そして、Ｍｏ−Ｎｂ合金膜を２５０ｎｍの膜厚に成膜する。そして、第１の導電膜上に、感光性樹脂であるレジスト（フォトレジスト）をスピンコートによって塗布し、塗布したレジストを露光、現像する公知の写真製版法を行う。これにより、所望の形状にレジストがパターニングされる。その後、レジストパターンをマスクとして、第１の導電膜をエッチングし、所望の形状にパターニングする。その後、レジストを除去する。

これにより、画素６においては、ＴＦＴ９のゲート電極４ａ、及び共通電極１５ａが形成される。そして、並列保護回路２０においては、ゲート電極４ｂ、４ｃ、共通電極１５ｂ、及びコンデンサ電極３１が形成される。また、並列保護回路５０においては、コンデンサ電極６０、６１が形成される。なお、図８−１０においては図示しないが、アドレス配線４、共通配線１５、ゲート駆動用端子７、及び共通配線用端子１６も形成される。また、本実施の形態では、エッチングとして、燐酸・硝酸・酢酸混合溶液を用いたウェットエッチング法を行う。なお、上記の電極等の端面は、テーパー形状とすることが望ましい。テーパー形状とすることにより、後に成膜するゲート絶縁膜３２の被覆性が向上する。そして、絶縁膜耐圧が向上するという効果を奏する。以上の工程により、図８（ａ）、図９（ａ）、及び図１０（ａ）に示す構成となる。

次に、これらを覆うように、プラズマＣＶＤ法によりゲート絶縁膜３２を成膜する。本実施の形態では、ゲート絶縁膜３２として、窒化シリコン膜（ＳｉＮ膜）を用いる。そして、ＳｉＮ膜を４００ｎｍの膜厚に成膜する。なお、これに限らず、ゲート絶縁膜３２として、例えば第１の導電膜の陽極酸化膜、スパッタリング法によるＳｉＯｘ膜、ＳｉＮｘ膜、ＴａＯｘ膜、プラズマＣＶＤ法によるＳｉＯｘ膜またはそれらの積層膜を用いてもよい。また、ゲート絶縁膜３２の膜厚は上記膜厚に限るものではなく、絶縁耐圧や絶縁膜容量などを勘案して決定すればよい。

その後、ゲート絶縁膜３２の上に、プラズマＣＶＤ法により、ａ−Ｓｉ膜３３、ｎ−ａ−Ｓｉ膜３４を順次成膜する。本実施の形態では、ａ−Ｓｉ膜３３を１７０ｎｍ、ｎ−ａ−Ｓｉ膜３４を３０ｎｍの膜厚に成膜する。また、ａ−Ｓｉ膜３３及びｎ−ａ−Ｓｉ膜３４は、同一装置あるいは同一チャンバ内にて連続的に成膜することが好ましい。もちろん、ゲート絶縁膜３２も、同一装置あるいは同一チャンバ内にて連続的に成膜してもよい。これにより、大気雰囲気中に存在するボロンなどの汚染物質が各膜の界面に取り込まれることを抑制することができる。

次に、公知の写真製版法およびドライエッチング法を用いて、ａ−Ｓｉ膜３３及びｎ−ａ−Ｓｉ膜３４を所望の形状にパターニングし、レジストを除去する。これにより、画素６においては、ゲート電極４ａ上に、ａ−Ｓｉ膜３３及びｎ−ａ−Ｓｉ膜３４が島状に加工される。そして、並列保護回路２０においては、ゲート電極４ｂ及びコンデンサ電極３１上に、ａ−Ｓｉ膜３３及びｎ−ａ−Ｓｉ膜３４がそれぞれ島状に加工される。並列保護回路５０においては、コンデンサ電極６０、６１上に、ａ−Ｓｉ膜３３及びｎ−ａ−Ｓｉ膜３４がそれぞれ島状に加工される。本実施の形態では、エッチングガスとして、フッ素系ガスを用いる。以上の工程により、図８（ｂ）、図９（ｂ）、及び図１０（ｂ）に示す構成となる。

次に、プレーナーマグネトロン法により、ｎ−ａ−Ｓｉ膜３４上に、第２の導電膜を成膜する。なお、ここでは、プレーナーマグネトロン法（スパッタリング法）により成膜するが、蒸着法等により成膜してもよい。第２の導電膜としては、Ｍｏ、Ａｌ、Ｃｒ、Ｃｕ、Ｔｉ、ＴａＮ、Ｗ、それらを主成分とする合金またはそれらの積層膜を用いることができる。本実施の形態では、第２の導電膜として、Ｃｒ膜、Ａｌ膜が順次成膜された積層膜を用いる。Ｃｒ膜は、５０ｎｍの膜厚に成膜される。Ａｌ膜は、３００ｎｍの膜厚に成膜される。

そして、公知の写真製版法およびウェットエッチング法を用いて、第２の導電膜を所望の形状にパターニングし、レジストを除去する。これにより、画素６においては、ソース電極５ａ及びドレイン電極１１が形成される。ソース電極５ａ及びドレイン電極１１は、ｎ−ａ−Ｓｉ膜３４の両端に形成される。すなわち、ｎ−ａ−Ｓｉ膜３４の中央部では、ｎ−ａ−Ｓｉ膜３４が露出する。そして、並列保護回路２０においては、ダイオード電極３５が形成される。並列保護回路５０においては、ダイオード電極３５及びソース電極５ｂ、５ｃが形成される。並列保護回路２０、５０において、ダイオード電極３５及びソース電極５ｂは、下層のａ−Ｓｉ膜３３及びｎ−ａ−Ｓｉ膜３４より小さく形成される。なお、図８−１０には図示しないが、データ配線５及びソース駆動用端子８も形成される。本実施の形態では、Ａｌ膜を燐酸・硝酸・酢酸混合溶液でエッチングする。そして、Ｃｒ膜を硝酸セリウムアンモニウム溶液でエッチングする。

次に、ソース・ドレイン電極５ａ、１１をマスクとして、ｎ−ａ−Ｓｉ膜３４をドライエッチング法によりエッチングする。これにより、ソース電極５ａとドレイン電極１１との間に露出したｎ−ａ−Ｓｉ膜３４が除去される。そして、チャネル領域が形成される。また、ダイオード電極３５より外側のｎ−ａ−Ｓｉ膜３４が除去される。本実施の形態では、エッチングガスとして、フッ素系ガスを用いる。以上の工程により、図８（ｃ）、図９（ｃ）、及び図１０（ｃ）に示す構成となる。

その後、プラズマＣＶＤ法により、ＴＦＴ９のチャネル領域を保護するために、保護絶縁膜３６を成膜する。保護絶縁膜３６は、ソース・ドレイン電極５ａ、１１を覆うように成膜される。本実施の形態では、保護絶縁膜３６として、ＳｉＮ膜を用いる。そして、ＳｉＮ膜を２００ｎｍの膜厚に成膜する。なお、これに限らず、保護絶縁膜３６として、例えばスパッタリング法で形成されたＳｉＯｘ、ＳｉＮｘ、プラズマＣＶＤ法で形成されたＳｉＯｘ、ＳｉＮｘまたはそれらの積層膜を使用してもよい。そして、公知の写真製版法およびドライエッチング法を用いて、保護絶縁膜３６を所望の形状にパターニングし、レジストを除去する。これにより、画素６においては、ドレイン電極１１上の保護絶縁膜３６が除去され、コンタクトホール１２が開口する。すなわち、コンタクトホール１２では、ドレイン電極１１が露出する。

そして、並列保護回路２０においては、共通電極１５ｂ上のゲート絶縁膜３２及び保護絶縁膜３６が除去され、コンタクトホール３７が開口する。これにより、コンタクトホール３７では、共通電極１５ｂが露出する。また、第２のダイオード２６上の保護絶縁膜３６が除去され、コンタクトホール３８が開口する。これにより、コンタクトホール３８では、第２のダイオード２６のダイオード電極３５が露出する。そして、コンデンサ電極３１上のゲート絶縁膜３２及び保護絶縁膜３６が除去され、コンタクトホール３９が開口する。これにより、コンタクトホール３９では、コンデンサ電極３１が露出する。そして、第１のダイオード２５上の保護絶縁膜３６が除去され、コンタクトホール４０を開口する。これにより、コンタクトホール４０では、第１のダイオード２５のダイオード電極３５が露出する。また、ゲート電極４ｃ上のゲート絶縁膜３２及び保護絶縁膜３６が除去され、コンタクトホール４１が開口する。これにより、コンタクトホール４１では、ゲート電極４ｃが露出する。

そして、並列保護回路５０においては、コンデンサ電極６０上のゲート絶縁膜３２及び保護絶縁膜３６が除去され、コンタクトホール６２、６３が開口する。これにより、コンタクトホール６２、６３では、コンデンサ電極６０が露出する。また、第２のダイオード５６上の保護絶縁膜３６が除去され、コンタクトホール６４が開口する。これにより、コンタクトホール６４では、第２のダイオード５６のダイオード電極３５が露出する。そして、コンデンサ電極６１上のゲート絶縁膜３２及び保護絶縁膜３６が除去され、コンタクトホール６５が開口する。これにより、コンタクトホール６５では、コンデンサ電極６１が露出する。そして、ソース電極５ｃ上の保護絶縁膜３６が除去され、コンタクトホール６６を開口する。これにより、コンタクトホール６６では、ソース電極５ｃが露出する。以上の工程により、図８（ｄ）、図９（ｄ）、及び図１０（ｄ）に示す構成となる。

次に、保護絶縁膜３６上に、プレーナーマグネトロン法により、第３の導電膜を成膜する。第３の導電膜としては、透明導電膜を用いることができる。本実施の形態では、第３の導電膜として、非晶質ＩＴＯ膜を用いる。そして、非晶質ＩＴＯ膜を８０ｎｍの膜厚に成膜する。なお、これに限らず、第３の導電膜として、例えばスパッタリング法による非晶質ＩＺＯ、非晶質ＡＺＯを用いてもよい。そして、公知の写真製版法及びウェットエッチング法により所望の形状にパターニングして、レジストを除去する。本実施の形態では、エッチング液として、シュウ酸溶液を用いる。

これにより、画素６においては、画素電極１３が形成される。画素電極１３は、コンタクトホール１２を介して、ドレイン電極１１と電気的に接続する。そして、並列保護回路２０においては、ショート配線２７、及び接続電極４２が形成される。ショート配線２７は、コンタクトホール３７、３８、３９を介して、共通電極１５ｂ、第２のダイオード２６のダイオード電極３５、及びコンデンサ電極３１と電気的に接続する。そして、接続電極４２は、コンタクトホール４０、４１を介して、第１のダイオード２５のダイオード電極３５及びゲート電極４ｃと電気的に接続する。また、並列保護回路５０においては、ショート配線２７及び接続電極６７が形成される。ショート配線２７は、コンタクトホール６２、６３、６４を介して、コンデンサ電極６０、及び第２のダイオード５６のダイオード電極３５と電気的に接続する。そして、接続電極６７は、コンタクトホール６５、６６を介して、コンデンサ電極６１及びソース電極５ｃと電気的に接続する。その後、２３０℃以上の大気中熱処理により非晶質ＩＴＯ膜を結晶化させる。これにより、図８（ｅ）、図９（ｅ）、及び図１０（ｅ）に示されるように、ＴＦＴ基板１が完成する。

上記のように、並列保護回路２０、５０の構成要素は、画素６のＴＦＴ９等と同一層において同一材料により形成される。例えば、並列保護回路２０、５０のコンデンサ２３、２４、５３、５４は、ＴＦＴ９のゲート電極４ａ、ゲート絶縁膜３２、及びａ−Ｓｉ膜３３と同一層において同一材料により形成される。そして、並列保護回路２０、５０のダイオード２５、２６、５５、５６は、ＴＦＴ９のａ−Ｓｉ膜３３、ｎ−ａ−Ｓｉ膜３４、ソース・ドレイン電極５ａ、１１と同一層において同一材料により形成される。これにより、余分な工程を追加することなく、並列保護回路２０、５０を形成することができる。

なお、本実施の形態では、ゲート駆動用端子７側及びソース駆動用端子８側に並列保護回路２０、５０を形成したがこれに限らず、いずれか一方に形成してもよい。また、共通配線用端子１６は、ゲート駆動用端子７側に形成したが、ゲート駆動用端子７とは反対側に形成してもよい。さらには、共通配線用端子１６を接地させたが、ショート配線２７の端子を接地させてもよい。

実施の形態にかかるＴＦＴ基板の構成を示す平面図である。実施の形態にかかるＴＦＴ基板の画素の構成を示す断面図である。実施の形態にかかる並列保護回路の構成を示す回路図である。実施の形態にかかるゲート駆動用端子側に形成された並列保護回路の構成を示す平面図である。図４のＶ−Ｖ断面図である。実施の形態にかかるソース駆動用端子側に形成された並列保護回路の構成を示す平面図である。図６のＶＩＩ−ＶＩＩ断面図である。実施の形態にかかるＴＦＴ基板の画素における製造工程を示す断面図である。実施の形態にかかるＴＦＴ基板のゲート駆動用端子側の並列保護回路における製造工程を示す断面図である。実施の形態にかかるＴＦＴ基板のソース駆動用端子側の並列保護回路における製造工程を示す断面図である。

符号の説明

１ＴＦＴ基板、２表示領域、３額縁領域、４アドレス配線、４ａゲート電極、
４ｂゲート電極、４ｃゲート電極、５データ配線、５ａソース電極、
５ｂソース電極、５ｃソース電極、６画素、７ゲート駆動用端子、
８ソース駆動用端子、９ＴＦＴ、１１ドレイン電極、１２コンタクトホール、
１３画素電極、１４コンデンサ、１５共通配線、１５ａ共通電極、
１５ｂ共通電極、１６共通配線用端子、２０並列保護回路、
２１第１の保護回路、２２第２の保護回路、２３第１のコンデンサ、
２４第２のコンデンサ、２５第１のダイオード、２６第２のダイオード、
２７ショート配線、３０絶縁性基板、３１コンデンサ電極、３２ゲート絶縁膜、
３３ａ−Ｓｉ膜、３４ｎ−ａ−Ｓｉ膜、３５ダイオード電極、３６保護絶縁膜、
３７コンタクトホール、３８コンタクトホール、３９コンタクトホール、
４０コンタクトホール、４１コンタクトホール、４２接続電極、
５０並列保護回路、５１第１の保護回路、５２第２の保護回路、
５３第１のコンデンサ、５４第２のコンデンサ、５５第１のダイオード、
５６第２のダイオード、６０コンデンサ電極、６１コンデンサ電極、
６２コンタクトホール、６３コンタクトホール、６４コンタクトホール、
６５コンタクトホール、６６コンタクトホール、６７接続電極

Claims

画素に設けられたＴＦＴと、
基準電位が供給される第１の配線と、
前記画素が複数配置された表示領域の外側に形成された端子と、
前記ＴＦＴと前記端子とを接続する第２の配線と、
表示領域の外側に設けられ、第１の保護回路及び第２の保護回路が前記第１の配線と前記第２の配線との間に並列に接続された並列保護回路とを有するＴＦＴ基板であって、
前記第１の保護回路が前記第１の配線から前記第２の配線の方向を順方向とする第１のダイオードと、前記第１のダイオードに直列に接続された第１のコンデンサとを有し、
前記第２の保護回路が前記第２の配線から前記第１の配線の方向を順方向とする第２のダイオードと、前記第２のダイオードに直列に接続された第２のコンデンサとを有するＴＦＴ基板。
前記ＴＦＴに接続された画素電極をさらに有し、
前記画素電極と前記第１の配線とは、同一層において透明導電膜により形成される請求項１に記載のＴＦＴ基板。
前記第１の配線の下層であって前記第２の配線と同一層に形成され、前記ＴＦＴに電気的に接続された共通配線を有し、
前記第１の配線は、前記共通配線と電気的に接続する請求項１又は２に記載のＴＦＴ基板。
ＴＦＴを有する画素が複数配置された表示領域と、基準電位が供給される第１の配線とを備えるＴＦＴ基板の製造方法であって、
前記表示領域の外側に配置される端子と、前記ＴＦＴと前記端子とを接続する第２の配線とを形成する工程と、
前記表示領域の外側に設けられ、第１の保護回路及び第２の保護回路が前記第１の配線と前記第２の配線との間に並列に接続された並列保護回路を形成する工程であって、前記第１の配線から前記第２の配線の方向を順方向とする第１のダイオード及び第１のコンデンサが直列に接続した第１の保護回路と、前記第２の配線から前記第１の配線の方向を順方向とする第２のダイオード及び第２のコンデンサが直列に接続した第２の保護回路を形成する工程とを備えるＴＦＴ基板の製造方法。
前記第１の保護回路及び前記第２の保護回路を形成する工程では、
前記第１のダイオードを構成する第１のアノードと、前記第２のダイオードを構成する第２のアノードとを形成する工程と、
前記第１のアノード及び前記第２のアノード上に、前記第１のダイオードを構成する第１のカソードと、前記第２のダイオードを構成する第２のカソードとを形成する工程とを備える請求項４に記載のＴＦＴ基板の製造方法。
前記第１のカソード及び前記第２のカソードを形成する工程後、前記第１のカソード上において前記第１のカソードと前記第２の配線とを電気的に接続する接続電極、及び前記第２のカソード上において前記第２のカソードと電気的に接続する前記第１の配線を形成する工程を備える請求項５に記載のＴＦＴ基板の製造方法。
前記第１のアノード及び前記第２のアノードを形成する工程では、前記ＴＦＴのｉ型半導体膜をさらに形成し、
前記第１のカソード及び前記第２のカソードを形成する工程では、前記ＴＦＴのｎ型半導体膜をさらに形成する請求項５又は６に記載のＴＦＴ基板の製造方法。
前記接続電極及び前記第１の配線を形成する工程では、前記ＴＦＴに接続された画素電極をさらに形成する請求項６に記載のＴＦＴ基板の製造方法。