JP2010045947A - Dc−dcコンバータの異常電流防止回路 - Google Patents
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Abstract
【解決手段】検出抵抗12の電圧は通常時(正常時)には負電圧であるが異常時に逆電流が生じた場合には正電圧が現れるようになる。電流コンパレータ30は検出抵抗12の電圧を監視し、検出抵抗12の電圧が負電圧の間はハイ出力をAND回路20に送ってドライバ10の出力信号がローサイド側スイッチ素子14,19に伝わるようにし、検出抵抗12の電圧が正電圧になると電流コンパレータ30の出力電圧はローになり、ローサイド側スイッチ素子14,19を強制的にOFFにする。電流コンパレータ30は従来の電圧コンパレータに比べ出力電流値を大きくすることができ、異常電流発生の判定に遅延が生じず速度が極めて速くなり、且つ変化幅を大きく取ることができる。
【選択図】図1
Description
(ただし、VREF1は基準電圧107の電圧)
図16においてローサイド側のスイッチ素子114,119のON期間が長くなった場合に、インダクタ115のエネルギーがなくなると、平滑コンデンサ116からローサイド側スイッチ素子114,119を介してインダクタ115が充電されるようになる。こうなると、インダクタ115のインダクタンス電流は逆に流れることになり逆流が起きる。検出抵抗112の電圧は、通常時は負電圧であるが、逆電流が生じた場合には正電圧が現れる。この逆電流が流れることになると、逆電流は平滑コンデンサ116に蓄積された電荷が供給源であるため、平滑コンデンサ116の両端電圧である出力電圧は急速に低下する。平滑コンデンサ116に蓄積された電荷をインダクタ115に逆流させるということは、平滑コンデンサ116に蓄積したエネルギーを捨てることになり、そのままDC-DCコンバータの電力損失となるから、逆電流になるローサイド側スイッチ素子114,119をOFFにして逆電流が流れないようにしなければならない。この役割を果たすのが電圧コンパレータ111とAND回路120であり、電圧コンパレータ111は検出抵抗112の電圧をGNDレベルと比較し、検出抵抗112の電圧が負電圧の間はハイ出力をAND回路120に送ってドライバ110の出力信号がローサイド側スイッチ素子114,119に伝わるようにし、検出抵抗112の電圧が正電圧になると電圧コンパレータ111の出力電圧はローになり、ローサイド側スイッチ素子114,119を強制的にOFFにする。
そこで本発明は、回路規模が小さくて遅延が少なく、且つ特性に与える素子バラツキの影響が小さいDC-DCコンバータの異常電流防止回路を提供することを目的とする。
[実施例1]
図1は、本発明の実施形態に係る異常電流防止回路およびそれを含んでなる同期整流(Synchronous Rectification)型降圧(buck)DC-DCコンバータの構成を示す図である。図1において、1は入力電源端子(VIN端子)、2は図示しない負荷に供給される出力電圧(OUTPUT)を抵抗R3(17)と抵抗R2(18)で分圧して検出する帰還電圧が入力される帰還電圧入力端子(FB-IN端子)、3はインダクタL1(15)のエネルギー蓄積/放出(以下では、エネルギー蓄積を‘充電’、エネルギー放出を‘放電’と呼ぶ)を制御する回路の出力端子(OUT端子)、4はグランド端子(GND端子)、5はクロック信号を出力する発振器(OSC)、6は発振器(OSC)5の出力によりトリガーをかけられてランプ信号Vrampを生成する鋸歯状波発生回路(Ramp Generator)、8は帰還電圧と基準電圧VREF1(7)を比較して誤差信号Verrorを出力する誤差増幅器(Error Amp)、9は誤差増幅器8の出力Verrorと鋸歯状波発生回路6の出力Vrampとを比較して制御信号をパルス幅に変換して出力するPWM(Pulse-Width Modulation)比較器(PWM Comp)、10はインダクタL1(15)の充電期間を制御するハイサイド側スイッチ素子(Q31)13とローサイド側スイッチ素子(Q32)14およびスイッチ素子(Q33)19を駆動するドライバ、12はローサイド側のスイッチ素子14,19がオン(ON)している期間にインダクタンス電流が逆流していることを検出する抵抗、16は出力電圧を得るための平滑コンデンサ(Cout)、20はインダクタL1(15)から逆電流が流れている場合にローサイド側のスイッチ素子14,19をオフ(OFF)にするAND回路、30は検出抵抗12の電圧を監視して逆電流の有無を判定する電流コンパレータである。
Vgs(Q3)+I2*R2=Vgs(Q4) (2)
√(I2*2 /β)+Vth+ I2*R2=√(Iout*2/β)+Vth (3)
√(I2*2/β) + I2*R2=√(Iout*2/β) (4)
ここでIoutはQ4のIdsを示す。
Vgs(Q3)= Vgs(Q4)+Iout*R2 (5)
√(I2*2/β)+Vth=√(Iout*2/β) +Vth +Iout*R2 (6)
√(I2*2/β) =√(Iout*2/β) +Iout*R2 (7)
上記それぞれのシミュレーション回路のI2とIoutの関係式を見ると、図4に示す本実施例シミュレーション回路の場合は、I2*R2の項が存在するのに対し、図6に示す特許文献1に係るシミュレーション回路の場合は、Iout*R2の項が存在する。これより、図4に示す本実施例シミュレーション回路の場合はI2の変化がほぼそのままIoutの変化として表出するが、図6に示す特許文献1に係るシミュレーション回路の場合はIout*R2の分だけ負帰還がかかる形になり、Ioutの変化分が少なくなることが分かる。
[実施例2]
以上における説明は、降圧(buck)型DC-DCコンバータにおける逆電流防止回路の実施例について説明したが、図13に示す昇圧(boost)型のDC-DCコンバータにおける過電流防止回路の場合でも上述した実施例に示したものと同様の電流コンパレータを適用することが可能である。すなわち図13は、昇圧(boost)型のDC-DCコンバータにおける過電流防止回路の実施例を示す図であり、図17に示した従来の過電流防止回路において、検出抵抗R1(212)の電圧を基準電圧VREF2(221)と比較して過電流の有無を判定する電圧コンパレータ211に代えて、電流検出抵抗R1(12)を流れる電流を所定の基準電流と比較して過電流の有無を判定する電流コンパレータ30を備えている。電流コンパレータ30を用いて過電流を検出する場合は、図4に示す回路において、ポイント23の電圧値VR2(23)が過電流を検出する値になったときにPch MOSFET Q6(36)のドレイン電流とNch MOSFET Q4(34)のドレイン電流が等しくなるよう、両者のサイズのバランスを崩しておけばよい。より具体的にはPch MOSFET Q6(36)より電流が流れやすくするように、Nch MOSFET Q4(34)のサイズ(ゲート幅/ゲート長)を大きくしておく。この構成により、過電流でない状態から過電流状態に移行すると電流コンパレータ30からの出力が切り換わるようになる。
[実施例3]
図14は、降圧(buck)型のDC-DCコンバータにおける過電流防止回路の実施例を示す図であり、過電流検出の対象となるハイサイド(Hi-Side)のスイッチ素子(Q31)14’が電源1側に接続されているため、異常電流(過電流)検出抵抗R4(12’)もスイッチ素子(Q34)19’のソースと電源1との間に接続される。なおスイッチ素子(Q31)14’およびスイッチ素子(Q34)19’は上記した図1のスイッチ素子Q32,Q33と異なりPch MOSFETで構成される。そのため電流コンパレータ30の入力端子の位置が上述の昇圧型DC-DCコンバータにおける電流コンパレータと異なり、異常電流(過電流)検出抵抗R4(12’)とスイッチ素子(Q34)19’のソースの接続点に変更される。
2 帰還電圧入力端子(FB-IN端子)
3 出力端子(OUT端子)
4 グランド端子(GND端子)
5 発振器(OSC)
6 鋸歯状波発生器(Ramp Gen)
7 基準電圧(VREF1)
8 誤差増幅器(Error Amp)
9 PWM比較器(PWM Comp)
10 ドライバ(Driver)/ラッチ(Latch)素子
12、12' 電流検出抵抗
13 ハイサイド側スイッチ素子
14 (ローサイド側)スイッチ素子
15 インダクタ
16 平滑コンデンサ
17 抵抗
18 抵抗
19 (ローサイド側)スイッチ素子
20 AND回路
22 電流検出抵抗
30 電流コンパレータ
Claims (13)
- 降圧同期整流DC-DCコンバータにおいて、ローサイドに設けたNch MOSFETの異常電流を検出するために該Nch MOSFETに相似形の第二のNch MOSFETを並列に接続し、該第二のNch MOSFETのソースとグランド間に検出抵抗を接続し、該検出抵抗の両端電圧を電流コンパレータに入力し、該電流コンパレータは入力された電圧を電流に変換して基準電流と比較することにより異常電流を判定することを特徴とする異常電流防止回路。
- 前記電流コンパレータは、ダイオード接続されるとともにソースが入力端子に接続された第一のNch MOSFETと、ゲートが該第一のNch MOSFETのゲートに接続された第二のNch MOSFETで構成される第一のカレントミラーと、ダイオード接続された第一のPch MOSFETとゲートが該第一のPch MOSFETのゲートに接続された第二のPch MOSFETで構成される第二のカレントミラーと、前記第一のカレントミラーの前記第一のNch MOSFETのドレインと前記第二のカレントミラーの前記第一のPch MOSFETのドレインに同じ基準電流を流す電流源とを備え、前記第一のカレントミラーの前記第二のNch MOSFETのドレインと前記第二のカレントミラーの前記第二のPch MOSFETのドレインを接続し、その接続点に少なくとも1個以上のインバータを接続し、該インバータの出力を電流コンパレータの出力端子に接続して、前記第二のカレントミラーの出力電流と前記入力端子の電圧によって決まる前記第一のカレントミラーの出力電流との大小関係により前記電流コンパレータの出力を定めることを特徴とする請求項1に記載の異常電流防止回路。
- 前記基準電流を流す電流源をフローティング電流源で構成したことを特徴とする請求項1または2に記載の異常電流防止回路。
- 前記フローティング電流源を、ジャンクションFET、デプレッションMOSまたはピンチ抵抗により構成したことを特徴とする請求項3に記載の異常電流防止回路。
- 昇圧型DC-DCコンバータにおいて、第一のスイッチ素子である第一のNch MOSFETと、該Nch MOSFETと相似形の第二のNch MOSFETとを並列に接続し、該第二のNch MOSFETのソースとグランド間に検出抵抗を接続し、該検出抵抗の両端電圧を電流コンパレータに入力し、該電流コンパレータは入力された電圧を電流に変換して基準電流と比較することにより異常電流を判定し、異常電流と判定された場合には前記第一及び第二のNch MOSFETをオフすることを特徴とする異常電流防止回路。
- 前記電流コンパレータは、ダイオード接続されるとともにソースが入力端子に接続された第一のNch MOSFETと、ゲートが該第一のNch MOSFETのゲートに接続された第二のNch MOSFETで構成される第一のカレントミラーと、ダイオード接続された第一のPch MOSFETとゲートが該第一のPch MOSFETのゲートに接続された第二のPch MOSFETで構成される第二のカレントミラーと、前記第一のカレントミラーの前記第一のNch MOSFETのドレインと前記第二のカレントミラーの前記第一のPch MOSFETのドレインに同じ基準電流を流す電流源とを備え、前記第一のカレントミラーの前記第二のNch MOSFETのドレインと前記第二のカレントミラーの前記第二のPch MOSFETのドレインを接続し、その接続点に少なくとも1個以上のインバータを接続し、該インバータの出力を電流コンパレータの出力端子に接続して、前記第二のカレントミラーの出力電流と前記入力端子の電圧によって決まる前記第一のカレントミラーの出力電流との大小関係により前記電流コンパレータの出力を定めることを特徴とする請求項5に記載の異常電流防止回路。
- 前記基準電流を流す電流源をフローティング電流源で構成したことを特徴とする請求項5または6に記載の異常電流防止回路。
- 前記フローティング電流源を、ジャンクションFET、デプレッションMOSまたはピンチ抵抗により構成したことを特徴とする請求項7に記載の異常電流防止回路。
- 降圧型DC-DCコンバータにおいて、第一のスイッチ素子である第一のPch MOSFETと、該Pch MOSFETと相似形の第二のPch MOSFETとを並列に接続し、該第二のPch MOSFETのソースと電源間に検出抵抗を接続し、該検出抵抗の両端電圧を電流コンパレータに入力し、該電流コンパレータは入力された電圧を電流に変換して基準電流と比較することにより異常電流を判定し、異常電流と判定された場合には前記第一及び第二のPch MOSFETをオフすることを特徴とする異常電流防止回路。
- 前記電流コンパレータは、ダイオード接続されるとともにソースが入力端子に接続された第一のPch MOSFETと、ゲートが該第一のPch MOSFETのゲートに接続された第二のPch MOSFETで構成される第一のカレントミラーと、ダイオード接続された第一のNch MOSFETとゲートが該第一のNch MOSFETのゲートに接続された第二のNch MOSFETで構成される第二のカレントミラーと、前記第一のカレントミラーの前記第一のPch MOSFETのドレインと前記第二のカレントミラーの前記第一のNch MOSFETのドレインに同じ基準電流を流す電流源とを備え、前記第一のカレントミラーの前記第二のPch MOSFETのドレインと前記第二のカレントミラーの前記第二のNch MOSFETのドレインを接続し、その接続点に少なくとも1個以上のインバータを接続し、該インバータの出力を電流コンパレータの出力端子に接続して、前記第二のカレントミラーの出力電流と前記入力端子の電圧によって決まる前記第一のカレントミラーの出力電流との大小関係により前記電流コンパレータの出力を定めることを特徴とする請求項9に記載の異常電流防止回路。
- 前記電流コンパレータは、ダイオード接続されるとともにソースが入力端子に接続された第一のPch MOSFETと、ゲートが該第一のPch MOSFETのゲートに接続された第二のPch MOSFETで構成され、該第二のPch MOSFETのソースが第一の電源端子に接続される第一のカレントミラーと、ダイオード接続されるとともにソースが第二の電源端子に接続された第三のPch MOSFETと、ゲートが前記第三のPch MOSFETのゲートにソースが前記第二の電源端子に接続された第四のPch MOSFETで構成される第二のカレントミラーと、前記第一のカレントミラーの出力電流を折り返すNch MOSFETで構成された第三のカレントミラーと、前記第一のカレントミラーの前記第一のPch MOSFETのドレインと前記第二のカレントミラーの前記第三のPch MOSFETのドレインに同じ基準電流を流す電流源とを備え、
前記第三のカレントミラーの出力電流が前記入力端子の電圧によって決まり、前記第二のカレントミラーの出力電流が前記基準電流によって決まり、前記第三と前記第二のカレントミラーの出力端子が接続されることによって前記第三と前記第二のカレントミラー出力電流を比較し、その接続点に少なくとも1個以上のインバータを接続し、該インバータの出力から前記第三と前記第二のカレントミラー出力電流の比較結果を出力することを特徴とする請求項9に記載の異常電流防止回路。 - 前記カレントミラーに基準電流を流す電流源をフローティング電流源で構成したことを特徴とする請求項9ないし11のいずれか1項に記載の異常電流防止回路。
- 前記フローティング電流源を、ジャンクションFET、デプレッションMOSまたはピンチ抵抗により構成したことを特徴とする請求項12に記載の異常電流防止回路。
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