JP2010045234A

JP2010045234A - 半導体装置およびその製造方法

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Publication number: JP2010045234A
Application number: JP2008208825A
Authority: JP
Inventors: Masaru Kawakami; 勝川上; Tetsutoshi Aoyanagi; 哲理青柳
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2008-08-14
Filing date: 2008-08-14
Publication date: 2010-02-25
Anticipated expiration: 2028-08-14
Also published as: JP5277788B2

Abstract

【課題】本発明は、高さをそろえて多数のバンプを形成することを可能とし、フリップチップ接続での接続不良を解消することを可能にする。
【解決手段】半導体チップ１０と、この半導体チップの主面１０Ｓに形成された複数の電極パッド１１と、半導体チップの主面１０Ｓに形成されていて各電極パッド１１を被覆する絶縁膜２１と、各電極パッド１１上の絶縁膜２１に形成された開口部２４と、絶縁膜２１に各開口部２４を通じて各電極パッド１１に接続されたバンプ１２を有し、バンプ１２は、開口部２４を通じて電極パッド１１に接続する銅電極１３と、銅電極１３表面に形成された金属接続層１４と、銅電極１３および金属接続層１４の側部および開口部２４の内面に形成されたバリア層１５を有し、各銅電極１３は同等の高さに形成され、各金属接続層１４は同等の厚さに形成されている。
【選択図】図１

Description

本発明は、半導体装置およびその製造方法に関し、特にはチップオンチップ接続のバンプを備えた半導体装置およびその製造方法に関するものである。

携帯機器の小型化、低消費電力化、低コスト化のために、複数チップを一つのパッケージに搭載したＳｉＰ（System in package）が広く用いられている。チップの接続方式には、従来より、ワイヤ接続、フリップチップ接続が用いられているが、チップ間の伝送速度の点でＳｏＣ（System on chip）より劣ることがデメリットとして挙げられる。

フリップチップ接続方式では、チップに接続用バンプを形成し、基板もしくは他のチップとバンプを介して物理的かつ電気的に接続させる。
特に、図７に示すように、上側チップ１０１と下側チップ１０２同士を接続させるＣｏＣ（Chip on Chip）接続では、基板配線を介さずに上側チップ１０１と下側チップ１０２間を電気的に接続するため、配線長、容量の低減が可能である。
加えて、上側チップ１０１、下側チップ１０２のそれぞれに、数千個の径が数十μｍのバンプ１１１、１１２を配置し、対向するバンプ１１１、１１２同士を接続している。このため、基板接続型のフリップチップ接続と比較して、バンド幅を飛躍的に増加させることが可能となる。この結果、ＣｏＣ接続は伝送速度向上が可能となり、従来のＳｉＰのデメリットを克服できる。
また、上側チップ１０１、下側チップ１０２間には封止樹脂１２１が充填されている。

上記フリップチップ接続のバンプ材料には、スズ（Ｓｎ）、金（Ａｕ）、銅（Ｃｕ）などが用いられており、バンプ形成プロセスは主にセミアディティブ法が主流である。
このセミアディティブ法は、シード層を形成した後、このシード層上にレジスト膜を形成する。そして、バンプ形成位置のレジスト膜に開口部を形成するパターニングを行う。次いで、開口部内のシード層上に、電気めっき（電解めっき）法で金属層とはんだ層を形成した後、レジスト膜を除去する。さらに、余剰なシード層を除去するという工程を順に行い、金属層とはんだ層からなるバンプを形成する方法である（例えば、特許文献１、非特許文献１参照。）。

しかし、電解めっきで、数千個ものバンプとなるめっき層を形成しているため、めっき形成領域の全域の電流密度を均一にすることは困難である。そのため、めっき形成領域の電流密度が不均一になって、バンプの高さにばらつきを生じていた。このバンプの高さばらつきは、例えば２．５μｍ程度になっていた。
また、上記プロセスでは、余剰なシード層を除去した後、各金属層とはんだ層をフラックス層で被覆してはんだ層のリフロー処理を行い、はんだ層表面を曲面に形成している。このリフロー処理を行っても、初めに形成された金属層とはんだ層の高さが部分的に異なっているため、リフロー後の金属層とはんだ層を合わせたバンプの高さにばらつきを生じていた。

特開２００５−５１１２８号公報 Takayuki Ezaki, Kazuhiro Kondo, Hiroshi Ozaki, Naoto Sasaki,Hitoshi Yonenura, Masaki Kitano, Shuji Tanaka, Teruo Hirayama著「A 160Gb/s Interface Design Configuration for Multichips LSI」2004 IEEE International Solid-State Circuits Conference ２００４年

解決しようとする問題点は、電解めっきで多数のバンプを形成したとき、バンプの高さがばらついていたため、フリップチップ接続させた場合、接続が不完全なバンプが生じて、接続不良が発生していた点である。

本発明は、高さをそろえて多数のバンプを形成することを可能とし、フリップチップ接続での接続不良を解消することを可能にする。

本発明の半導体装置は、半導体チップと、前記半導体チップの主面に形成された複数の電極パッドと、前記半導体チップの主面に形成されていて前記各電極パッドを被覆する絶縁膜と、前記各電極パッド上の前記絶縁膜に形成された開口部と、前記絶縁膜上に前記各開口部を通じて前記各電極パッドに接続されたバンプを有し、前記バンプは、前記開口部を通じて前記電極パッドに接続する銅電極と、前記銅電極上面に形成された金属接続層と、前記銅電極および前記金属接続層の側部および前記開口部の内面に形成されたバリア層を有し、前記各銅電極は同等の高さに形成され、前記各金属接続層は同等の厚さに形成されている。

本発明の半導体装置では、バンプを形成する銅電極は同等の高さに形成され、またバンプを形成する金属接続層は同等の厚さに形成されていることから、各バンプは同等の高さに形成されている。また銅電極および金属接続層の側部にバリア層が形成されていることから、たとえ金属接続層を形成した後に金属接続層をリフロー処理することがあっても、バリア層によって金属接続層の流れ出しが抑えられる。このため、金属接続層を含む各バンプの高さは、同等な高さとなっている。

本発明の半導体装置の製造方法は、半導体チップの主面に複数の電極パッドを形成する工程と、前記半導体チップの主面に前記各電極パッドを被覆する第１絶縁膜を形成する工程と、前記電極パッド上の前記第１絶縁膜に第１開口部を形成する工程と、前記第１絶縁膜の表面に前記各第１開口部が埋め込まれる第２絶縁膜を形成する工程と、前記電極パッド上の前記第２絶縁膜に第２開口部を形成し、該第２開口部の下部に連続する前記第１開口部を再び開口する工程と、前記第１、第２開口部の内面および前記第２絶縁膜の表面にバリア層を形成する工程と、前記バリア層を介して前記第１、第２開口部の内部が埋め込まれる銅膜を形成する工程と、化学的機械研磨によって前記第２絶縁膜上の前記銅膜および前記バリア層を除去して、前記第１、第２開口部内に前記バリア層を介して前記銅膜からなる銅電極を形成する工程と、前記第２絶縁膜を除去する工程と、無電解めっきによって前記銅電極上に金属接続層を形成する工程を有する。

本発明の半導体装置の製造方法では、第１、第２開口部内を埋め込むように銅膜を形成した後、化学的機械研磨によって第２絶縁膜上の銅膜およびバリア層を除去して、第１、第２開口部内にバリア層を介して銅膜からなる銅電極が形成される。したがって、各銅電極は、第１、第２開口部内を満たすように、表面が平坦な、均一な高さに形成される。
また、無電解めっきによって、各銅電極上に金属接続層を形成しているため、金属接続層は均一な厚さに形成される。通常、無電解めっきは、電解めっきのように電流密度の差が生じることがないので、めっき成長が、半導体チップの全域において均一になる。
たとえ金属接続層を形成した後に金属接続層をリフロー処理することがあっても、バリア層によって金属接続層の流れ出しが抑えられるので、金属接続層を含む各バンプの高さは、同等な高さが維持される。
よって、銅電極および金属接続層で形成される複数のバンプは、高さが同等なものに形成される。

本発明の半導体装置は、複数のバンプの全ては高さが同等なものに形成されているため、別の半導体装置に形成されたバンプとフリップチップ接続させた場合に全てのバンプで確実に接続ができるので、接続不良が発生しなくなるという利点がある。
よって、フリップチップ接続における歩留まりの向上、信頼性の向上が図れる。

本発明の半導体装置の製造方法は、全バンプの高さが同等なものに形成されるため、別の半導体装置に形成されたバンプとフリップチップ接続させた場合に全てのバンプで確実に接続ができるので、接続不良が発生しなくなるという利点がある。
よって、フリップチップ接続における歩留まりの向上、信頼性の向上が図れる半導体装置を製造できる。

本発明の半導体装置に係る一実施の形態を、図１に示したバンプ部平面図およびバンプおよびその周辺部の縦断面図によって説明する。

図１に示すように、半導体チップ１０を有する。この半導体チップ１０は、詳細は図示していないが、通常の半導体チップであり、例えば、半導体基板に集積回路素子およびこの集積回路素子に接続する配線が形成され、絶縁膜からなる保護膜により被覆されたものである。
この半導体チップ１０の主面１０Ｓには、上記集積回路素子（図示せず）、上記配線（図示せず）等に接続された、複数の電極パッド１１が形成されている。
図面では、代表して一つの電極パッド１１を示したが、本発明の半導体装置１では、半導体チップ１０の主面１０Ｓに例えば数千個の上記電極パッド１１が形成されている。
上記電極パッド１１は、例えばアルミニウム電極で形成されている。もちろん、アルミニウム以外の金属電極、例えば、銅電極、銅合金電極、アルミニウム合金電極等であってもよい。

上記半導体チップ１０の主面１０Ｓには、上記各電極パッド１１を被覆する絶縁膜２１が形成されている。この絶縁膜２１は、例えば、下層に形成された酸化シリコン膜２２と、その酸化シリコン膜２２上に形成された窒化シリコン膜２３とからなる。
上記各電極パッド１１上の上記絶縁膜２１には、開口部２４が形成されている。

上記絶縁膜２１には、上記各開口部２４を通じて上記各電極パッド１１に接続されたバンプ１２が形成されている。
上記バンプ１２は、上記開口部２４を通じて上記電極パッド１１に接続する銅電極１３と、この銅電極１３表面に形成された金属接続層１４と、上記銅電極１３および上記金属接続層１４の側部および上記開口部２４の内面に形成されたバリア層１５を有する。
上記金属接続層１４は、スズ、金、ニッケルのいずれかで形成されている。
上記バリア層１５は、例えば、チタン膜、窒化チタン膜、タンタル膜、窒化タンタル膜の少なくとも１種で形成されている。例えば、絶縁膜２１との密着性をよくするためのチタン膜と、このチタン膜表面に形成されたタンタル膜もしくは窒化タンタル膜との積層膜で形成することもできる。この場合、タンタル膜、窒化タンタル膜が主としてバリア層の機能を有する。このバリア層の機能としては、絶縁膜２１中の酸素が銅電極１３中に拡散して銅電極１３が酸化されるのを防止するとともに、銅電極１３の銅が絶縁膜２１中に拡散するのを防止する。
そして、上記各銅電極１３は同等の高さに形成されていて、上記各金属接続層１４は同等の厚さに形成されている。
上記のように半導体装置１が構成されている。

本発明の半導体装置１では、各バンプ１２を形成する銅電極１３は同等の高さに形成され、また各バンプ１２を形成する金属接続層１４は同等の厚さに形成されていることから、各バンプ１２は同等の高さに形成されている。また銅電極１３および金属接続層１４の側部にバリア層１５が形成されていることから、たとえ金属接続層１４を形成した後に金属接続層１４をリフロー処理しても、バリア層１５によって金属接続層１４の流れ出しが抑えられる。このため、金属接続層１４を含む各バンプ１２の高さは、同等な高さとなっている。

次に、上記半導体装置１を用いたフリップチップ接続の一例を以下に説明する。
図２に示すように、上記半導体装置１に形成されたバンプ１２（１２−１）と、本発明の構成を有する上記半導体装置１とは別の半導体装置２に形成されたバンプ１２（１２−２）とを対向させる。そして、一方の半導体装置、例えば半導体装置２を矢印方向にフェースダウンしてバンプ１２−１、１２−２同士を接続させる。なお、図面では、フェースダウンする状態を示した。
この場合、バンプ１２（１２−１）は全て高さが同等であり、バンプ１２（１２−２）も全て高さが同等であるから、全ての対向するバンプ１２−１、１２−２同士の接続が確実にできる。
したがって、接続不良が発生しなくなるという利点がある。
よって、フリップチップ接続における歩留まりの向上、信頼性の向上が図れる。
また図示はしていないが、半導体装置１、２間には封止樹脂が充填される。

上記接続例では、半導体装置１、２間の接続を示したが、上記半導体装置１と回路基板のバンプ（図示せず）との接続であっても同様な効果が期待できる。

次に、本発明の半導体装置の製造方法に係る一実施の形態を、図３に示したフローチャートおよび図４〜図６に示したバンプおよびその周辺部の製造工程断面図によって説明する。この製造方法は、前記図１を参照して説明した半導体装置１を製造する工程の一例である。

図３に示すように、「始め：前工程完成ウエハの用意」Ｓ１で、前工程を終了した完成ウエハを用意する。図４〜図６では、一例として、一つのバンプの形成領域に着目して、その断面を示す。
また図示はしていないが、ウエハに形成された半導体チップは、通常の半導体チップであり、例えば、半導体基板に集積回路素子およびこの集積回路素子に接続する配線が形成され、保護膜により被覆されたものである。

図４（１）に示すように、上記半導体チップ１０の主面１０Ｓには、上記集積回路素子（図示せず）、上記配線（図示せず）等に接続された、複数の電極パッド１１が形成されている。
図面では、代表して一つの電極パッド１１を示したが、上記半導体チップ１０の主面１０Ｓに、例えば数百個ないし数千個の上記電極パッド１１が形成されている。
上記電極パッド１１は、例えばアルミニウム電極で形成されている。もちろん、アルミニウム以外の金属電極、例えば、銅電極、銅合金電極、アルミニウム合金電極等であってもよい。

次に、上記半導体チップ１０の表面に上記各電極パッド１１を被覆する第１絶縁膜２１（前記図１を参照して説明した絶縁膜２１に相当するため、同一符号付与した。）を形成する。この第１絶縁膜２１は、以下のように形成する。例えば、酸化シリコン膜２２を形成した後、その酸化シリコン膜２２上に窒化シリコン膜２３を形成する。この窒化シリコン膜２３は、後の工程での酸化シリコン膜のエッチング時のエッチングストッパとしても機能する。また上記酸化シリコン膜２２は、上記窒化シリコン膜２３の応力を緩和する。

次いで、通常のレジスト塗布技術およびリソグラフィ技術等によって、上記電極パッド１１上に開口部を有するレジストマスク（図示せず）を上記第１絶縁膜２１上に形成した後、それをエッチングマスクに用いて、上記第１絶縁膜２１をエッチングする。その結果、上記電極パッド１１上の上記第１絶縁膜２１に第１開口部２４（前記図１を参照して説明した開口部２４に相当するため、同一符号付与した。）が形成される。
上記エッチング後に上記レジストマスクを除去する。

次に、図３に示すように、「絶縁膜の形成」工程Ｓ２を行う。
この工程では、図４（２）に示すように、上記第１絶縁膜２１上に、上記各第１開口部２４が埋め込まれる第２絶縁膜２５を形成する。
上記第２絶縁膜２５は、その後に形成されるバンプの高さと同一の膜厚、もしくは、それより厚い膜厚とする。上記第２絶縁膜２５は次工程以降のめっき、化学的機械研磨（ＣＭＰ）後に除去できる材料で形成する。そのような材料は、例えば酸化シリコン膜がある。

次に、図３に示すように、「レジストマスクの形成」工程Ｓ３を行う。
この工程では、図４（３）に示すように、上記第２絶縁膜２５上にレジスト塗布技術によりレジスト膜４１を形成する。次いで、リソグラフィ技術（例えば露出、現像、ベーキング等）によって、上記第１開口部２４上方に、例えば第１開口部２４より大きい口径のレジスト開口部４２を形成する。

次に、図３に示すように、「第２開口部の形成」工程Ｓ４を行う。
この工程では、図５（４）に示すように、上記レジスト膜４１をエッチングマスクに用いて、上記第２絶縁膜２５に第２開口部２６を形成する。このとき、第２絶縁膜２５に埋め込まれた上記第１開口部２４も再び開口される。したがって、上記第２開口部２６の下部に連続して上記第１開口部２４が形成される。
なお、図面は、第２開口部２６を形成し、第１開口部２４を再び開口している途中の状態を示している。

次に、図３に示すように、「バリア層・シード層の形成」工程Ｓ５を行う。
この工程では、図５（５）に示すように、上記第１、第２開口部２４、２６の内面および上記第２絶縁膜２５の表面にバリア層１５を形成する。
上記バリア層１５は、例えば、チタン膜、窒化チタン膜、タンタル膜、窒化タンタル膜の少なくとも１種で形成される。例えば、絶縁膜２１との密着性をよくするためのチタン膜と、このチタン膜表面に形成されたタンタル膜もしくは窒化タンタル膜との積層膜で形成することもできる。この場合、タンタル膜、窒化タンタル膜が主としてバリア層の機能を有する。このバリア層の機能としては、絶縁膜２１中の酸素が後に形成される銅電極中に拡散して銅電極が酸化されるのを防止するとともに、後に形成される銅電極の銅が絶縁膜２１、半導体チップ１０等に拡散するのを防止する。
さらに、上記バリア層１５の表面にめっきのシード層（図示せず）を形成する。このシード層には、例えば銅を用いる。
上記密着層、バリア層１５、シード層等の成膜は、例えば化学気相成長（ＣＶＤ）法、スパッタ法等のステップカバレッジに優れた成膜方法で行うことが好ましい。

次に、図３に示すように、「銅膜の形成」工程Ｓ６を行う。
この工程では、図５（６）に示すように、上記バリア層１５を介して上記第１、第２開口部２４、２６の内部が埋め込まれる銅膜１６を形成する。この銅膜１６は、例えば上記銅のシード層をめっき種として電解めっきにより形成する。ここでは、電解めっきを用いることができる。それは、各第２開口部２６において、めっき膜の膜厚にばらつきが生じてもかまわないからである。要するに、上記第１、第２開口部２４、２６の内部を完全に埋め込むことができればよい。もちろん、他の成膜方法によって、銅膜１６を形成することも可能である。

次に、図３に示すように、「平坦化」工程Ｓ７を行う。
この工程では、図６（７）に示すように、化学的機械研磨（ＣＭＰ）によって上記第２絶縁膜２５上の上記銅膜１６（シード層も含む）および上記バリア層１５を除去して、上記第１、第２開口部２４、２６内に上記バリア層１５を介して上記銅膜１６（上記銅のシード層も含む）からなる銅電極１３を形成する。
なお、図面は、銅膜１６を研磨していく途中の状態を示した。

例えば上記銅膜１６のＣＭＰ条件は、一例として、研磨パッドに発泡ポリウレタン樹脂パッドを用い、スラリーに過酸化水素（Ｈ₂Ｏ₂）が添加されたシリカ含有スラリーを用いる。また、研磨圧力を２１０ｇ／ｃｍ²、研磨定盤の回転数を３０ｒｐｍ、研磨ヘッドの回転数を３０ｒｐｍ、スラリーの供給流量を２００ｃｃ／ｍｉｎ、研磨液の温度を２５℃〜３０℃に設定した。

また、例えばタンタル膜、窒化チタン膜、窒化タンタル膜等からなるバリア層１５のＣＭＰ条件は、一例として、研磨パッドに発泡ポリウレタン樹脂パッドを用い、スラリーに過酸化水素（Ｈ₂Ｏ₂）が添加されたシリカ含有スラリーを用い、研磨圧力を１４０ｇ／ｃｍ²、研磨定盤の回転数を３０ｒｐｍ、研磨ヘッドの回転数を３０ｒｐｍ、スラリーの供給流量を２００ｃｃ／ｍｉｎ、研磨液の温度を２５℃〜３０℃に設定した。

このようにして、図６（８）に示すように、上記第１、第２開口部２４、２６内に銅電極１３が形成されるので、銅電極１３表面を含む上記第２絶縁膜２５表面は平坦化されるため、各銅電極１３の高さを均一にすることができる。すなわち、各銅電極１３の高さは銅膜１６（前記図５（６）、図６（７）等を参照）を形成するめっき膜厚のばらつきの影響を受けない。また銅電極１３は、ＣＭＰ時のディッシング等の影響を受けたとしても、高さ数十ｎｍの範囲でのばらつきに抑えることが可能であり、従来のようなμｍ単位のばらつきにはならない。したがって、銅電極１３の高さばらつきの大幅な改善が得られる。

次に、図３に示すように、「第２絶縁膜の除去」工程Ｓ８を行う。
この工程では、上記図６（８）に示すように、第２絶縁膜２５を除去する。第２絶縁膜２５が酸化シリコン膜の場合、フッ酸系薬液を使用し、ウエットエッチングにより除去する。その場合、第１絶縁膜２１の窒化シリコン膜２３がエッチングストッパ膜となる。
なお、図面は、第２絶縁膜２５をエッチングする直前の状態を示した。

次に、図３に示すように、「無電解めっきによって金属接続層の形成」工程Ｓ９を行う。
この工程では、図６（９）に示すように、上記銅電極１３の銅を無電解めっき（例えば置換めっき、もしくは化学めっき）によって、上記銅電極１３の上層部に金属接続層１４を形成する。
上記金属接続層１４は、スズ、金、ニッケルのいずれかで形成する。
なお、金（Ａｕ）、ニッケル（Ｎｉ）を形成する場合、さらに、上記銅電極１３の表面の酸化防止のために、めっき液中に防食剤もしくは酸化防止剤を添加しても良い。
また、上記金属接続層１４は、無電解めっきによって、スズ鉛合金、スズ銀合金等のはんだで形成することもできる。
以上のようにして、各電極パッド１１上に接続するバンプ１２が形成される。

以上のプロセスを行うことによって、図３に示す「バンプの完成により終了」工程Ｓ１０によって、上記バンプ形成プロセスが終了する。

さらに、上記の製造工程により形成したバンプを有する半導体装置同士を、例えば前記図２によって説明したように、フリップチップ接続することで、チップオンチップ（ＣｏＣ）構造が完成となる。

本発明の半導体装置の製造方法では、第１、第２開口部２４、２６内を埋め込むように銅膜１６を形成した後、化学的機械研磨によって第２絶縁膜２６上の銅膜１６およびバリア層１５を除去する。これによって、第１、第２開口部２４、２６内にバリア層１５を介して銅膜１６からなる銅電極１３が形成される。したがって、各銅電極１３は、第１、第２開口部２４、２６部内を満たすように、表面が平坦な、均一な高さに形成される。
また、無電解めっきによって、各銅電極１３の上層部に金属接続層１４を形成しているため、金属接続層は均一な厚さに形成される。通常、無電解めっきは、電解めっきのように電流密度の差が生じることがないので、めっき成長が、半導体チップ１０の全域において均一になる。

また、上記金属接続層１４を上記はんだやスズで形成した場合に、金属接続層１４を形成した後にリフロー処理しても、バリア層１５によって金属接続層１４の流れ出しが抑えられるので、金属接続層１４を含む各バンプ１２の高さは、同等な高さに維持される。これは、上記バリア層１５に対して、はんだやスズの濡れ性がよくないため、リフロー時に外側に流れ出そうとするはんだやスズがバリア層１５によって流れ出すのを阻止されるためである。
したがって、銅電極１３および金属接続層１４で形成される複数のバンプ１２は、高さが同等なものに形成される。

上記のように全バンプ１２の高さが同等に形成されるため、本発明の製造方法により形成された別の半導体装置のバンプとフリップチップ接続させた場合に、全てのバンプで確実に接続できるので、接続不良が発生しなくなるという利点がある。
よって、フリップチップ接続における歩留まりの向上、信頼性の向上が図れる半導体装置を製造できる。

また、従来技術ではウエットエッチングによりシード層を除去していたため、バンプの下部に形成されているシード層がサイドエッチングされることになる。一方、上記半導体装置１の製造方法では、ＣＭＰ技術により、第２絶縁膜２６上のシード層を銅膜１６とともに除去するため、バンプ１２の下部のシード層はエッチングされない。
特に、上記従来技術のサイドエッチングの問題から、従来技術では数十μｍ以下の微細バンプの形成が困難であった。しかしながら、本発明では、現状技術の流用でサブミクロンオーダー、またはそれ以下の径のバンプ１２の形成が可能となる。

本発明の半導体装置に係る一実施の形態を示したバンプの要部平面図およびバンプおよびその周辺部の縦断面図である。本発明の半導体装置のフリップチップ接続の一例を示した概略構成断面図である。本発明の半導体装置の製造方法に係る一実施の形態を示したフローチャートである。本発明の半導体装置の製造方法に係る一実施の形態を示したバンプおよびその周辺部の製造工程断面図である。本発明の半導体装置の製造方法に係る一実施の形態を示したバンプおよびその周辺部の製造工程断面図である。本発明の半導体装置の製造方法に係る一実施の形態を示したバンプおよびその周辺部の製造工程断面図である。従来のチップオンチップ接続の一例を示した概略構成断面図である。

符号の説明

１…半導体装置、１０…半導体チップ、１０Ｓ…半導体チップの主面、１１…電極パッド、１２…バンプ、１３…銅電極、１４…金属接続層、１５…バリア層、２１…絶縁膜、２４…開口部

Claims

半導体チップと、
前記半導体チップの主面に形成された複数の電極パッドと、
前記半導体チップの主面に形成されていて前記各電極パッドを被覆する絶縁膜と、
前記各電極パッド上の前記絶縁膜に形成された開口部と、
前記絶縁膜上に前記各開口部を通じて前記各電極パッドに接続されたバンプを有し、
前記バンプは、
前記開口部を通じて前記電極パッドに接続する銅電極と、
前記銅電極上面に形成された金属接続層と、
前記銅電極および前記金属接続層の側部および前記開口部の内面に形成されたバリア層を有し、
前記各銅電極は同等の高さに形成され、
前記各金属接続層は同等の厚さに形成されている
半導体装置。
前記バリア層は、チタン膜、窒化チタン膜、タンタル膜、窒化タンタル膜の少なくとも１種で形成されている
請求項１記載の半導体装置。
前記金属接続層は、スズ、金、ニッケルのいずれかで形成されている
請求項１記載の半導体装置。
半導体チップの主面に複数の電極パッドを形成する工程と、
前記半導体チップの主面に前記各電極パッドを被覆する第１絶縁膜を形成する工程と、
前記電極パッド上の前記第１絶縁膜に第１開口部を形成する工程と、
前記第１絶縁膜の表面に前記各第１開口部が埋め込まれる第２絶縁膜を形成する工程と、
前記電極パッド上の前記第２絶縁膜に第２開口部を形成し、該第２開口部の下部に連続する前記第１開口部を再び開口する工程と、
前記第１、第２開口部の内面および前記第２絶縁膜の表面にバリア層を形成する工程と、
前記バリア層を介して前記第１、第２開口部の内部が埋め込まれる銅膜を形成する工程と、
化学的機械研磨によって前記第２絶縁膜上の前記銅膜および前記バリア層を除去して、前記第１、第２開口部内に前記バリア層を介して前記銅膜からなる銅電極を形成する工程と、
前記第２絶縁膜を除去する工程と、
無電解めっきによって前記銅電極上に金属接続層を形成する工程を有する
半導体装置の製造方法。
前記バリア層は、チタン膜、窒化チタン膜、タンタル膜、窒化タンタル膜の少なくとも１種で形成する
請求項４記載の半導体装置の製造方法。
前記金属接続層は、スズ、金、ニッケルのいずれかで形成する
請求項４記載の半導体装置の製造方法。