JP2010028601A - 表面実装型の発振器およびこの発振器を搭載した電子機器 - Google Patents

表面実装型の発振器およびこの発振器を搭載した電子機器 Download PDF

Info

Publication number
JP2010028601A
JP2010028601A JP2008189358A JP2008189358A JP2010028601A JP 2010028601 A JP2010028601 A JP 2010028601A JP 2008189358 A JP2008189358 A JP 2008189358A JP 2008189358 A JP2008189358 A JP 2008189358A JP 2010028601 A JP2010028601 A JP 2010028601A
Authority
JP
Japan
Prior art keywords
oscillator
terminals
mounting
terminal
circuit board
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2008189358A
Other languages
English (en)
Other versions
JP5183340B2 (ja
JP2010028601A5 (ja
Inventor
Makoto Watanabe
渡辺  誠
Katsuaki Sakamoto
克明 坂元
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nihon Dempa Kogyo Co Ltd
Original Assignee
Nihon Dempa Kogyo Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nihon Dempa Kogyo Co Ltd filed Critical Nihon Dempa Kogyo Co Ltd
Priority to JP2008189358A priority Critical patent/JP5183340B2/ja
Publication of JP2010028601A publication Critical patent/JP2010028601A/ja
Publication of JP2010028601A5 publication Critical patent/JP2010028601A5/ja
Application granted granted Critical
Publication of JP5183340B2 publication Critical patent/JP5183340B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Oscillators With Electromechanical Resonators (AREA)
  • Piezo-Electric Or Mechanical Vibrators, Or Delay Or Filter Circuits (AREA)

Abstract

【課題】実装方向に係わらずに電子機器に形成されたプリント配線の端子パッドと発振器の面実装端子との対応誤りをなくす。
【解決手段】水晶振動子3、発振回路を構成するICチップ5を搭載するセラミック基板1と封止蓋2で構成され、セラミック基板1の背面に複数の面実装端子10(10a,10b,10c,10d)を有する発振器に設ける複数の面実装端子10として、セラミック基板1の背面内で複数の連続環状導体をそれらの同心点に関して多重に配置した。
【選択図】図1

Description

本発明は、発振器とこの発振器を搭載した電子機器に係り、特に表面実装型の面実装端子を有する表面実装型の発振器およびこの発振器を搭載した電子機器に関する。
電子機器の小型化、軽量化に伴い、表面実装型の電子部品(デバイスとも言う)が広く採用されるようになっている。特に、携帯電話に代表される移動通信機器や高密度実装を要する各種の電子機器では表面実装型の電子部品の需要が高まっている。そして、多くの通信装置に用いられる発振器もまた例外ではない。
図9は、従来の面実装型の発振器構造例の説明図であって、同図(a)は断面図を、同図(b)は背面図を示す。図9(a)は図9(b)のX−X’線に沿った断面に相当する。この発振器は、セラミック基板1に水晶振動子3、水晶振動子3と共に発振器の主要部を構成する発振回路を組み込んだICチップ5を搭載し、この搭載空間を封止蓋2で外部環境から遮蔽している。封止蓋2は封止蓋固着剤7でセラミック基板の外縁に気密封着して固定されている。
水晶振動子3はホルダ4でセラミック基板1に設置される。ホルダ4はセラミックあるいは樹脂の絶縁材からなり、ホルダ固着剤8でセラミック基板1に固定されている。ホルダ4の表面には水晶振動子3の電極に接続する導電路が形成されており、セラミック基板1に設けた図示しない配線パターンに接続している。
ICチップ5は、その腹面(セラミックの内面に対向する面)に外部端子である複数のバンプ6を有している。バンプ6はセラミック基板1の内面に設けられている配線パターンに接続する。なお、超音波熱圧着されるバンプ6の代わりに半田に代表される加熱融着される導電性接着剤を用いることもできる。このICチップ5には、発振回路、分周回路、出力回路などの発振器として必要な回路が形成されている。
そして、セラミック基板1の背面には複数の面実装端子10(10a, 10b, 10c, 10d)が設けられており、内面に設けられている配線パターンとはビアホール9を通して接続されている。面実装端子は蒸着で形成されるのが一般的であるが、他の成膜法で形成することもできる。この種の表面実装型の発振器に関する従来技術を開示したものとしては、特許文献1、特許文献2を挙げることができる。なお、図9には、説明を簡単にするため、面実装端子が4個のものを例としたが、これに限らないことは言うまでもない。
特開2008―42876号公報 特開2007―184890号公報
上記のように、背面に複数の面実装端子を設けたこの種の発振器は、当該複数の面実装端子のそれぞれに独立した機能(電源入力、1つ又は2つの発振出力、制御、接地、など)が割り当てられている。これらの機能が付与された各面実装端子は実装する電子機器のプリント基板に設けた接続端子パッド(単に、端子パッドとも称する)と一対一に対応している。発振器側に有する複数の面実装端子は極めて限定された背面に配置され、その配置には方向性すなわち実装時におけるデバイスの向きがあり、発振器の実装方向が異なるとパッドとの対応が取れず、不正な方向で実装された電子機器は正常に動作しない誤実装となる。この種の発振器の実装はテープオートメーテッドボンダ(自動実装機)が用いられるが、自動実装機に装填するキャリアテープに発振器を載せる場合に、その載置方向にミスがあると、上記と同様の誤実装をもたらす。
また、従来の面実装端子は、端子パッドとの間で、謂わば点接続であるため、接続強度の確保には限度がある。振動環境下などで使用される電子機器では、この接続強度の不足は深刻である。
しかし、従来の発振器では、前記図9に示したように、背面の限られた範囲内で、隣接する端子との干渉を回避しながら最大限の端子面積を確保しているが、それにも限度がある。
さらに、図9に示したような端子配置では、高周波出力端子であっても、この端子を外部ノイズから遮蔽し、あるいは外部回路への高周波干渉を抑制する構造までも考慮する余裕はなかった。
本発明の目的は、実装方向に誤りがあっても、電子機器に形成された配線の端子パッドと発振器の面実装端子との対応に誤りなく、かつ強固に接続できると共に、外部ノイズからの遮蔽や外部回路等への高周波漏洩による干渉の防止又は抑制を実現した表面実装型の発振器およびこの発振器を搭載した電子機器を提供することにある。
本発明にかかる表面実装型の発振器は、発振回路を収容する筐体(ここでは、セラミック基板と封止蓋を一体化したもの)と、該筐体を構成するセラミック基板の背面に複数の面実装端子を有する。そして、上記目的を達成するため、本発明は、前記複数の面実装端子を、前記背面内で同心状に設けた点に特徴を有する。
同心状に設けた複数の面実装端子の具体例としては、連続環状導体をそれらの同心点に関して多重に配置した構造、不連続導体をそれらの同心点から等距離の環状に沿って配置して形成した構造を挙げることができる。後者の場合は、前者の連続環状導体に部分的な切り欠きを設けた形状に相当する(以下、同じ)。
前記筐体の前記実装面の平面形状が矩形(正方形、長方形を含む)であるものでは、前記同心点から等距離で配置された前記複数の不連続導体の各々は、その不連続部の中央部が、前記同心点を通り、前記矩形の辺の何れかに平行な直線に対して45度の直線の上に位置するようにする。
また、前記筐体の前記実装面の平面形状は矩形であって、前記同心点から等距離で配置された前記複数の不連続導体の各々は、その不連続部の中央部が、前記同心点を通り、前記矩形の辺の何れかに並行な直線に対して90度の直線の上に位置するようにする。
また、同心状に設ける複数の面実装端子のうち、最外側を接地端子とすることで内側の端子を遮蔽する。また、好ましくは最内側を発振出力端子とすることで高周波の遮蔽構造を構成して高周波漏洩を効果的に抑制又は防止する。
本発明による電子機器は、発振回路を収容する前記した筐体と、該筐体の背面に複数の面実装端子を有する表面実装型の発振器と、前記発振器の前記複数の端子のそれぞれに対応した端子パッドを形成したプリント回路基板とを有し、前記プリント回路基板に有する前記端子パッドに前記発振器の前記複数の面実装端子を面接続した構成としている。
そして、前記発振器の前記複数の面実装端子は、前記実装面内で同心状に設けられていると共に、前記プリント回路基板に有する前記端子パッドは、前記発振器の姿勢がその実装面内での全ての回転角に対して、あるいは特定の回転角に対して、等方性をもって配置されている。
前記発振器に有する前記複数の端子のそれぞれを連続環状導体が、それらの同心点に関して多重に配置する構成、あるいは前記複数の面実装端子のそれぞれが、不連続導体をそれらの同心点から等距離の環状に沿って配置する構成とする。
また、前記筐体の前記実装面の平面形状を矩形とし、前記同心点から等距離で配置された前記複数の不連続導体の各々の不連続部の中央部を、前記同心点を通り、前記矩形の辺の何れかに平行な直線に対して45度の直線の上に位置する。
また、前記筐体の前記実装面の平面形状は矩形であり、前記同心点から等距離で配置された前記複数の不連続導体の各々の不連続部の中央部を、前記同心点を通り、前記矩形の辺の何れかに並行な直線に対して90度の直線の上に位置する。
また、前記プリント回路基板を多層のプリント回路基板としたものでは、前記端子パッドの一つ以上は前記多層のプリント回路基板の内層配線パターンにスルーホールを通して接続する。なお、前記プリント回路基板は単層のプリント回路基板の場合は、前記端子パッドにつながる配線パターンは当該端子パッドと同一面に形成され、各対応する端子パッドに接続する配線パターンを除く配線パターンに前記面実装端子間の短絡を防止する絶縁膜を被覆する。
発振器の複数の面実装端子を当該発振器の筐体を構成する背面内に同心状に、もしくは同心の環状に沿って設けることで、発振器の実装姿勢(実装基板面における発振器の面内回転配置方向)に関わらずに対応する配線パッドとの間で正しい接続がなされる。
発振器の平面形状が円形の場合は、その面実装端子は同心の連続導体、若しくは同心点から等距離で環状に沿って配置した不連続導体とし、実装基板面側に設ける複数の端子パッドを連続導体を同心環状に沿って設けることで、発振器の実装姿勢に関わらずに正しい実装が可能となる。言い替えると、正規の実装位置に対して360度の範囲での全ての回転角で正しく接続される(この場合、完全な等方性をもつことになる)。
発振器の平面形状が矩形の場合は、その面実装端子を同心の連続導体、若しくは同心点から等距離で環状に沿って所定の方向に切り欠きをもって配置した不連続導体とし、配線基板側の端子パッドは同心の連続導体、又は同心点から等距離で環状に沿って配置した不連続導体、若しくは発振器の面実装端子に対して等方性をもって配置することで、発振器の上下方向、左右方向の実装姿勢に関わらずに正しい実装が可能となる。
以下、本発明の最良の実施形態について、実施例の図面を参照して詳細に説明する。
図1は、本発明にかかる発振器の実施例1を説明する図であり、図1(a)は断面図を、図1(b)は背面図を示す。図1(a)は図1(b)のX−X’線に沿った断面に相当する。前記の図9で説明した従来の発振器と同様、この発振器はデバイス平面形状が円形であり、背面形状も円形である。背面を構成するセラミック基板1に水晶振動子3、水晶振動子3と共に発振器の主要部を構成する発振回路を組み込んだICチップ5を搭載する。水晶振動子3とICチップ5の搭載空間は真空にし、あるいは不活性ガスを封入して、封止蓋2で外部環境から遮蔽される。封止蓋2は封止蓋固着剤7でセラミック基板の外縁に気密封着して固定される。
水晶振動子3はホルダ4でセラミック基板1に設置される。ホルダ4はセラミックあるいは樹脂等の絶縁材からなり、ホルダ固着剤8でセラミック基板1に固定されている。ホルダ4の表面には水晶振動子3の電極に接続する導電路が形成されており、セラミック基板1に設けた図示しない配線パターンに接続している。
ICチップ5は、その腹面に外部端子である複数のバンプ6を有している。バンプ6は金などの良導体で形成され、セラミック基板1の内側に設けられている配線パターンに超音波熱圧着で接続される。なお、超音波熱圧着されるバンプ6の代わりに半田に代表される加熱融着される導電性接着剤が用いられることは、図9に示したものと同様である。ICチップ5には、発振回路、分周回路、出力回路などの発振器として必要な回路が形成されている。
実施例1では、セラミック基板1の背面には複数の面実装端子10(10a, 10b, 10c, 10d)が設けられており、内面に設けられている配線パターンとはビアホール(コンタクトホール)9を通して接続されている。面実装端子は蒸着で形成されるのが一般的であるが、他の成膜法で形成することもできる。
図1(b)に示したように、面実装端子10(10a, 10b, 10c, 10d)は発振器の背面内で同心状に設けられている。この実施例では、これら複数の面実装端子10(10a, 10b, 10c, 10d)は、連続環状導体をそれらの同心点に関して多重に配置されている。この同心点は、当該発振器の背面中心に配置するのが望ましく、電子機器の配線基板に仮想実装位置を表示した場合には、その仮想実装位置に発振器を置いたときに、面実装端子10(10a, 10b, 10c, 10d)が当該仮想実装位置に設けたそれぞれの接続端子にのみ正しく対面して接続される。
なお、図1(b)においては、面実装端子10(10a, 10b, 10c, 10d)は次のように配置されている。まず、同心点には発振出力端子10a、最外周には接地端子10dが割り当てられ、両者の間に電源端子10b、制御端子10cが配置される。面実装端子の配置はこのようなものに限るものではないが、高周波信号である発振出力端子が接地端子10dで囲まれる配置が望ましく、また接地端子10dの導電体は他の端子の導体よりも幅広とするのが遮蔽効果の点、接着強度の点からも好ましい。他の端子の幅、相互の間隔などは適宜に設定される。
実施例1の構成とした発振器を、後述する電子機器の回路基板に設ける接続端子パッドとの組合せで端子間接続に誤りのない実装が可能となる。
図2は、本発明にかかる発振器の実施例2を説明するは背面図である。実施例2の発振器は、その平面形状は矩形(ここでは、長方形、正方形でも同様、以下の各実施例も同様)であり、背面形状も矩形である。背面を構成するセラミック基板1の内部に搭載収納される水晶振動子やICチップなどの配置や封止蓋の構造等は図1(a)と同様である。セラミック基板1の背面には実施例1で説明したものと同様の面実装端子10(10a, 10b, 10c, 10d)が設けられている。
この実施例の面実装端子10(10a, 10b, 10c, 10d)の構成、配置は、最外側の端子10dが接地端子であることも含めて実施例1と同様である。この発振器は矩形であるので、電子機器のプリント回路基板に設けた接続端子パッド対して、当該プリント回路基板に設けた仮想実装位置の表示に対し、上下方向、あるいは左右方向の搭載自由度がある。
実施例2の構成とした発振器を、後述する電子機器の回路基板に設ける接続端子パッドとの組合せで端子間接続に誤りのない実装が可能となる。
図3は、本発明にかかる発振器の実施例3を説明するは背面図である。実施例3の発振器も、実施例2と同様にその平面形状は矩形であり、背面形状も矩形である。背面を構成するセラミック基板1の内部に搭載収納される水晶振動子やICチップなどの配置や封止蓋の構造等は図1(a)と同様である。セラミック基板1の背面には面実装端子10(10a, 10b, 10c, 10d)が設けられている。
実施例3の発振器では、その背面の上下方向(図3に正対した位置で同図の上下)に対し45度をなす直線に沿って不連続部(以下、切り欠き)27を設けた不連続導体で構成されている。すなわち、同心点から等距離で配置された複数の不連続導体の各々は、その切り欠きの中央部が、前記同心点を通り、前記矩形の辺の何れかに平行な直線(矩形の辺)に対して45度の直線の上に位置する。
45度の直線は同心点から4方向に伸びており、図3では4方向全ての直線上に不連続部27が設けてある。これらの切り欠き27のそれぞれが面実装端子10a, 10b, 10c, 10dに対応して電子機器のプリント回路基板側に形成した接続端子パッドにつながる配線パターンを通す隙間となる。なお、切り欠き27のそれぞれは各4箇所でなくてもよく、配線パターンを通すのに十分であれば、4箇所未満、最低1箇所とすることができる。
この実施例の面実装端子10(10a, 10b, 10c, 10d)の構成、配置も、最外側の端子10dが接地端子であることも含めて実施例1、2と同様である。
この実施例の発振器は矩形であるので、電子機器のプリント回路基板に設けた端子パッド対して、当該プリント回路基板に設けた仮想実装位置の表示に対し、上下方向、あるいは左右方向の搭載自由度があり、これらの方向での姿勢の違いによる実装に誤りはなくなる。
実施例3の構成とした発振器を、後述する電子機器の回路基板に設ける端子パッドとの組合せで端子間接続に誤りのない実装が可能となる。
図4は、本発明にかかる発振器の実施例4を説明する背面図である。実施例4の発振器も、実施例2、3と同様にその平面形状は矩形であり、背面形状も矩形である。背面を構成するセラミック基板1の内部に搭載収納される水晶振動子やICチップなどの配置や封止蓋の構造等は図1(a)と同様である。セラミック基板1の背面には面実装端子10(10a, 10b, 10c, 10d)が設けられている。
実施例4の発振器では、その背面の上下方向又は左右方向(図4に正対した位置で同図の上下、又は左右)に対し90度をなす直線に沿って切り欠き27を設けた不連続導体で構成されている。すなわち、同心点から等距離で配置された複数の不連続導体の各々は、その不連続部の中央部が、前記同心点を通り、前記矩形の辺の何れかに平行な直線(矩形の辺)に対して90度の直線の上に位置する。
90度の直線は同心点から4方向に伸びており、図4では4方向全ての直線上に切り欠き27が設けてある。これらの切り欠き27のそれぞれが面実装端子10(10a, 10b, 10c, 10d)に対応して電子機器のプリント回路基板側に形成した端子パッドにつながる配線パターンを通す隙間となる。なお、切り欠き27のそれぞれは各4箇所でなくてもよく、配線パターンを通すのに十分であれば、4箇所未満でもよく、最低1箇所とすることができる。
この実施例の面実装端子10(10a, 10b, 10c, 10d)の構成、配置も、最外側の端子10dが接地端子であることも含めて実施例1、2と同様である。
この実施例の発振器も矩形であるので、電子機器のプリント回路基板に設けた接続端子パッド対して、当該プリント回路基板に設けた仮想実装位置の表示に対し、上下方向、あるいは左右方向の搭載自由度があり、これらの方向での姿勢の違いによる実装に誤りはなくなる。
実施例4の構成とした発振器を、後述する電子機器の回路基板に設ける端子パッドとの組合せで端子間接続に誤りのない実装が可能となる。
図5は、本発明にかかる発振器の背面に設ける面実装端子のパターン例を説明する図であり、図5(a)はセラミック基板の背面図、(b)は同じくセラミック基板の断面図である。図5において、符号23はセラミック基板1に形成されて図1で説明したICチップ5のバンプ6を接続する接続パッドを有する回路パターンである。
面実装端子10(10a, 10b, 10c, 10d)は、前記実施例1で説明したものである。面実装端子10(10a, 10b, 10c, 10d)のうち、同心点にあるのは発振出力端子10a、最外側にあるのが接地端子10dである。そして、両者の間に電源端子10bと制御端子10cが配置されている。制御端子10cは発振周波数を制御する信号を入力する端子である。
これらの面実装端子のうち、その最外側にある接地端子10dの幅Wdは他の端子10b, 10c,の幅Wb,Wcよりも幅広に形成されている。なお、発振出力端子10aの幅Waは他の端子の幅とは関係なく設定できる。これにより、発振出力端子10aを外部ノイズから遮蔽し、あるいは発振出力端子10aからの高周波漏洩を効果的に抑制あるいは防止する。なお、接地端子10d以外の端子の幅、端子間相互の間隔は実装対象である電子機器の仕様に合わせて設計すればよい。
図5の構成例では、セラミック基板1の背面に形成した面実装端子10(10a, 10b, 10c, 10d)と内面の回路パターン23とは、それぞれビアホール9(9a,9b,9c,9d)で接続されている。
セラミック基板1との接続構造に関しては、実施例2−実施例4の面実装端子にも同様に適用できる。但し、図3又は図4で説明した切り欠き構造の面実装端子の場合は、それぞれ独立の端子部分と回路パターン23の所定パターンとの接続は当該回路パターン23の中で行われる。
次に、上記した各実施例の発振器を搭載する電子機器の実施例について、当該電子機器に設けられるプリント回路基板側の構成を説明する。
図6は、本発明にかかる電子機器の1実施例を説明するためのプリント回路基板に配置される端子パッドとその配線の説明図である。図6(a)は端子パッドの配置例を示す平面図、図6(b)は図6(a)のX−O−X’線に沿ったプリント回路基板の断面図である。
電子機器側のプリント回路基板20は多層プリント回路基板である。なお、ここでは、説明の単純化のため、内層プリント配線22は一層のみとしてある。符号24は絶縁層である。このような多層プリント回路基板22を用いた場合は、その表面における一点鎖線で示した発振器の仮想実装位置に端子パッド21(21a,21b,21c,21d)を配置している。そして、これらの端子パッド21(21a,21b,21c,21d)をコンタクトホールで内層プリント配線22に接続している。
端子パッド21(21a,21b,21c,21d)の位置は、図5の面実装端子10(10a, 10b, 10c, 10d)のそれぞれと対応する位置にある。この例では、接続端子パッド21(21a,21b,21c,21d)に、半田膜25a,25b,25c,25d(25dは図示されない)が塗布されており、所謂、リフローで発振器の面実装端子10(10a, 10b, 10c, 10d)のそれぞれと接続される。
なお、図6(a)には端子パッド21(21a,21b,21c,21d)を各一個のみ設けたものとして示してあるが、接続の確実性と機械的強度を考慮して、面実装端子10(10a, 10b, 10c, 10d)の各対向位置に複数個ずつ設けることもできる。
図7は、本発明にかかる電子機器の他の実施例を説明するためのプリント回路基板に配置される端子パッドとその配線の説明図である。図7(a)は端子パッドの配置例を示す平面図、図7(b)は図7(a)のX−O−X’線に沿ったプリント回路基板の断面図である。
本実施例における電子機器側のプリント回路基板29は単層プリント回路基板であり、図3又は図4で説明した構造の面実装端子に好適なものである。単層プリント回路基板29は、図7(a)に示したように、その表面における一点鎖線で示した発振器の仮想実装位置に端子パッド21(21a,21b,21c,21d)を配置している。そして、これらの端子パッド21(21a,21b,21c,21d)は、プリント配線26(26a,26b,26c,26d)で 図3又は図4における発振器側の面実装端子の切り欠き27を通って仮想実装位置の外に引き出される。
図7(a)には、プリント配線26(26a,26b,26c,26d)をそれぞれ4つの切り欠き27を通って仮想実装位置の外に引き出しているが、一箇所の切り欠き、あるいは二箇所、若しくは三箇所で引き出すようにもできる。さらに、発振器側の面実装端子10(10a, 10b, 10c, 10d)の切り欠きを2箇所、あるいは3箇所とし、それに対応させて、このプリント配線26(26a,26b,26c,26d)のパターンを種々変更することもできる。
図7では、単層プリント回路基板29の端子パッド21(21a,21b,21c,21d)の位置は、図3または図4の面実装端子10(10a, 10b, 10c, 10d)のそれぞれと対応する位置にある。この例では、端子パッド21(21a,21b,21c,21d)には、半田膜25(25a,25b,25c,25d(25dは図示されない))が塗布されており、リフローで発振器の面実装端子10(10a, 10b, 10c, 10d)のそれぞれと接続される。
なお、図7(a)には端子パッド21(21a,21b,21c,21d)を各一個のみ設けたものとして示してあるが、接続の確実性と機械的強度を考慮して、面実装端子10(10a, 10b, 10c, 10d)の各対向位置に複数個ずつ設けることもできる。また、プリント配線26(26a,26b,26c,26d)を多層プリント回路基板の表層配線に適用することもできる。
図8は、本発明にかかる電子機器のさらに他の実施例を説明するためのプリント回路基板に配置される端子パッドとその配線の説明図である。この実施例では、図7と同様の単層プリント回路基板29に端子パッド21(21a,21b,21c,21d)を設けたものである。図8において、単層プリント回路基板29の表面における一点鎖線で示した発振器の仮想実装位置に端子パッド21(21a,21b,21c,21d)を配置している。
プリント配線26(26a,26b,26c,26d)は絶縁膜で被覆されている。そして、端子パッド21(21a,21b,21c,21d)は、発振器の面実装端子10(10a, 10b, 10c, 10d)に対応するプリント配線26(26a,26b,26c,26d)の部分の絶縁膜を剥離した状態としている。発振器は前記実施例1〜実施例4の何れでもよく、仮想実装位置に搭載したときに、その面実装端子10(10a, 10b, 10c, 10d)が端子パッド21(21a,21b,21c,21d)に接続される。端子パッド21(21a,21b,21c,21d)には、前記実施例と同様に半田膜が塗布されており、リフローによって面実装端子10a, 10b, 10c, 10dが接続される。半田膜は、絶縁膜よりも厚く設けるのが望ましい。なお、実施例6と同様に、プリント配線として多層プリント回路基板の表層配線を用いることができる。
以上の各実施例において、面実装端子10(10a, 10b, 10c, 10d)と端子パッド21(21a,21b,21c,21d)は半田膜のリフローで接続したが、これに限るものではなく、導電性接着剤を用いる方法、その他の既知の溶着あるいは接着方法を用いることができる。
本発明にかかる発振器の実施例1を説明する図である。 本発明にかかる発振器の実施例2を説明する背面図である。 本発明にかかる発振器の実施例3を説明する背面図である。 本発明にかかる発振器の実施例4を説明する背面図である。 本発明にかかる発振器の背面に設ける面実装端子のパターン例を説明する図である。 本発明にかかる電子機器の1実施例を説明するためのプリント回路基板に配置される端子パッドとその配線の説明図である。 本発明にかかる電子機器の他の実施例を説明するためのプリント回路基板に配置される端子パッドとその配線の説明図である。 本発明にかかる電子機器のさらに他の実施例を説明するためのプリント回路基板に配置される端子パッドとその配線の説明図である。 従来の面実装型の発振器構造例を説明する図である。
符号の説明
1・・・セラミック基板
2・・・封止蓋
3・・・水晶振動子
4・・・ホルダ
5・・・ICチップ
6・・・バンプ
7・・・封止蓋固着剤
8・・・ホルダ固着剤
9・・・ビアホール
10・・・面実装端子
20・・・多層プリント回路基板
21・・・端子パッド
22・・・内層プリント配線
23・・・回路パターン
24・・・絶縁層
25・・・半田膜
26・・・プリント配線
27・・・切り欠き部
29・・・単層プリント回路基板。

Claims (16)

  1. 発振回路を収容する筐体と、該筐体の背面に複数の面実装端子を有する表面実装型発振器であって、
    前記複数の面実装端子は、前記背面内で同心状に設けられていることを特徴とする表面実装型の発振器。
  2. 請求項1において、
    前記複数の面実装端子は、連続環状導体をそれらの同心点に関して多重に配置してなることを特徴とする表面実装型の発振器。
  3. 請求項1において、
    前記複数の面実装端子のそれぞれは、不連続導体をそれらの同心点から等距離で環状に沿って配置して形成されていることを特徴とする表面実装型の発振器。
  4. 請求項3において、
    前記筐体の前記実装面の平面形状は矩形であり、
    前記同心点から等距離で配置された前記複数の不連続導体の各々は、その不連続部の中央部が前記同心点を通って、前記矩形の辺の何れかに平行な直線に対して45度の直線の上に位置することを特徴とする表面実装型の発振器。
  5. 請求項3において、
    前記筐体の前記実装面の平面形状は矩形であり、
    前記同心点から等距離で配置された前記複数の不連続導体の各々は、その不連続部の中央部が前記同心点を通って、前記矩形の辺の何れかに並行な直線に対して90度の直線の上に位置することを特徴とする表面実装型の発振器。
  6. 請求項1から5の何れかにおいて、
    前記発振器に有する前記複数の面実装端子のうちの最外側は接地端子であることを特徴とする表面実装型の発振器。
  7. 請求項1から5の何れかにおいて、
    前記発振器に有する前記複数の面実装端子のうちの最内側は発振出力端子であることを特徴とする表面実装型の発振器。
  8. 発振回路を収容する筐体と、該筐体の背面に複数の面実装端子を有する表面実装型の発振器と、前記発振器の前記複数の端子のそれぞれに対応した端子パッドを形成したプリント回路基板とを有し、前記プリント回路基板に有する前記端子パッドに前記発振器の前記複数の面実装端子を面接続して搭載した電子機器であって、
    前記発振器の前記複数の面実装端子は、前記実装面内で同心状に設けられており、
    前記プリント回路基板に有する前記端子パッドは、前記発振器の姿勢がその実装面内での回転に対して等方性を有して配置されていることを特徴とする電子機器。
  9. 請求項8において、
    前記発振器に有する前記複数の端子のそれぞれは、連続環状導体をそれらの同心点に関して多重に配置してなることを特徴とする電子機器。
  10. 請求項8において、
    前記複数の面実装端子のそれぞれは、不連続導体をそれらの同心点から等距離で環状に沿って配置して形成されていることを特徴とする電子機器。
  11. 請求項10において、
    前記筐体の前記実装面の平面形状は矩形であり、
    前記同心点から等距離で配置された前記複数の不連続導体の各々は、その不連続部の中央部が前記同心点を通って、前記矩形の辺の何れかに平行な直線に対して45度の直線の上に位置することを特徴とする電子機器。
  12. 請求項10において、
    前記筐体の前記実装面の平面形状は矩形であり、
    前記同心点から等距離で配置された前記複数の不連続導体の各々は、その不連続部の中央部が前記同心点を通って、前記矩形の辺の何れかに並行な直線に対して90度の直線の上に位置することを特徴とする電子機器。
  13. 請求項8において、
    前記プリント回路基板は多層のプリント回路基板であり、前記端子パッドの一つ以上は前記多層のプリント回路基板の内層配線パターンにスルーホールを通して接続されていることを特徴とする電子機器。
  14. 請求項8において、
    前記プリント回路基板は単層のプリント回路基板であり、前記端子パッドにつながる配線パターンは当該端子パッドと同一面に形成され、各対応する端子パッドに接続する配線パターンを除く配線パターンには前記面実装端子間の短絡を防止する絶縁膜が被覆されていることを特徴とする電子機器。
  15. 請求項8から14の何れかにおいて、
    前記発振器に有する前記複数の面実装端子のうちの最外側は接地端子であることを特徴とする電子機器。
  16. 請求項8から14の何れかにおいて、
    前記発振器に有する前記複数の面実装端子のうちの最内側は発振出力端子であることを特徴とする電子機器。
JP2008189358A 2008-07-23 2008-07-23 表面実装型の発振器およびこの発振器を搭載した電子機器 Expired - Fee Related JP5183340B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008189358A JP5183340B2 (ja) 2008-07-23 2008-07-23 表面実装型の発振器およびこの発振器を搭載した電子機器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008189358A JP5183340B2 (ja) 2008-07-23 2008-07-23 表面実装型の発振器およびこの発振器を搭載した電子機器

Publications (3)

Publication Number Publication Date
JP2010028601A true JP2010028601A (ja) 2010-02-04
JP2010028601A5 JP2010028601A5 (ja) 2012-07-12
JP5183340B2 JP5183340B2 (ja) 2013-04-17

Family

ID=41733978

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008189358A Expired - Fee Related JP5183340B2 (ja) 2008-07-23 2008-07-23 表面実装型の発振器およびこの発振器を搭載した電子機器

Country Status (1)

Country Link
JP (1) JP5183340B2 (ja)

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8310036B2 (en) 2007-03-05 2012-11-13 DigitalOptics Corporation Europe Limited Chips having rear contacts connected by through vias to front contacts
US8432045B2 (en) 2010-11-15 2013-04-30 Tessera, Inc. Conductive pads defined by embedded traces
US8587126B2 (en) 2010-12-02 2013-11-19 Tessera, Inc. Stacked microelectronic assembly with TSVs formed in stages with plural active chips
US8610259B2 (en) 2010-09-17 2013-12-17 Tessera, Inc. Multi-function and shielded 3D interconnects
US8610264B2 (en) 2010-12-08 2013-12-17 Tessera, Inc. Compliant interconnects in wafers
US8637968B2 (en) 2010-12-02 2014-01-28 Tessera, Inc. Stacked microelectronic assembly having interposer connecting active chips
US8653644B2 (en) 2006-11-22 2014-02-18 Tessera, Inc. Packaged semiconductor chips with array
US8704347B2 (en) 2006-11-22 2014-04-22 Tessera, Inc. Packaged semiconductor chips
US8736066B2 (en) 2010-12-02 2014-05-27 Tessera, Inc. Stacked microelectronic assemby with TSVS formed in stages and carrier above chip
US8735287B2 (en) 2007-07-31 2014-05-27 Invensas Corp. Semiconductor packaging process using through silicon vias
US8791575B2 (en) 2010-07-23 2014-07-29 Tessera, Inc. Microelectronic elements having metallic pads overlying vias
US8796135B2 (en) 2010-07-23 2014-08-05 Tessera, Inc. Microelectronic elements with rear contacts connected with via first or via middle structures
US8847380B2 (en) 2010-09-17 2014-09-30 Tessera, Inc. Staged via formation from both sides of chip
US9640437B2 (en) 2010-07-23 2017-05-02 Tessera, Inc. Methods of forming semiconductor elements using micro-abrasive particle stream

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002151627A (ja) * 2000-11-09 2002-05-24 Hitachi Ltd 半導体装置、その製造方法および実装方法
JP2006019455A (ja) * 2004-06-30 2006-01-19 Nec Electronics Corp 半導体装置およびその製造方法
JP2007067173A (ja) * 2005-08-31 2007-03-15 Kyocera Kinseki Corp 電子部品
JP2008072321A (ja) * 2006-09-13 2008-03-27 Tdk Corp 電子部品
JP2008124698A (ja) * 2006-11-10 2008-05-29 Hosiden Corp マイクロホン及びその実装構造

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002151627A (ja) * 2000-11-09 2002-05-24 Hitachi Ltd 半導体装置、その製造方法および実装方法
JP2006019455A (ja) * 2004-06-30 2006-01-19 Nec Electronics Corp 半導体装置およびその製造方法
JP2007067173A (ja) * 2005-08-31 2007-03-15 Kyocera Kinseki Corp 電子部品
JP2008072321A (ja) * 2006-09-13 2008-03-27 Tdk Corp 電子部品
JP2008124698A (ja) * 2006-11-10 2008-05-29 Hosiden Corp マイクロホン及びその実装構造

Cited By (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8704347B2 (en) 2006-11-22 2014-04-22 Tessera, Inc. Packaged semiconductor chips
US9548254B2 (en) 2006-11-22 2017-01-17 Tessera, Inc. Packaged semiconductor chips with array
US9070678B2 (en) 2006-11-22 2015-06-30 Tessera, Inc. Packaged semiconductor chips with array
US8653644B2 (en) 2006-11-22 2014-02-18 Tessera, Inc. Packaged semiconductor chips with array
US8405196B2 (en) 2007-03-05 2013-03-26 DigitalOptics Corporation Europe Limited Chips having rear contacts connected by through vias to front contacts
US8310036B2 (en) 2007-03-05 2012-11-13 DigitalOptics Corporation Europe Limited Chips having rear contacts connected by through vias to front contacts
US8735205B2 (en) 2007-03-05 2014-05-27 Invensas Corporation Chips having rear contacts connected by through vias to front contacts
US8735287B2 (en) 2007-07-31 2014-05-27 Invensas Corp. Semiconductor packaging process using through silicon vias
US8796135B2 (en) 2010-07-23 2014-08-05 Tessera, Inc. Microelectronic elements with rear contacts connected with via first or via middle structures
US8791575B2 (en) 2010-07-23 2014-07-29 Tessera, Inc. Microelectronic elements having metallic pads overlying vias
US9640437B2 (en) 2010-07-23 2017-05-02 Tessera, Inc. Methods of forming semiconductor elements using micro-abrasive particle stream
US8847380B2 (en) 2010-09-17 2014-09-30 Tessera, Inc. Staged via formation from both sides of chip
US8809190B2 (en) 2010-09-17 2014-08-19 Tessera, Inc. Multi-function and shielded 3D interconnects
US10354942B2 (en) 2010-09-17 2019-07-16 Tessera, Inc. Staged via formation from both sides of chip
US8610259B2 (en) 2010-09-17 2013-12-17 Tessera, Inc. Multi-function and shielded 3D interconnects
US9355948B2 (en) 2010-09-17 2016-05-31 Tessera, Inc. Multi-function and shielded 3D interconnects
US8432045B2 (en) 2010-11-15 2013-04-30 Tessera, Inc. Conductive pads defined by embedded traces
US8772908B2 (en) 2010-11-15 2014-07-08 Tessera, Inc. Conductive pads defined by embedded traces
US8736066B2 (en) 2010-12-02 2014-05-27 Tessera, Inc. Stacked microelectronic assemby with TSVS formed in stages and carrier above chip
US8587126B2 (en) 2010-12-02 2013-11-19 Tessera, Inc. Stacked microelectronic assembly with TSVs formed in stages with plural active chips
US9099296B2 (en) 2010-12-02 2015-08-04 Tessera, Inc. Stacked microelectronic assembly with TSVS formed in stages with plural active chips
US9269692B2 (en) 2010-12-02 2016-02-23 Tessera, Inc. Stacked microelectronic assembly with TSVS formed in stages and carrier above chip
US9368476B2 (en) 2010-12-02 2016-06-14 Tessera, Inc. Stacked microelectronic assembly with TSVs formed in stages with plural active chips
US9620437B2 (en) 2010-12-02 2017-04-11 Tessera, Inc. Stacked microelectronic assembly with TSVS formed in stages and carrier above chip
US8637968B2 (en) 2010-12-02 2014-01-28 Tessera, Inc. Stacked microelectronic assembly having interposer connecting active chips
US9224649B2 (en) 2010-12-08 2015-12-29 Tessera, Inc. Compliant interconnects in wafers
US8796828B2 (en) 2010-12-08 2014-08-05 Tessera, Inc. Compliant interconnects in wafers
US8610264B2 (en) 2010-12-08 2013-12-17 Tessera, Inc. Compliant interconnects in wafers

Also Published As

Publication number Publication date
JP5183340B2 (ja) 2013-04-17

Similar Documents

Publication Publication Date Title
JP5183340B2 (ja) 表面実装型の発振器およびこの発振器を搭載した電子機器
JP5179014B2 (ja) デュアル金属層を有するテープ配線基板及びそれを用いたチップオンフィルムパッケージ
US8063846B2 (en) Semiconductor module and mobile apparatus
JP6408540B2 (ja) 無線モジュール及び無線モジュールの製造方法
JP2005019568A (ja) 積層型半導体装置
JP2010067989A (ja) モジュール部品
JP2007158918A (ja) 表面実装用の水晶発振器
WO2018101382A1 (ja) 高周波モジュール
JP5750528B1 (ja) 部品内蔵回路基板
JP2002176318A (ja) 圧電発振器及びその実装構造
JP2008301105A (ja) アンテナ装置及び情報端末装置
JP2018201248A (ja) 無線モジュール
JP2017092291A (ja) 電子装置、電子装置の製造方法及び電子機器
US20080061415A1 (en) Semiconductor device, method for manufacturing semiconductor device, and electric equipment system
KR101741648B1 (ko) 전자파 차폐 수단을 갖는 반도체 패키지 및 그 제조 방법
JP2008098251A (ja) 配線基板
JP2002164479A (ja) 半導体装置およびその製造方法
JP3760622B2 (ja) 圧電デバイス
JP2007036086A (ja) 半導体装置及び液晶モジュール
JPH11274363A (ja) 電子部品の実装構造
JP2013110299A (ja) 複合モジュール
JP2009123781A (ja) 回路モジュール
US20220199499A1 (en) Package for housing electronic component, electronic device, and electronic module
JP2010141421A (ja) 表面実装用の水晶発振器
JP2008053393A (ja) 電子モジュールおよび電子モジュールの実装方法

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110720

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110720

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120523

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20121121

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20121218

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130115

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20160125

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20160125

Year of fee payment: 3

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees