JP2010020893A - 磁気メモリ素子の駆動方法 - Google Patents
磁気メモリ素子の駆動方法 Download PDFInfo
- Publication number
- JP2010020893A JP2010020893A JP2009163055A JP2009163055A JP2010020893A JP 2010020893 A JP2010020893 A JP 2010020893A JP 2009163055 A JP2009163055 A JP 2009163055A JP 2009163055 A JP2009163055 A JP 2009163055A JP 2010020893 A JP2010020893 A JP 2010020893A
- Authority
- JP
- Japan
- Prior art keywords
- current
- magnetic memory
- gate
- driving
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
- G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
- G11C11/165—Auxiliary circuits
- G11C11/1659—Cell access
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
- G11C11/165—Auxiliary circuits
- G11C11/1675—Writing or programming circuits or methods
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
- H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
- H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N50/00—Galvanomagnetic devices
- H10N50/10—Magnetoresistive devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mram Or Spin Memory Techniques (AREA)
- Hall/Mr Elements (AREA)
Abstract
【課題】情報を記録及び消去する際に、対称電流駆動が可能な磁気メモリ素子の駆動方法を提供する。
【解決手段】本発明は、磁気抵抗構造体にデータを記録するために電流を印加する際、トランジスタのゲート電圧を変化させることによって、電流方向による電流量の変化を減少させることができる磁気メモリ素子の駆動方法である。これによって、磁気メモリ素子は対称電流駆動を行えるようになり、故に、安定した回路設計が可能になる。
【選択図】図2A
【解決手段】本発明は、磁気抵抗構造体にデータを記録するために電流を印加する際、トランジスタのゲート電圧を変化させることによって、電流方向による電流量の変化を減少させることができる磁気メモリ素子の駆動方法である。これによって、磁気メモリ素子は対称電流駆動を行えるようになり、故に、安定した回路設計が可能になる。
【選択図】図2A
Description
本発明は、磁気メモリ素子に係り、さらに詳細には、磁気抵抗(magnetoresistance)構造体を含む磁気メモリ素子の非対称電流の問題点を解決できる磁気メモリ素子の駆動方法に関する。
情報産業が発達するにつれて、大容量の情報処理が要求されることによって、高容量の情報を保存することができるデータ記録媒体への需要が持続的に増大している。需要の増大によって、データ保存速度が速く、かつ小型の情報記録媒体についての研究が進められており、結果的に、多種の情報保存装置が開発された。
情報保存装置は、揮発性情報保存装置と不揮発性情報保存装置とに大別される。揮発性情報保存装置の場合、電源が遮断されれば、記録された情報がいずれも消えるが、情報記録及び再生速度が速いという長所がある。不揮発性情報保存装置の場合、電源が遮断されても、記録された情報が消えない。
揮発性情報保存装置としては、代表的なものとして、DRAM(dynamic random access memory)を挙げることができる。そして、不揮発性データ保存装置には、HDD(hard disk drive)及び不揮発性RAM(random access memory)などがある。不揮発性メモリの一種である磁気メモリ素子(MRAM:magnetic random access memory)は、スピン依存伝導現象に基づいた磁気抵抗効果を利用したメモリ素子である。
情報保存装置は、揮発性情報保存装置と不揮発性情報保存装置とに大別される。揮発性情報保存装置の場合、電源が遮断されれば、記録された情報がいずれも消えるが、情報記録及び再生速度が速いという長所がある。不揮発性情報保存装置の場合、電源が遮断されても、記録された情報が消えない。
揮発性情報保存装置としては、代表的なものとして、DRAM(dynamic random access memory)を挙げることができる。そして、不揮発性データ保存装置には、HDD(hard disk drive)及び不揮発性RAM(random access memory)などがある。不揮発性メモリの一種である磁気メモリ素子(MRAM:magnetic random access memory)は、スピン依存伝導現象に基づいた磁気抵抗効果を利用したメモリ素子である。
一般的な磁気メモリ素子は、磁気抵抗構造体とスイッチ構造体とを連結した構造を有する。磁気抵抗構造体は、反強磁性層、固定層、非磁性層及び自由層を含む構造によって形成され、スイッチ構造体は、例えば、トランジスタでありうる。
現在、磁気メモリ素子は、スピン・トランスファ・トルク(STT:spin transfer torque)現象を利用し、高い書き込み電流の問題点を解決し、集積度、選択性を向上させることができ、最近多くの研究が進められている。この方式は、一方向にスピンが極性化(polarized)された電流を磁気メモリ素子に流し、電子のスピン伝達(spin transfer)を使用して磁気メモリ素子の自由層を所望の方向にスイッチングする方式である。該方式は、セルサイズが小さくなるほど要求電流が小さくなるので、高密度化に有利である。
しかし、STT現象を利用した磁気メモリ素子は、スイッチングに必要な臨界電流密度が大きいために、まだ商用化するには問題があり、特に、磁気抵抗構造体の自由層が、固定層と異なる方向に磁化された場合、抵抗が大きく、自由層が固定層と異なる方向に磁化された場合に抵抗が小さい。従って、磁気抵抗構造体に流れる電流量が非対称になる問題が発生しうる。
現在、磁気メモリ素子は、スピン・トランスファ・トルク(STT:spin transfer torque)現象を利用し、高い書き込み電流の問題点を解決し、集積度、選択性を向上させることができ、最近多くの研究が進められている。この方式は、一方向にスピンが極性化(polarized)された電流を磁気メモリ素子に流し、電子のスピン伝達(spin transfer)を使用して磁気メモリ素子の自由層を所望の方向にスイッチングする方式である。該方式は、セルサイズが小さくなるほど要求電流が小さくなるので、高密度化に有利である。
しかし、STT現象を利用した磁気メモリ素子は、スイッチングに必要な臨界電流密度が大きいために、まだ商用化するには問題があり、特に、磁気抵抗構造体の自由層が、固定層と異なる方向に磁化された場合、抵抗が大きく、自由層が固定層と異なる方向に磁化された場合に抵抗が小さい。従って、磁気抵抗構造体に流れる電流量が非対称になる問題が発生しうる。
一般的な磁気メモリ素子は、ソース(S)、ドレイン(D)及びゲート電極(G)を含むトランジスタ構造体が形成されており、ソース(S)またはドレイン(D)と連結された磁気抵抗構造体(M)を含む構造である。磁気抵抗構造体(M)は、ビットライン(BL)と連結されており、ゲート電極(G)は、ワードライン(WL)と連結される。
従来技術による磁気メモリ素子の情報記録過程で、保存しようとするデータに関係なしに、ワードライン(WL)を介して電圧(VDD)を印加する。これによって、磁気抵抗構造体(M)のスイッチングのための方向性によって、ソース電圧(Vs)の差が発生し、ソース(S)及びドレイン(D)間の電流値(IDS)の差が発生することになる。
結果的に、ソース(S)及びドレイン(D)間の電流値(IDS)の差によって、磁気抵抗構造体(M)に流れる電流量(+I,−I)が非対称になり、対称電流駆動が困難になるという問題が発生する。これによって、磁気抵抗構造体(M)のトンネリング障壁層が壊れたり、書き込み動作に必要な電流を確保できないという問題が発生する。
従来技術による磁気メモリ素子の情報記録過程で、保存しようとするデータに関係なしに、ワードライン(WL)を介して電圧(VDD)を印加する。これによって、磁気抵抗構造体(M)のスイッチングのための方向性によって、ソース電圧(Vs)の差が発生し、ソース(S)及びドレイン(D)間の電流値(IDS)の差が発生することになる。
結果的に、ソース(S)及びドレイン(D)間の電流値(IDS)の差によって、磁気抵抗構造体(M)に流れる電流量(+I,−I)が非対称になり、対称電流駆動が困難になるという問題が発生する。これによって、磁気抵抗構造体(M)のトンネリング障壁層が壊れたり、書き込み動作に必要な電流を確保できないという問題が発生する。
磁気メモリ素子に情報を記録及び消去する際に、対称電流駆動が可能な磁気メモリ素子の駆動方法を提供することを目的とする。
前記技術的課題を達成するために、磁気抵抗構造体及びスイッチ構造体を含む磁気メモリ素子の駆動方法において、前記スイッチ構造体のゲートに第1ゲート電圧を印加し、前記スイッチ構造体から前記磁気抵抗構造体に第1方向の電流を印加して第1データを記録する段階と、前記スイッチ構造体のゲートに第2ゲート電圧を印加し、前記磁気抵抗構造体から前記スイッチ構造体に第2方向の電流を印加して第2データを記録する段階とを含み、前記第1方向の電流は、前記第2方向の電流と同じレベルの電流である磁気メモリ素子の駆動方法を提供する。
本発明の一態様において、前記第1ゲート電圧は、前記第2ゲート電圧より大きい電圧でありうる。
本発明の一態様において、前記スイッチ構造体は、ソース及びドレインを含む基板と、前記ソース及びドレインと接触し、前記基板上に形成されたゲート構造体とを含むことができる。
本発明の一態様において、前記ゲート電圧を変化させるためのドライバ回路をさらに含むことができる。
本発明の一態様において、前記ドライバ回路は、NMOSまたはCMOSのワードラインドライバ回路でありうる。
本発明の一態様において、前記第1段階及び前記第2段階のソース及びドレインに流れる電流量は同一でありえる。
本発明の一態様において、前記磁気抵抗構造体は、前記ソースまたはドレインと伝導性プラグを介して電気的に連結され、反強磁性層、固定層、非磁性層及び自由層を含むことができる。
本発明の一態様において、前記スイッチ構造体は、ソース及びドレインを含む基板と、前記ソース及びドレインと接触し、前記基板上に形成されたゲート構造体とを含むことができる。
本発明の一態様において、前記ゲート電圧を変化させるためのドライバ回路をさらに含むことができる。
本発明の一態様において、前記ドライバ回路は、NMOSまたはCMOSのワードラインドライバ回路でありうる。
本発明の一態様において、前記第1段階及び前記第2段階のソース及びドレインに流れる電流量は同一でありえる。
本発明の一態様において、前記磁気抵抗構造体は、前記ソースまたはドレインと伝導性プラグを介して電気的に連結され、反強磁性層、固定層、非磁性層及び自由層を含むことができる。
本発明の実施形態による磁気メモリ素子の駆動方法によれば、データ入力のための書き込み動作時、ゲート電圧を制御し、電流方向による電流値の変化を減少させることができる。
以下、添付された図面を参照しつつ、本発明の実施形態による磁気メモリ素子の駆動方法について詳細に説明する。参考までに、図面に示した各層の厚さ及び幅は、説明のために多少誇張されたものであることを明らかにしておく。
図1は、磁気メモリ素子10の構造を示した断面図である。
図1を参照すれば、磁気メモリ素子10は、第1不純物領域12a及び第2不純物領域12bの形成された基板11を含み、基板11上には、ゲート絶縁層13及びゲート電極14が形成されている。基板11及びゲート電極14上には、第1層間絶縁膜15が形成され、第1層間絶縁膜15を貫通し、第2不純物領域12b上には、伝導性プラグ16が形成されている。伝導性プラグ16は、第1不純物領域12aまたは第2不純物領域12bに形成されうる。第1不純物領域12a及び第2不純物領域12bは、ソース及びドレイン領域としての機能を行える。伝導性プラグ16上には、磁気抵抗構造体17が形成されている。
図1を参照すれば、磁気メモリ素子10は、第1不純物領域12a及び第2不純物領域12bの形成された基板11を含み、基板11上には、ゲート絶縁層13及びゲート電極14が形成されている。基板11及びゲート電極14上には、第1層間絶縁膜15が形成され、第1層間絶縁膜15を貫通し、第2不純物領域12b上には、伝導性プラグ16が形成されている。伝導性プラグ16は、第1不純物領域12aまたは第2不純物領域12bに形成されうる。第1不純物領域12a及び第2不純物領域12bは、ソース及びドレイン領域としての機能を行える。伝導性プラグ16上には、磁気抵抗構造体17が形成されている。
磁気抵抗構造体17は、反強磁性層、固定層、非磁性層及び自由層を含む構造によって形成される。具体的に、反強磁性層は、固定層の磁化方向を固定させ、IrMn、FeMn、NiMnまたはPtMnのような物質から形成されたものでありうる。固定層は、反強磁性層によって、磁化方向が一方向に固定された層であり、固定層と自由層は、NiFe、CoFeなどから形成されうる。
磁気抵抗構造体17がGMR(giant magneto-resistance)構造である場合、非磁性層は、Cuのような非磁性金属によって形成され、TMR(tunneling magneto-resistance)構造である場合、非磁性層は、Al酸化物、Mg酸化物などによって形成されたものでありうる。磁気抵抗構造体17の側部には、第2層間絶縁膜18が形成され、磁気抵抗構造体17及び第2層間絶縁膜18上には、ビットライン19が形成されうる。ゲート電極14はワードライン(図示せず)と連結され、ソースは共通ラインと連結される。
磁気抵抗構造体17がGMR(giant magneto-resistance)構造である場合、非磁性層は、Cuのような非磁性金属によって形成され、TMR(tunneling magneto-resistance)構造である場合、非磁性層は、Al酸化物、Mg酸化物などによって形成されたものでありうる。磁気抵抗構造体17の側部には、第2層間絶縁膜18が形成され、磁気抵抗構造体17及び第2層間絶縁膜18上には、ビットライン19が形成されうる。ゲート電極14はワードライン(図示せず)と連結され、ソースは共通ラインと連結される。
以下、図面を参照しつつ、本発明の実施形態による磁気メモリ素子の駆動方法について説明する。
本発明の実施形態による磁気メモリ素子の駆動方法は、スイッチ構造体のゲートに、第1ゲート電圧を印加することによって、スイッチ構造体から磁気抵抗構造体に第1方向の電流を印加して第1データを記録し、スイッチ構造体のゲートに第2ゲート電圧を印加し、磁気抵抗構造体からスイッチ構造体に第2方向の電流を印加して第2データを記録する。このとき、第1方向の電流は、前記第2方向の電流と同じレベルの電流でありうる。
図2A及び図2Bは、本発明の実施形態による磁気メモリ素子の駆動方法を示した回路図である。本発明の実施形態による磁気メモリ素子の駆動方法は、データ入力のための書き込み動作時、ゲート電圧を制御し、電流方向に関係なしに同じ電流値を維持させることができる。具体的に、磁気抵抗構造体にデータを記録するために電流を印加する場合、電流方向による電流量の変化を最小化するために、トランジスタのゲート電圧(Vg)を変化させ、電流方向と関係なしに一定のゲート・ソース電圧(Vgs)を維持させるためのものを示している。図2A及び図2Bの磁気メモリ素子20は、図1に示した磁気メモリ素子10と類似した形態でありうる。
本発明の実施形態による磁気メモリ素子の駆動方法は、スイッチ構造体のゲートに、第1ゲート電圧を印加することによって、スイッチ構造体から磁気抵抗構造体に第1方向の電流を印加して第1データを記録し、スイッチ構造体のゲートに第2ゲート電圧を印加し、磁気抵抗構造体からスイッチ構造体に第2方向の電流を印加して第2データを記録する。このとき、第1方向の電流は、前記第2方向の電流と同じレベルの電流でありうる。
図2A及び図2Bは、本発明の実施形態による磁気メモリ素子の駆動方法を示した回路図である。本発明の実施形態による磁気メモリ素子の駆動方法は、データ入力のための書き込み動作時、ゲート電圧を制御し、電流方向に関係なしに同じ電流値を維持させることができる。具体的に、磁気抵抗構造体にデータを記録するために電流を印加する場合、電流方向による電流量の変化を最小化するために、トランジスタのゲート電圧(Vg)を変化させ、電流方向と関係なしに一定のゲート・ソース電圧(Vgs)を維持させるためのものを示している。図2A及び図2Bの磁気メモリ素子20は、図1に示した磁気メモリ素子10と類似した形態でありうる。
図2Aを参照すれば、磁気メモリ素子20は、スイッチ構造体25及び磁気抵抗構造体Mを含んだものでありうる。スイッチ構造体25は、例えば、トランジスタでありうる。スイッチ構造体25は、ゲートG、ドレインD及びソースSを含むことができる。図2Aを参照すれば、スイッチ構造体25から磁気抵抗構造体M側に+I1電流を印加し、第1データ、例えば「1」の情報を記録する場合、電子は、ビットラインBLから磁気抵抗構造体Mを通過して流れる。このとき、磁気抵抗構造体Mと電気的に連結された不純物領域がソースSになる。
そして、図2Bを参照すれば、ビットラインBLから磁気抵抗構造体Mを介して、スイッチ構造体25側に−I2電流を印加し、磁気抵抗構造体Mに第2データ、例えば、「0」の情報を記録する場合、電子は、ドレインDから磁気抵抗構造体Mを介して、ビットラインBL側に流れる。すなわち、図2A及び図2Bの場合、スイッチ構造体25のソースS及びドレインDが変わる。もし図2A及び図2Bの場合、ワードラインWLに同じゲート電圧(Vg)を印加すれば、+I1及び−I2の値が大きい差を示すことになる。
そして、図2Bを参照すれば、ビットラインBLから磁気抵抗構造体Mを介して、スイッチ構造体25側に−I2電流を印加し、磁気抵抗構造体Mに第2データ、例えば、「0」の情報を記録する場合、電子は、ドレインDから磁気抵抗構造体Mを介して、ビットラインBL側に流れる。すなわち、図2A及び図2Bの場合、スイッチ構造体25のソースS及びドレインDが変わる。もし図2A及び図2Bの場合、ワードラインWLに同じゲート電圧(Vg)を印加すれば、+I1及び−I2の値が大きい差を示すことになる。
具体的に、磁気抵抗構造体Mの抵抗値をRMとすれば、図2Aの場合、ソース電圧(Vs)は、RM*I(volt)になるが、図2Bの場合、ソース電圧は、ほぼ0(volt)となる。ソース電圧(Vs)の差によって、ゲート・ソース電圧(VGS)差が発生し、結果的に、磁気抵抗構造体Mに流れる電流値+I1,−I2の非対称問題(+I1<−I2)が発生する。例えば、+I1を基準に電流駆動回路をデザインすれば、−I2値が大きすぎるために、磁気抵抗構造体Mの非磁性層が壊れることがある。そして、−I2を基準に電流駆動回路をデザインすれば、+I1値が小さすぎて、磁気抵抗構造体Mのデータ入力が困難であるという問題点がある。
従って、本発明の実施形態による磁気メモリ素子では、第1データを記録する場合、ワードラインWLを介してゲート電圧V1を印加し、第2データを記録する場合、ワードラインWLを介してゲート電圧V2を印加し、V1がV2より大きくありうる。ここで、V1はV2より大きい値を有し、ゲート電圧の大きさを調節する理由は、第1データ及び第2データを磁気抵抗構造体Mに入力する場合、ソースS及びドレインDに流れる電流値(+I1,−I2)を同一にするためである。
従って、本発明の実施形態による磁気メモリ素子では、第1データを記録する場合、ワードラインWLを介してゲート電圧V1を印加し、第2データを記録する場合、ワードラインWLを介してゲート電圧V2を印加し、V1がV2より大きくありうる。ここで、V1はV2より大きい値を有し、ゲート電圧の大きさを調節する理由は、第1データ及び第2データを磁気抵抗構造体Mに入力する場合、ソースS及びドレインDに流れる電流値(+I1,−I2)を同一にするためである。
具体的に、ゲート電圧V1及びV2を設定する例について説明すれば、次の通りである。まず、図1に図示されているようなトランジスタ構造体及び磁気抵抗構造体を含む磁気メモリ素子10を製造する。そして、図2Aに図示されているように、磁気抵抗構造体Mに情報を記録できる+I1のソースドレイン電流(IDS)が印加されうるゲート電圧V1を設定する。そして、図2Bに図示されているように、磁気抵抗構造体Mに情報を記録できる−I2のソースドレイン電流(IDS)が印加されうるゲート電圧V2を設定する。このとき、対称電流駆動のために、+I1及び−I2は同じレベル、すなわち、同じ大きさを有するように、ゲート電圧V1及びV2を設定することが望ましい。結果的に、電流がソースSまたはドレインDから磁気抵抗構造体M側に流れる場合、ゲート電圧V1及びV2を制御することによって、電流の流れ方向によって発生しうる電流降下現象を防止できる。
従って、実質的に、第1データ及び第2データを磁気抵抗構造体に記録する場合、ソースS及びドレインDを介して、ほぼ同じ電流が流れるようになる。すなわち、対称電流駆動が可能であって、安定した回路設計が可能になる。
従って、実質的に、第1データ及び第2データを磁気抵抗構造体に記録する場合、ソースS及びドレインDを介して、ほぼ同じ電流が流れるようになる。すなわち、対称電流駆動が可能であって、安定した回路設計が可能になる。
図3A及び図3Bは、ワードラインWLに電圧を印加する回路を示した回路図である。ワードラインに電圧を印加するためには、ワードラインドライバが必要であり、図3Aの場合、NMOSワードラインドライバ40に該当し、図3Bの場合、CMOSワードラインドライバ50に該当する。本発明の実施形態による磁気メモリ素子の駆動方法において、NMOSワードラインドライバまたはCMOSワードラインドライバを選択的に使用できる。図3A及び図3Bで、MWL及びMWLbは、Φiと連結されたさまざまなワードラインWLのうち、1本を選択するために使われる信号であり、ローアドレスデコーダ(row address decoder)で生成された信号である。例えば、MWLがハイであるならば、Φiの電圧がワードラインWLに印加され、ロウであるならば、接地電圧GNDがワードラインWLに印加される。図3Aの場合、Φiの電圧がNMOSのみを介してWLに印加されるので、MWL電圧がΦi電圧より大きくなければ、NMOSのスレショルド電圧による電圧降下(voltage drop)が発生する。図3Bの場合には、PMOSを並列使用し、電圧降下がないように構成したものである。
図3A及び図3Bを参照すれば、もしデータ「1」を入力する場合、V1電圧をワードラインWLに印加し、データ「0」を印加する場合、V2電圧をワードラインWLに印加する。このとき、選択されたローアドレス(row address)が該当するΦi信号を利用し、V1またはV2の電圧をワードラインWLに送ることができる。
図3A及び図3Bを参照すれば、もしデータ「1」を入力する場合、V1電圧をワードラインWLに印加し、データ「0」を印加する場合、V2電圧をワードラインWLに印加する。このとき、選択されたローアドレス(row address)が該当するΦi信号を利用し、V1またはV2の電圧をワードラインWLに送ることができる。
図4は、図3A及び図3Bに示したΦi信号発生器60を示した回路図である。図4を参照すれば、ロウアドレス・プリデコーダ(row address pre-decoder)65からロウアドレス信号であるΦXibを受ける。Φi信号は、アクティブ信号発生器70から得たACTb信号を利用し、V1電圧及びV2電圧のうち一つをワードラインWLに印加できる。データ「1」を記録する場合、活性化される信号であるD、そして、データ「0」を記録する場合、活性化されるDb信号を利用し、Φi信号発生器60は、V1電圧及びV2電圧をワードラインWLに印加する。これを整理すれば、データ「1」及び「0」によって、Φi信号発生器60は、V1またはV2電圧を図3Aまたは図3Bの回路に伝送することによって、ワードラインWLからV1またはV2の電圧をゲート電極に印加する。
磁気メモリ素子の書き込み動作ではない読み取り動作の場合では、信号D,Dbは、いずれも非活性化されて動作を止める。
磁気メモリ素子の書き込み動作ではない読み取り動作の場合では、信号D,Dbは、いずれも非活性化されて動作を止める。
本発明の実施形態による磁気メモリ素子の駆動方法によれば、データ入力のための書き込み動作時、ゲート電圧を制御し、電流方向による電流値の変化を減少させることができる。
前記の説明で多くの事項が具体的に記載されているが、それらは、発明の範囲を限定するものではなく、望ましい実施形態の例示として解釈されねばならない。従って、本発明の範囲は、説明された実施形態によって定められるものではなく、特許請求の範囲に記載された技術的思想によって定められるものである。
前記の説明で多くの事項が具体的に記載されているが、それらは、発明の範囲を限定するものではなく、望ましい実施形態の例示として解釈されねばならない。従って、本発明の範囲は、説明された実施形態によって定められるものではなく、特許請求の範囲に記載された技術的思想によって定められるものである。
10,20 磁気メモリ素子
11 基板
12a 第1不純物領域
12b 第2不純物領域
13 ゲート絶縁層
14 ゲート電極
15 第1層間絶縁膜
16 伝導性プラグ
17 磁気抵抗構造体
18 第2層間絶縁膜
19 電極ライン
40 NMOSワードラインドライバ
50 CMOSワードラインドライバ
60 Φi信号発生器
D ドレイン
M 磁気抵抗構造体
S ソース
11 基板
12a 第1不純物領域
12b 第2不純物領域
13 ゲート絶縁層
14 ゲート電極
15 第1層間絶縁膜
16 伝導性プラグ
17 磁気抵抗構造体
18 第2層間絶縁膜
19 電極ライン
40 NMOSワードラインドライバ
50 CMOSワードラインドライバ
60 Φi信号発生器
D ドレイン
M 磁気抵抗構造体
S ソース
Claims (6)
- 磁気抵抗構造体及びスイッチ構造体を含む磁気メモリ素子の駆動方法において、
前記スイッチ構造体のゲートに第1ゲート電圧を印加し、前記スイッチ構造体から前記磁気抵抗構造体に第1方向の電流を印加して第1データを記録する段階と、
前記スイッチ構造体のゲートに第2ゲート電圧を印加し、前記磁気抵抗構造体から前記スイッチ構造体に第2方向の電流を印加し、第2データを記録する段階とを含み、前記第1方向の電流は、前記第2方向の電流と同じレベルの電流である磁気メモリ素子の駆動方法。 - 前記第1ゲート電圧は、前記第2ゲート電圧より大きい電圧であることを特徴とする請求項1に記載の磁気メモリ素子の駆動方法。
- 前記スイッチ構造体は、
ソース及びドレインを含む基板と、
前記ソース及びドレインと接触し、前記基板上に形成されたゲート構造体とを含むことを特徴とする請求項1に記載の磁気メモリ素子の駆動方法。 - 前記ゲート電圧を変化させるためのドライバ回路をさらに含むことを特徴とする請求項3に記載の磁気メモリ素子の駆動方法。
- 前記ドライバ回路は、NMOSまたはCMOSのワードラインドライバ回路であることを特徴とする請求項4に記載の磁気メモリ素子の駆動方法。
- 前記磁気抵抗構造体は、
前記ソースまたはドレインと伝導性プラグを介して電気的に連結され、
反強磁性層、固定層、非磁性層及び自由層を含むことを特徴とする請求項1に記載の磁気メモリ素子の駆動方法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR20080067205A KR101493868B1 (ko) | 2008-07-10 | 2008-07-10 | 자기 메모리 소자의 구동 방법 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2010020893A true JP2010020893A (ja) | 2010-01-28 |
Family
ID=41505011
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009163055A Pending JP2010020893A (ja) | 2008-07-10 | 2009-07-09 | 磁気メモリ素子の駆動方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US8144504B2 (ja) |
JP (1) | JP2010020893A (ja) |
KR (1) | KR101493868B1 (ja) |
CN (1) | CN101625890B (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8644055B2 (en) * | 2010-12-09 | 2014-02-04 | Infineon Technologies Ag | Nonvolatile memory with enhanced efficiency to address asymetric NVM cells |
JP5183814B1 (ja) * | 2012-06-28 | 2013-04-17 | 株式会社アドバンテスト | スイッチ装置および試験装置 |
US20140361790A1 (en) * | 2013-06-11 | 2014-12-11 | Advantest Corporation | Drive circuit, switch apparatus, and test apparatus |
EP3579981A4 (en) | 2017-02-07 | 2021-03-31 | Essenlix Corporation | COMPRESSED OPEN FLOW TEST AND USE |
CA3053114A1 (en) | 2017-02-09 | 2018-08-16 | Essenlix Corporation | Assay using different spacing heights |
US10807095B2 (en) | 2017-10-26 | 2020-10-20 | Essenlix Corporation | Making and tracking assay card |
US11237113B2 (en) | 2017-10-26 | 2022-02-01 | Essenlix Corporation | Rapid pH measurement |
US11609224B2 (en) | 2017-10-26 | 2023-03-21 | Essenlix Corporation | Devices and methods for white blood cell analyses |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2008018266A1 (fr) * | 2006-08-07 | 2008-02-14 | Nec Corporation | MRAM à ligne de commande de mots à potentiel variable |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6324093B1 (en) * | 2000-09-15 | 2001-11-27 | Hewlett-Packard Company | Write-once thin-film memory |
JP2002170377A (ja) | 2000-09-22 | 2002-06-14 | Mitsubishi Electric Corp | 薄膜磁性体記憶装置 |
DE10123593C2 (de) | 2001-05-15 | 2003-03-27 | Infineon Technologies Ag | Magnetische Speicheranordnung |
KR100446616B1 (ko) * | 2001-10-18 | 2004-09-04 | 삼성전자주식회사 | 단일 트랜지스터형 자기 랜덤 액세스 메모리 소자와 그구동 및 제조방법 |
AU2003274523A1 (en) | 2002-11-27 | 2004-06-18 | Koninklijke Philips Electronics N.V. | Current re-routing scheme for serial-programmed mram |
JP2005064050A (ja) | 2003-08-14 | 2005-03-10 | Toshiba Corp | 半導体記憶装置及びそのデータ書き込み方法 |
KR100782944B1 (ko) | 2003-12-30 | 2007-12-07 | 심정칠 | 저전력용 자기 메모리소자 |
US7468906B2 (en) * | 2005-09-13 | 2008-12-23 | Northern Lights Semiconductor Corp. | Word driver and decode design methodology in MRAM circuit |
US7286395B2 (en) * | 2005-10-27 | 2007-10-23 | Grandis, Inc. | Current driven switched magnetic storage cells having improved read and write margins and magnetic memories using such cells |
JP4935183B2 (ja) * | 2006-05-18 | 2012-05-23 | 株式会社日立製作所 | 半導体装置 |
US7742329B2 (en) * | 2007-03-06 | 2010-06-22 | Qualcomm Incorporated | Word line transistor strength control for read and write in spin transfer torque magnetoresistive random access memory |
US7764537B2 (en) * | 2007-04-05 | 2010-07-27 | Qualcomm Incorporated | Spin transfer torque magnetoresistive random access memory and design methods |
-
2008
- 2008-07-10 KR KR20080067205A patent/KR101493868B1/ko active IP Right Grant
-
2009
- 2009-07-09 JP JP2009163055A patent/JP2010020893A/ja active Pending
- 2009-07-09 CN CN200910158688.5A patent/CN101625890B/zh active Active
- 2009-07-10 US US12/458,411 patent/US8144504B2/en active Active
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2008018266A1 (fr) * | 2006-08-07 | 2008-02-14 | Nec Corporation | MRAM à ligne de commande de mots à potentiel variable |
Also Published As
Publication number | Publication date |
---|---|
CN101625890B (zh) | 2014-04-02 |
CN101625890A (zh) | 2010-01-13 |
US8144504B2 (en) | 2012-03-27 |
KR101493868B1 (ko) | 2015-02-17 |
US20100008130A1 (en) | 2010-01-14 |
KR20100006888A (ko) | 2010-01-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN106875969B (zh) | 磁存储器 | |
US7742328B2 (en) | Method and system for providing spin transfer tunneling magnetic memories utilizing non-planar transistors | |
US7613036B2 (en) | Memory element utilizing magnetization switching caused by spin accumulation and spin RAM device using the memory element | |
KR101257339B1 (ko) | Sttmram에서 워드 라인 전압 제어 | |
JP5046194B2 (ja) | ワード線駆動電位可変のmram | |
US7894248B2 (en) | Programmable and redundant circuitry based on magnetic tunnel junction (MTJ) | |
KR101493868B1 (ko) | 자기 메모리 소자의 구동 방법 | |
KR20090119924A (ko) | 스핀 전달 토크 자기저항 랜덤 액세스 메모리에서의 판독 및 기록을 위한 워드 라인 트랜지스터 강도 제어 | |
KR20140093713A (ko) | 스핀-토크 mram에 기록하는 기록 구동기 회로 및 방법 | |
JP2006344258A (ja) | 磁気ランダムアクセスメモリ | |
KR20100138825A (ko) | 불휘발성 메모리의 기록 방법 및 불휘발성 메모리 | |
JP4125465B2 (ja) | 磁気メモリ装置 | |
JP2009152259A (ja) | スピントルク磁気メモリ及びそのオフセット磁界補正方法 | |
JP4543901B2 (ja) | メモリ | |
KR101586271B1 (ko) | 자기 메모리 소자 및 그 정보 쓰기 및 읽기 방법 | |
WO2011037143A1 (ja) | 磁気メモリ | |
JP5356377B2 (ja) | 磁気メモリセル及び磁気ランダムアクセスメモリ | |
KR100448853B1 (ko) | 마그네틱 램 | |
JP2004348826A (ja) | 磁気記憶装置 | |
US7778067B2 (en) | Magnetic random access memory device using current induced switching | |
JPWO2009044609A1 (ja) | 磁気抵抗記憶素子、磁気抵抗記憶装置及び磁気抵抗記憶装置の動作方法 | |
KR101497541B1 (ko) | 자기 메모리 소자 및 정보 기록 방법 | |
JP5626741B1 (ja) | 磁気メモリ | |
KR20090105788A (ko) | 자기 메모리 소자 및 그 정보 쓰기 및 읽기 방법 | |
KR19980084132A (ko) | 고속용 비휘발성 메모리 및 데이터 기록/재생 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120619 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130619 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130625 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20131126 |