JP2010010739A - 半導体試験モジュール - Google Patents
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Abstract
【課題】ADC回路を有した半導体装置を低コストで試験可能な、半導体試験モジュールを提供する。
【解決手段】アナログ入力信号を生成し、ADC回路5aを具備した測定対象の半導体装置5に入力するアナログ入力信号生成部2と、ADC回路5aの変換結果を格納する変換結果格納部3と、変換結果からADC回路5aの良否判定を行う判定部4とを、半導体装置5とともに、外部のテスタ11と接続した試験ボード10上に搭載する。
【選択図】図1
【解決手段】アナログ入力信号を生成し、ADC回路5aを具備した測定対象の半導体装置5に入力するアナログ入力信号生成部2と、ADC回路5aの変換結果を格納する変換結果格納部3と、変換結果からADC回路5aの良否判定を行う判定部4とを、半導体装置5とともに、外部のテスタ11と接続した試験ボード10上に搭載する。
【選択図】図1
Description
本発明は半導体試験モジュールに関し、特に、アナログ−デジタル変換(ADC)回路を有する半導体装置を試験する半導体試験モジュールに関する。
たとえば、通信機器などに搭載される、ADC回路を有した半導体装置の試験の際には、従来、以下のような半導体試験装置(テスタ)が用いられていた。
図6は、従来のアナログ試験の様子を示す図である。
図6は、従来のアナログ試験の様子を示す図である。
図では、測定対象の半導体装置50が有しているADC回路51を試験する場合について示している。テスタ60は、アナログ試験機能部61を有しており、アナログ入力信号を発生させ、ADC回路51に供給するとともに、ADC回路51からの出力コードを取り込み、試験結果を演算・判定する。
一方で、測定対象の半導体装置内に、アナログ試験機能を搭載する技術もあった(たとえば特許文献1参照)。
特開2007−127452号公報
しかし、アナログ試験機能を有する高機能なテスタは高額であった。
また、測定対象の半導体装置内にアナログ試験機能を搭載すると、半導体装置の回路面積が増加するとともに、製造工数が増加し、コストが増加してしまうという問題があった。
また、測定対象の半導体装置内にアナログ試験機能を搭載すると、半導体装置の回路面積が増加するとともに、製造工数が増加し、コストが増加してしまうという問題があった。
上記の点を鑑みて、本発明者らは、ADC回路を有した半導体装置を低コストで試験可能な、半導体試験モジュールを提供することを目的とする。
上記目的を達成するために、以下のような半導体試験モジュールが提供される。この半導体試験モジュールは、アナログ入力信号を生成し、アナログ−デジタル変換回路を具備した測定対象の半導体装置に入力するアナログ入力信号生成部と、前記アナログ−デジタル変換回路の変換結果を格納する変換結果格納部と、前記変換結果から前記アナログ−デジタル変換回路の良否判定を行う判定部と、を有し、前記アナログ入力信号生成部、前記変換結果格納部及び前記判定部は、前記半導体装置とともに、外部の半導体試験装置と接続した試験用回路基板上に搭載されている。
ADC回路を有した半導体装置を低コストで試験できる。
以下、本実施の形態を図面を参照して詳細に説明する。
図1は、本実施の形態の半導体試験モジュールの概略の構成を示す図である。
本実施の形態の半導体試験モジュール1は、アナログ入力信号生成部2、変換結果格納部3及び判定部4を有している。これらは、ADC回路5aを具備した測定対象の半導体装置5とともに、試験用回路基板(以下試験ボードという。)10に搭載されている。また、試験ボード10にはテスタ11が接続されている。
図1は、本実施の形態の半導体試験モジュールの概略の構成を示す図である。
本実施の形態の半導体試験モジュール1は、アナログ入力信号生成部2、変換結果格納部3及び判定部4を有している。これらは、ADC回路5aを具備した測定対象の半導体装置5とともに、試験用回路基板(以下試験ボードという。)10に搭載されている。また、試験ボード10にはテスタ11が接続されている。
アナログ入力信号生成部2は、半導体装置5に入力するアナログ入力信号を生成する。たとえば、図示しないキャパシタの充放電特性を用いてアナログ入力信号を生成し、ADC回路5aに入力する。アナログ入力信号を生成する際にキャパシタに印加する電圧を切り替えることで、複数種類のアナログ入力信号を生成することもできる(詳細は後述する。)。
変換結果格納部3は、ADC回路5aの変換結果(出力コード)を取り込み、格納する。図1では、nビットのコードを格納する様子を示している。
判定部4は、変換結果から、ADC回路5aの良否判定を行う。たとえば、各出力コードの発生頻度からADC回路5aの良否判定を行う。
判定部4は、変換結果から、ADC回路5aの良否判定を行う。たとえば、各出力コードの発生頻度からADC回路5aの良否判定を行う。
テスタ11は、半導体装置5に対して各種試験用の信号を入力したり、半導体装置5の出力信号をもとに試験結果を判定する。しかしながら、本実施の形態では、アナログ試験機能を半導体試験モジュール1に搭載しているので、テスタ11にはアナログ試験機能を搭載する必要がない。本実施の形態において、テスタ11は、試験ボード10のアナログ入力信号生成部2に対して、基準電圧などを供給する。また、判定部4の良否判定結果を入力して、たとえば、図示しないディスプレイに表示する。
以下ではアナログ試験時の動作の概略を説明する。
アナログ入力信号生成部2は、テスタ11から基準電圧が入力されると、たとえば、図示しないキャパシタの充放電特性を用いてアナログ入力信号を生成し、半導体装置5に供給する。半導体装置5のADC回路5aは、入力されたアナログ入力信号をデジタル信号に変換して、nビットの出力コードを出力する。半導体試験モジュール1の変換結果格納部3は、出力コードを取り込み格納する。なお、出力コードが、半導体装置5からシリアル出力される場合には、シリアル−パラレル変換を行った後、出力コードを格納する。判定部4は、格納された出力コードをもとに、ADC回路5aの良否判定を行う。良否判定結果は、テスタ11に入力され、たとえば、図示しないディスプレイなどに表示される。
アナログ入力信号生成部2は、テスタ11から基準電圧が入力されると、たとえば、図示しないキャパシタの充放電特性を用いてアナログ入力信号を生成し、半導体装置5に供給する。半導体装置5のADC回路5aは、入力されたアナログ入力信号をデジタル信号に変換して、nビットの出力コードを出力する。半導体試験モジュール1の変換結果格納部3は、出力コードを取り込み格納する。なお、出力コードが、半導体装置5からシリアル出力される場合には、シリアル−パラレル変換を行った後、出力コードを格納する。判定部4は、格納された出力コードをもとに、ADC回路5aの良否判定を行う。良否判定結果は、テスタ11に入力され、たとえば、図示しないディスプレイなどに表示される。
このように本実施の形態では、アナログ試験機能を有する半導体試験モジュールを試験ボード10上に搭載しているので、アナログ試験機能を有する高額なテスタ11が必要とならない。また、半導体装置5の回路面積を増加させることもない。これによって、低コストでアナログ試験を行うことができる。
以下、本実施の形態の半導体試験モジュールの詳細を説明する。
図2は、本実施の形態の半導体試験モジュールの詳細を示す図である。
半導体試験モジュール20は、アナログ入力信号生成部21、基準クロック生成部22、コード変換回路23、メモリ24、CPU(Central Processing Unit)25を有している。
図2は、本実施の形態の半導体試験モジュールの詳細を示す図である。
半導体試験モジュール20は、アナログ入力信号生成部21、基準クロック生成部22、コード変換回路23、メモリ24、CPU(Central Processing Unit)25を有している。
アナログ入力信号生成部21は、直列に接続された抵抗R1,R2,R3,R4を有しており、この直列回路の一端に高電位側の基準電圧VRHが図示しないテスタから入力され、他端には低電位側の基準電圧VRLがテスタから入力されている。抵抗R1〜R4により、基準電圧VRHと基準電圧VRLとの電位差(電圧)Vppが分割される。抵抗R1〜R4の一端(基準電圧VRH側)は、それぞれ、スイッチSW1,SW2,SW3,SW4の一端と接続されている。スイッチSW1〜SW4の他端は、スイッチSW5を介してキャパシタCPの一端に接続されている。キャパシタCPの他端は接地されている。さらに、スイッチSW1〜SW4の他端は、スイッチSW6を介して接地されているとともに、スイッチSW7を介して半導体装置30のADC回路30aの入力に電気的に接続されている。スイッチSW7は、アナログ入力信号生成部21で生成するアナログ入力信号か、外部からのアナログ入力信号の何れかを選択して半導体装置30に入力するためのスイッチである。
スイッチSW5がオン、スイッチSW6,SW7がオフ場合、スイッチSW1〜SW4の何れかがオンすることによって、キャパシタCPが充電される。スイッチSW1〜SW4をオフし、スイッチSW7によりADC回路30aに電気的に接続したとき、キャパシタCPの放電特性により減少する電圧波形が、アナログ入力信号として半導体装置30のADC回路30aに入力される。
抵抗R1〜R4の抵抗値が等しい場合、アナログ入力信号の初期電圧は以下のようになる。スイッチSW1のみオンの場合はVpp、スイッチSW2のみオンの場合は3/4Vpp、スイッチSW3のみオンの場合は2/4Vpp、スイッチSW4のみオンの場合は1/4Vppである。
なお、スイッチSW1〜SW7の制御は、CPU25が行ってもよいし、図示しないテスタからの制御信号に基づいて行ってもよい。
図3は、アナログ入力信号の例である。
図3は、アナログ入力信号の例である。
上述したように、初期値の違う4種類のアナログ入力信号A,B,C,Dを示している。
横軸が時間で、縦軸が電圧である。
横軸が時間で、縦軸が電圧である。
各信号とも、キャパシタCPの容量値から決まる一定の傾きで、時間とともに電圧値が減少する電圧波形(放電近似直線)となっている。
基準クロック生成部22は、AD変換のための基準クロック信号を生成してADC回路30aに供給する。
基準クロック生成部22は、AD変換のための基準クロック信号を生成してADC回路30aに供給する。
コード変換回路23は、ADC回路30aから、変換結果がシリアルで出力される場合には、シリアル−パラレル変換を行い、パラレルデータの出力コードに変換する。ADC回路30aから変換結果がパラレルデータで出力される場合にはスルーする。
メモリ24は、たとえば、フラッシュメモリなどであり、図1の変換結果格納部3の機能を有し、出力コードを格納する。
CPU25は、半導体試験モジュール20の各部を制御するとともに、図1の判定部4の機能を有し、メモリ24に格納された出力コードをもとに、ADC回路30aの良否判定を行う。
CPU25は、半導体試験モジュール20の各部を制御するとともに、図1の判定部4の機能を有し、メモリ24に格納された出力コードをもとに、ADC回路30aの良否判定を行う。
上記のような半導体試験モジュール20及び、半導体装置30は、図1に示したように、試験ボード10上に搭載されており、CPU25で判定した判定結果は、試験ボードに接続したテスタ11に入力される。
次に、本実施の形態の半導体試験モジュール20を用いた、ADC回路30aの試験動作の一例を説明する。
図4は、本実施の形態の半導体試験モジュールの動作の流れを説明するフローチャートである。
図4は、本実施の形態の半導体試験モジュールの動作の流れを説明するフローチャートである。
まず、半導体試験モジュール20において、アナログ入力信号生成部21は、図2で示したようなアナログ入力信号Aを生成する(ステップS1)。アナログ入力信号Aを生成する際には、スイッチSW1〜SW4のうちスイッチSW1のみをオンにして、さらにスイッチSW5をオン、スイッチSW6,SW7をオフにすることで、キャパシタCPを充電する。充電が完了したら、スイッチSW5をオフする。続いて、スイッチSW1をオフし、スイッチSW7により、アナログ入力信号生成部21と、半導体装置30のADC回路30aとを電気的に接続し、スイッチSW5を再びオンする。これにより、キャパシタCPの電荷が放電され、図2で示したような、アナログ入力信号Aが半導体装置30のADC回路30aに入力される。
次に、半導体試験モジュール20は、半導体装置30のADC回路30aでの変換結果を取り込み、コード変換回路23にて必要に応じて変換したのち、メモリ24に格納する(ステップS2)。
たとえば、8ビットAD変換の場合、電圧値がVppから0Vまで減少するアナログ入力信号Aからは、2進数で“11111111”(10進数では255)から“00000000”まで256の出力コードが得られる。
その後、CPU25は、各出力コードの発生頻度を算出する(ステップS3)。具体的には、各出力コードの個数をカウントする。各出力コードの個数は、基準クロックの周期と、キャパシタCPの容量値などから決まる。
図5は、出力コードの発生頻度の一例を示す図である。
横軸が出力コード、縦軸がその出力コードの発生頻度(回数)である。
ここでは、8ビットAD変換の場合について、10進数で0から255までの出力コードの発生頻度を示している。本実施の形態の半導体試験モジュール20では、基準クロックの周期とキャパシタCPの容量値が一定のとき、ADC回路30aが正常であれば、図のように全ての出力コードの発生頻度は、同一となる。ADC回路30aが不良品の場合には、何れかの出力コードの発生頻度が異なる。
横軸が出力コード、縦軸がその出力コードの発生頻度(回数)である。
ここでは、8ビットAD変換の場合について、10進数で0から255までの出力コードの発生頻度を示している。本実施の形態の半導体試験モジュール20では、基準クロックの周期とキャパシタCPの容量値が一定のとき、ADC回路30aが正常であれば、図のように全ての出力コードの発生頻度は、同一となる。ADC回路30aが不良品の場合には、何れかの出力コードの発生頻度が異なる。
続いて、アナログ入力信号生成部21は、スイッチS6をオンしてキャパシタCPの電荷を全て抜いた後、図2で示したような、アナログ入力信号Bを生成する(ステップS4)。アナログ入力信号Bを生成する際には、スイッチSW1〜SW4のうちスイッチSW2のみをオンする。その他は、ステップS1と同様に制御して、アナログ入力信号Bを半導体装置30のADC回路30aに入力する。
次に、半導体試験モジュール20は、半導体装置30のADC回路30aでの変換結果を取り込み、コード変換回路23にて必要に応じて変換したのち、メモリ24に格納する(ステップS5)。
たとえば、8ビットAD変換の場合、電圧値が3/4Vppから0Vまで減少するアナログ入力信号Bからは、2進数で“11000000”(10進数では192)から“00000000”までの出力コードが得られる。
続いて、CPU25は、ステップS3の処理と同様に、アナログ入力信号BのAD変換結果である各出力コードの発生頻度を算出する(ステップS6)。
その後は、スイッチSW6をオンし、キャパシタCPの電荷を全て抜いた後、同様に、スイッチSW1〜SW4のうち、スイッチSW3のみをオンすることでアナログ入力信号C、スイッチSW4のみをオンすることでアナログ入力信号Dを生成する。そして、ステップS2,S3と同様の処理を行うことで、各出力コードの発生頻度を算出することができる(ステップS7〜S12)。電圧値が2/4Vppから0Vまで減少するアナログ入力信号Cの場合は、2進数で“10000000”(10進数では128)から“00000000”までの各出力コードの発生頻度が得られる。電圧値が1/4Vppから0Vまで減少するアナログ入力信号Dの場合は、2進数で“01000000”(10進数では64)から“00000000”までの各出力コードの発生頻度が得られる。
その後は、スイッチSW6をオンし、キャパシタCPの電荷を全て抜いた後、同様に、スイッチSW1〜SW4のうち、スイッチSW3のみをオンすることでアナログ入力信号C、スイッチSW4のみをオンすることでアナログ入力信号Dを生成する。そして、ステップS2,S3と同様の処理を行うことで、各出力コードの発生頻度を算出することができる(ステップS7〜S12)。電圧値が2/4Vppから0Vまで減少するアナログ入力信号Cの場合は、2進数で“10000000”(10進数では128)から“00000000”までの各出力コードの発生頻度が得られる。電圧値が1/4Vppから0Vまで減少するアナログ入力信号Dの場合は、2進数で“01000000”(10進数では64)から“00000000”までの各出力コードの発生頻度が得られる。
その後、CPU25は、各アナログ入力信号A〜Dの同一出力コードの発生回数を比較し(ステップS13)、発生頻度によるADC回路30aの良否判定を行う(ステップS14)。全ての出力コードの発生頻度が同一であれば良品と判定する。
このように、試験ボード上に搭載した本実施の形態の半導体試験モジュール20では、試験コストの削減が可能であるとともに、アナログ入力信号A〜Dを用いた複数の試験状態でADC回路30aを試験することができるので、再現性の確認ができ、精度よく試験を行うことができる。
なお、上記の半導体試験モジュール20では、抵抗R1〜R4を用いた抵抗分割で4種類のアナログ入力信号A〜Dを生成した場合について説明したが、この数に限定されない。また、抵抗値もそれぞれ異なる値としてもよい。
また、本実施の形態では、テスタにアナログ試験機能を必要としないが、アナログ試験機能を搭載したテスタを用いてもよい。その場合、スイッチSW7を切り替えて、テスタからのアナログ入力信号を、半導体装置30のADC回路30aに入力する。これにより、半導体試験モジュール20と半導体装置30を搭載した試験ボードを取り替えることなく、テスタのアナログ試験機能を用いて試験を行うこともできる。
1 半導体試験モジュール
2 アナログ入力信号生成部
3 変換結果格納部
4 判定部
5 半導体装置
5a ADC回路
10 試験ボード
11 テスタ
2 アナログ入力信号生成部
3 変換結果格納部
4 判定部
5 半導体装置
5a ADC回路
10 試験ボード
11 テスタ
Claims (5)
- アナログ入力信号を生成し、アナログ−デジタル変換回路を具備した測定対象の半導体装置に入力するアナログ入力信号生成部と、
前記アナログ−デジタル変換回路の変換結果を格納する変換結果格納部と、
前記変換結果から前記アナログ−デジタル変換回路の良否判定を行う判定部と、
を有し、
前記アナログ入力信号生成部、前記変換結果格納部及び前記判定部は、前記半導体装置とともに、外部の半導体試験装置と接続した試験用回路基板上に搭載されていることを特徴とする半導体試験モジュール。 - 前記アナログ入力信号生成部は、キャパシタを有し、前記キャパシタの放電により減少する電圧波形を前記アナログ入力信号とすることを特徴とする請求項1記載の半導体試験モジュール。
- 前記アナログ入力信号生成部は、前記キャパシタに印加する電圧を切り替える切替部を有し、複数種類の前記アナログ入力信号を生成することを特徴とする請求項2記載の半導体試験モジュール。
- 前記判定部は、前記変換結果である各出力コードの発生頻度をもとに、前記アナログ−デジタル変換回路の良否判定を行うことを特徴とする請求項1乃至3の何れか一項に記載の半導体試験モジュール。
- 前記判定部は、全ての前記出力コードの発生頻度が同一である場合には良品と判定することを特徴とする請求項4記載の半導体試験モジュール。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008164148A JP2010010739A (ja) | 2008-06-24 | 2008-06-24 | 半導体試験モジュール |
Applications Claiming Priority (1)
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JP2008164148A JP2010010739A (ja) | 2008-06-24 | 2008-06-24 | 半導体試験モジュール |
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JP (1) | JP2010010739A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016005174A (ja) * | 2014-06-18 | 2016-01-12 | 株式会社デンソー | 排気ガスセンサのa/d変換データ補正システム |
-
2008
- 2008-06-24 JP JP2008164148A patent/JP2010010739A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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