JP2010010222A - 薄膜トランジスタの製造方法および薄膜トランジスタ - Google Patents

Abstract

【課題】光照射による活性化処理を行ったとしても、ホットキャリア信頼性が損なわれることがない薄膜トランジスタおよびその製造方法を提供すること。
【解決手段】基板上に島状半導体層を形成する工程、前記島状半導体層上にゲート絶縁膜を形成する工程、光を照射して、前記島状半導体層とゲート絶縁膜との界面に焼締め処理を施す工程、前記ゲート絶縁膜上にゲート電極を形成する工程、前記島状半導体層に不純物を注入し、所定の間隔を隔てて第１の不純物領域及び第２の不純物領域を形成する工程、及び前記島状半導体層に光を照射し、前記第１の不純物領域及び第２の不純物領域中の不純物を活性化する工程を具備することを特徴とする。
【選択図】図１

Description

本発明は、薄膜トランジスタの製造方法および薄膜トランジスタに係り、特に、液晶表示装置のような表示装置に用いる薄膜トランジスタの製造方法および薄膜トランジスタに関する。

トランジスタの製造においては、ドナー，アクセプタ等の不純物原子をシリコン中に添加し、ｐ型、ｎ型領域を形成する不純物ドーピングと呼ばれる工程がある。この不純物ドーピングは、熱拡散やイオン注入により行なわれる。

特に、イオン注入は、濃度分布及びドープ量が、加速電圧及びイオンビーム電流の電気的測定により容易にモニターし、制御することができるため、多用されている。また、イオン注入は、低注入量の浅いドーピングにも適するので、ソース・ドレイン領域の形成以外にも、チャネル領域のドーピングによるスレッシュフォールド電圧（Ｖ_ｔｈ）の制御等にも用いられる。

しかし、一方、イオン注入は、原理上、打ち込まれたイオンがシリコン原子と衝突し、エネルギーをシリコン原子と交換するため、衝突時に格子原子を変位させ、シリコンに格子欠陥を引き起こす。注入イオン量が少ない場合は、点欠陥のみであるが、注入イオン量が１０^１５ｃｍ^−２程度に増大すると、格子欠陥群は互いに重なり合い、非晶質領域（アモルファス領域）が形成される。イオン注入により形成される非晶質領域は、結晶よりも低い温度で溶融することが報告されており、シリコンの場合、非晶質領域は、結晶と比較して２００℃〜２５０℃程度低い温度で溶融する。

イオン注入されたシリコンは、この欠陥の存在と、注入されたイオンの殆どが結晶格子中で置換位置になく、キャリアになっていないことにより、非常に高い電気抵抗を示す。

そこで、結晶欠陥とキャリアの回復のため、イオン注入後に、アニール処理が行われる。このアニール処理は、通常、活性化処理と呼ばれる。活性化処理が不十分な場合、抵抗が下がらないこと以外に、欠陥が接合部等に残留し、逆方向リーク電流や雑音の増加を引き起こすという問題がある。

液晶ディスプレイ等の大型基板に用いられる薄膜トランジスタは、通常、安価なガラス基板上に作製される。しかし、ガラス基板は、シリコン基板や石英基板と比較して、耐熱性が低く、結晶質シリコンにトランジスタを作製する際の活性化処理に用いる８００〜１０００℃程度のアニール処理を行うことができないため、通常の炉内処理等によるアニール処理温度は、６００℃程度以下に制約されている。

しかし、現在、ＴＦＴにおいても、ＬＳＩと同様に、微細化、高速動作の要求が高まってきており、より高温での活性化処理により高い活性化率を得ることが望まれている。そこで、ガラス基板の損傷を伴うことなく、より高い活性化率を達成する手法が求められている。

その手法として、非定常加熱による瞬間アニール技術が注目されている。これについては、例えば、非特許文献１に記載されている。

この非定常加熱による瞬間アニール技術は、高出力のレーザ光、フラッシュランプ光等を半導体薄膜表面に照射し、瞬間的に表面層をアニールする技術であり、イオン注入で損傷を受けた半導体膜の結晶性を回復し、更に、注入された不純物を電気的に活性化する方法として開発された。

特に、レーザ光は、大気中での処理が可能であり、エネルギー制御による加熱量の制御や波長選択による加熱層の厚さ制御が容易であるため、研究開発が盛んに行われている。レーザ光は、照射時間により大別すると、連続波発振（ＣＷ）方式とＱスイッチ等によるパルス方式とがある。

瞬間アニール技術の特徴としては、短時間の加熱であること（ＣＷ方式：〜ｍｓ、パルス方式：ｎｓ〜μｓ）、熱処理領域を制御する局部的加熱であること、表面層のみの加熱であること、半導体膜融点近くの高温加熱が可能であること、〜１０^９℃／ｓの急速冷却が可能であること、〜ｍ／ｓで液体から固体に変化する速い結晶成長速度が可能であること、等が挙げられる。

このような特徴により、例えば表面層のみの加熱が可能であるため、ガラス基板のような耐熱性の低い基板を用いることができるとともに、短時間の加熱であるため、熱拡散が起こらず、イオン注入で制御した不純物濃度分布を維持したまま活性化が可能となる。

しかし、このような瞬間アニール技術による活性化方法では、ゲート電極直下のゲート絶縁膜に熱がかかりづらく、このことは、デバイス特性、特にデバイスの信頼性に悪影響を及ぼしてしまう。

これに対して、ガラス基板側から光を照射する瞬間アニール技術により活性化することが考えられるが、そうした場合でも、ガラス基板を通した熱エネルギーもゲート電極に熱がとられるためにゲート電極直下のゲート絶縁膜、及びゲート絶縁膜とＳｉ膜の界面に熱がかかりづらく、デバイスのホットキャリア信頼性がよくないという問題がある。
ＬＳＩプロセス工学（右高正俊編著）オーム社

本発明は、以上のような事情の下になされ、炉による活性化処理を行わずに光照射による活性化処理のみを行ったとしても、ホットキャリア信頼性が損なわれることがない薄膜トランジスタの製造方法および薄膜トランジスタを提供することを目的とする。

上記課題を解決するため、本発明の第１の態様は、基板上に島状半導体層を形成する工程、前記島状半導体層上にゲート絶縁膜を形成する工程、光を照射して、前記島状半導体層とゲート絶縁膜との界面に焼締め処理を施す工程、前記ゲート絶縁膜上にゲート電極を形成する工程、前記ゲート電極をマスクとして用いて、前記島状半導体層に不純物を注入し、所定の間隔を隔てて第１の不純物領域及び第２の不純物領域を形成する工程、及び前記島状半導体層に光を照射し、前記第１の不純物領域及び第２の不純物領域中の不純物を活性化する工程を具備することを特徴とする薄トランジスタの製造方法を提供する。

本発明の第２の態様は、上記方法により製造されたことを特徴とする薄膜トランジスタを提供する。

以上のように構成される薄膜トランジスタの製造方法および薄膜トランジスタにおいて、前記焼締め処理に用いる光として、シングルパルスのエキシマレーザを用いることが出来る。また、ロングパルスのエキシマレーザを用いることも出来る。

なお、前記焼締め処理に用いる光として、フラッシュランプ光を用いることも可能である。

本発明によれば、ゲート電極直下のゲート絶縁膜及びゲート絶縁膜／半導体膜界面に焼き締め処理を行うことにより、優れたホットキャリア信頼性を有する半導体素子を得ることが出来る。

以下、本発明の実施形態について、詳細に説明する。

本発明の一実施形態に係る半導体素子の製造方法は、島状半導体層上にゲート絶縁膜を形成した後、光を照射して、島状半導体層とゲート絶縁膜との界面に焼締め処理を施すことを特徴とする。

島状半導体層への不純物の導入後の活性化処理として、光を照射する瞬間アニール技術が用いられているが、ゲート電極直下のゲート絶縁膜に熱がかかりづらく、デバイス特性、特にホットキャリア信頼性特性に悪影響を及ぼすという問題がある。

図５は、シリコン膜上に形成されたＳｉＯ_２からなるゲート絶縁膜上にゲート長１μｍのＭｏからなるゲート電極を形成した構造にエキシマレーザアニールを施した場合のシリコン膜表面の温度分布を、非定常熱伝導解析により得た結果を示す。図５において、曲線Ａはパルス幅３０ｎｓのエキシマレーザ（シングルパルス）を照射した場合、曲線Ｂはパルス幅２００ｎｓのエキシマレーザ（ロングパルス）を照射した場合をそれぞれ示す。

図５に示すように、パルス幅３０ｎｓのエキシマレーザを照射した場合では、ゲート電極及びその近傍は、周囲よりも６００℃〜７００℃低い温度となっている。このことは、ゲート電極直下のゲート絶縁膜、特にゲート絶縁膜／シリコン膜界面を十分に加熱することができないことを意味する。エキシマレーザのパルス幅を３０ｎｓから２００ｎｓに延長することで、ゲート近傍の温度の低下は改善されるが、それでもゲート近傍は周囲に対して４００℃程度低い温度となってしまう。これは、エキシマレーザの照射の際にゲート絶縁膜を介してＳｉ膜上に存在するゲート電極の熱容量が加算される効果、及びゲート電極とゲート絶縁膜及びシリコン膜の反射率の違いの効果によって生じるものと考えられる。

このようにアニーリングの際にゲート電極直下のゲート絶縁膜、特にゲート絶縁膜／シリコン膜界面を充分に加熱することが出来ない結果、上述したようにホットキャリア信頼性特性が劣化するが、これは、本発明者らの知見によると次のような現象によるものと考えられる。即ち、ゲート絶縁膜や島状半導体層とゲート絶縁膜との界面には、製造過程で導入された水や水素が存在する。これは、ガラス基板の劣化を防止するため約６００℃以下の低温で成膜しなければならず、そのような低温でのＣＶＤ等の堆積法による成膜では、ゲート絶縁膜中、特に半導体層とゲート絶縁膜との界面に水素イオンや水が導入されてしまうためである。これら水素イオンや水は、活性化のためのアニールの際に除去されるため、通常は問題とはならない。しかし、上述したように、ゲート電極直下のゲート絶縁膜には熱がかかりづらいため、特に島状半導体層とゲート絶縁膜との界面に水や水素が残留し、これがデバイスの信頼性、特にホットキャリア信頼性に悪影響を及ぼすのである。

なお、熱酸化等の高温で成膜された膜の場合には、このような問題は生じない。

本発明では、ゲート電極形成前に、ゲート絶縁膜に焼締め処理を施すことにより、ゲート絶縁膜の組織を緻密化し、特にゲート電極の直下となるゲート絶縁膜や島状半導体層とゲート絶縁膜との界面に存在する水や水素を除去し、デバイスの信頼性の低下を防止している。

焼締め処理は、ガラス基板を劣化させずに高温での熱処理を行うために、光の照射による方法（光加熱法）で行われる。光の照射としては、エキシマレーザ及びフラッシュランプを用いることが出来る。エキシマレーザとしては、パルス幅３０ｎｓ程度のシングルパルスを用いても、パルス幅１８０ｎｓ以上のロングパルスを用いてもよい。また、エキシマレーザのフルエンスは、例えばパルス幅３０ｎｓの場合、ホットキャリア信頼性を向上させるためには、１００〜１９０ｍＪ／ｃｍ^２程度であることが望ましい。エキシマレーザのフルエンスが１９０ｍＪ／ｃｍ^２を超えると、逆にホットキャリア信頼性が低下してしまう。

加熱温度としては、ゲート電極の直下となるゲート絶縁膜や島状半導体層とゲート絶縁膜との界面の水や水素を除去するためには、９００℃以上であることが望ましく、ガラス基板を劣化させないように、加熱される領域は表面から１００μｍ以下であることが望ましく、半導体を溶融させないように、例えば半導体がシリコンであれば、１４００℃以下であることが望ましい。

図１は、本発明の一実施形態に係る薄膜トランジスタの製造プロセスを示すフローチャートである。即ち、図１に示すように、まず、表面に多結晶シリコン層を形成したガラス基板を準備する。次いで、多結晶シリコン層をパターニングして、島状シリコン層を形成する。次に、島状シリコン層上にゲート絶縁膜（ＧＩ膜）を形成する。そして、光の照射による焼き締め処理を行う。従来の方法では、この焼き締め処理は行われていない。

その後、焼き締め処理されたゲート絶縁膜上にゲート電極（ＧＥ）を形成する。次いで、ゲート電極をマスクとして用いて島状シリコン層にＬＤＤイオンを注入する。次に、ゲート電極に側壁（ＳＷ）を形成し、側壁を有するゲート電極をマスクとして用いて島状シリコン層にソース／ドレイン（Ｓ／Ｄ）イオンを注入する。そして、光の照射による活性化処理を行う。

その後、全面に層間絶縁膜を形成し、この層間絶縁膜にコンタクト孔を形成し、ソース／ドレイン（Ｓ／Ｄ）配線を形成し、最後に水素アニールを行って、薄膜トランジスタが製造される。

次に、ゲート絶縁膜に焼締め処理を施す工程を追加した場合のホットキャリア信頼性特性の改善結果について説明する。即ち、ガラス基板上に形成した薄膜トランジスタ（ゲート長１．０μｍ、ゲート幅２．０μｍ）について、図１に示すプロセスフローに従い、ゲート絶縁膜（ＧＩ）成膜後にエキシマレーザアニール（ＥＬＡ）により焼きしめ処理を行い、薄膜トランジスタを作成した。使用したエキシマレーザのパルス幅は３０ｎｓであり、フルエンス値は１００ｍＪ／ｃｍ_２（焼き締めＡ）、１３０ｍＪ／ｃｍ_２（焼き締めＢ）、１６０ｍＪ／ｃｍ_２（焼き締めＣ）である。

また、比較例として、図１に示すプロセスフローにおいて、ゲート絶縁膜に焼締め処理を施す工程を行わない従来のプロセスを用いて、薄膜トランジスタを作成した。

図２は、以上のようにして作製した薄膜トランジスタについて、ホットキャリアが発生しやすいストレス条件（ドレイン電圧＝５．５Ｖ、ゲート電圧＝２．１Ｖ）下で、ストレス時間を横軸にとり、縦軸には初期のドレイン電流（Ｉｄ（ｔ＝０））に対するストレス印加後のドレイン電流（Ｉｄ）の減衰量（ΔＩｄ）の比をプロットしたものである。ここで、ストレスによるしきい値シフトの影響を取り除くために、ストレス電流はしきい値＋３Ｖでのゲート電圧の値を用いた。

図２から、ゲート絶縁膜の焼き締め工程を行わないプロセスにより得た薄膜トランジスタに対し、異なるフルエンス値のエキシマレーザでゲート絶縁膜の焼き締めを行って得た薄膜トランジスタは、ドレイン電流の減衰率が小さくなっており、ホットキャリア信頼性が大きく改善されていることがわかる。

以上の実施形態では、パルス幅３０ｎｓでのエキシマレーザアニール（ＥＬＡ）処理を焼きしめ処理として行ったが、パルス幅を延長したロングパルスのエキシマレーザや、パルス幅がミリ秒程度のフラッシュランプを使用すれば、シリコン膜の融点以下の温度でより多くの熱量をゲート電極直下のゲート絶縁膜及びゲート絶縁膜／シリコン膜界面に供給することができるので、より効果的な焼きしめ処理が期待できる。

実施例
以下、以上説明した本発明の一実施例に係る薄膜トランジスタの製造プロセスの具体例について説明する。

図３及び図４は、本発明の一実施例に係る薄膜トランジスタの製造プロセスを工程順に示す断面図である。

まず、被処理基板１１を用意する。この実施形態では、被処理基板１１としてガラス基板１２上にアンダーコート膜（ＳｉＯ_２／ＳｉＮ積層膜）１３が形成された基板を用いている。この被処理基板１１（アンダーコート膜１３）上の略全面に、層厚が例えば１００ｎｍとなるように、プラズマＣＶＤ等によりアモルファスシリコンからなる非晶質半導体層１４を形成する（図３（ａ））。その後、温度５００℃の雰囲気中でアニール処理を施し、非晶質半導体層１４中の水素を離脱させる。

次いで、例えばＥＬＡ（Excimer Laser Annealing）法により、この非晶質半導体層１４を結晶化して、ポリシリコンからなる半導体層１５とする（図３（ｂ））。

次に、ＰＥＰ（Photo Engraving Process、いわゆるフォトリソグラフィー）によりポリシリコンからなる半導体層１５上に所定の形状のレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして用いて、ＲＩＥ（Reactive Ion Etching）法等のドライエッチングによりポリシリコンからなる半導体層１５を島形状に加工し、島状半導体層１５ａを形成する（図３（ｃ））。そして、閾値制御のため、島状半導体層１５ａにボロンあるいはＢＦ_２などのＰ型のチャネルドーピングを行う。

その後、ＰＥ−ＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）法を用いて、島状半導体層１５ａ及びアンダーコート膜１３を覆うように、ＳｉＯ_２からなるゲート絶縁膜１６を形成する（図３（ｄ））。

そして、この状態で、パルス幅３０ｎｓ、フルエンス値１６０ｍＪ／ｃｍ^２のエキシマレーザを照射して、ゲート絶縁膜１６に対する焼き締め工程を実施する。

次に、例えばスパッタ法によりゲート電極材料、例えばＭｏＷ層１７を成膜する（図４（ａ））。次いで、ＭｏＷ層上にＰＥＰにより所定の形状のレジストマスク（図示せず）を形成した後、このレジストマスクをマスクとしてＲＩＥ等のドライエッチングによりＭｏＷ層をパターニングし、図４（ｂ）に示すように、ゲート電極１８を形成する。

その後、ゲート電極１８をマスクとして用いて、リンをイオン注入し、ソース領域１９ａ、ドレイン領域１９ｂを形成する（図４（ｃ））。

その後、イオン注入により損傷を受けた半導体層の結晶性を回復し、更に注入された不純物を電気的に活性化するため、レーザ照射により、ポリシリコンからなる島状半導体層１５ａ中の不純物の活性化処理を行う。レーザ照射による不純物の活性化処理は、その後の工程である層間絶縁膜の形成後でも可能であるが、クラック等が生じることがあるため、膜構成や膜材料、膜応力等を考慮して、適宜選択することになる。

以上のように、レーザ照射により、島状半導体層１５ａのソース領域１９ａ、ドレイン領域１９ｂ中の不純物の活性化を行なった後、図４（ｄ）に示すように、全面にＳｉＯ_２からなる層間絶縁膜２０を形成する。

その後は、通常の薄膜トランジスタの製造工程に従って、ソース領域の一部及びドレイン領域の一部を露出させるように、層間絶縁膜２０にコンタクトホール（図示せず）を形成し、次いで、コンタクトホールを埋めるように金属の配線層（図示せず）を形成し、パターニングすることにより、ソース電極及びドレイン電極を形成し、水素アニールを行って、ＴＦＴが完成する。

以上のようにして製造されたＴＦＴでは、ゲート絶縁膜１６に、パルス幅３０ｎｓ、フルエンス値１６０ｍＪ／ｃｍ^２のエキシマレーザを照射して焼き締め工程を行っているため、図２の焼き締めＣ＋ＥＬＡ活性化処理のデータに示すように、ドレイン電流の減衰率が小さくなっており、ホットキャリア信頼性が大きく改善されていた。

なお、以上の実施例では、焼き締めのためのエキシマレーザとして、パルス幅３０ｎｓのシングルパルスのエキシマレーザを用いたが、本発明はこれに限らず、パルス幅２００ｎｓのロングパルスのエキシマレーザを用いることにより、より優れたホットキャリア信頼性向上効果を得ることが可能である。

また、以上の実施例では、焼き締めのための光照射としてエキシマレーザを用いたが、本発明はこれに限らず、フラッシュランプを用いることも可能である。

本発明の一実施形態に係る薄膜トランジスタの製造プロセスを示すフロー図である。 ホットキャリアが発生しやすいストレス電圧（ドレイン電圧＝５．５Ｖ、ゲート電圧＝２．１Ｖ）をかけた時間に対するドレイン電流の減衰率の変化を示す特性図である。 本発明の一実施例に係る薄膜トランジスタの製造方法を工程淳に示す断面図である。 本発明の一実施例に係る薄膜トランジスタの製造方法を工程淳に示す断面図である。 シリコン膜上にゲート絶縁膜及びゲート電極を形成した構造にエキシマレーザアニールを施した場合のシリコン膜表面の温度分布を非定常熱伝導解析により得た結果を示す特性図である。

符号の説明

１１…被処理基板，１２…ガラス基板、１３…アンダーコート膜、１４…非晶質半導体層、１５…多結晶半導体層、１５ａ…島状半導体層、１６…ゲート絶縁膜、１７…Ｍｏ層、１８…ゲート電極、１９ａ…ソース領域、１９ｂ…ドレイン領域、２０…層間絶縁膜。

Claims (5)

1. 基板上に島状半導体層を形成する工程、
   前記島状半導体層上にゲート絶縁膜を形成する工程、
   光を照射して、前記島状半導体層とゲート絶縁膜との界面に焼締め処理を施す工程、
   前記ゲート絶縁膜上にゲート電極を形成する工程、
   前記ゲート電極をマスクとして用いて前記島状半導体層に不純物を注入し、所定の間隔を隔てて第１の不純物領域及び第２の不純物領域を形成する工程、及び
   前記島状半導体層に光を照射し、前記第１の不純物領域及び第２の不純物領域中の不純物を活性化する工程
   を具備することを特徴とする薄膜トランジスタの製造方法。
2. 前記焼締め処理に用いる光は、シングルパルスのエキシマレーザであることを特徴とする請求項１に記載の薄膜トランジスタの製造方法。
3. 前記焼締め処理に用いる光は、ロングパルスのエキシマレーザであることを特徴とする請求項１に記載の薄膜トランジスタの製造方法。
4. 前記焼締め処理に用いる光は、フラッシュランプ光であることを特徴とする請求項１に記載の薄膜トランジスタの製造方法。
5. 請求項１に記載の方法により製造されたことを特徴とする薄膜トランジスタ。

Images