JP2009544173A - 絶縁および離散化プロセスのシーケンスの統合のための方法およびシステム - Google Patents

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Abstract

半導体基板を処理するためのシステムが提供される。本システムは、そこに取り付けられた複数のモジュールを有するメインフレームを含む。モジュールは、処理モジュールと、格納モジュールと、搬送機構とを含む。処理モジュールは、コンビナトリアル処理モジュールと、表面調製、熱処理、エッチング、および蒸着モジュール等の従来の処理モジュールとを含んでもよい。一実施形態では、モジュールのうちの少なくとも1つは、複数マスクを格納する。複数マスクによって、一連のプロセスおよび/またはモジュールのうちの別の1つで処理される基板の複数層にわたって、空間的位置および幾何学形状の原位置変動を可能にする。また、基板を処理するための方法も提供される。

Description

半導体製造プロセスがより複雑になるに伴って、改良のための探求は、管理がより困難となる。検証可能な異なる材料だけではなく、プロセスおよびプロセスシーケンスもまた、材料に伴って修正される必要がある場合がある。これらの変数の評価を管理するために、途方もない量の試験を実行し、データが評価されなければならない。材料を評価する勾配変動(gradient variation)のための現在の技術は、必要とされる膨大な量の試験を効率的に実行するために最適化されていない。勾配変動技術の制限の1つは、プロセスシーケンスが、材料評価と組み合わせて評価され得るように、複数ステップにわたって、変動に対応することができないことである。例えば、現在の勾配変動技術は、単一基板上で異なる材料を伴う異なるプロセスおよびプロセスシーケンスを同時に評価する能力を欠いている。
したがって、プロセス、プロセスシーケンス、および材料を単一基板上で試験するための改良技術および関連システムが必要とされる。
本発明の実施形態は、半導体基板を処理するための方法およびシステムを提供する。以下に、本発明のいくつかの発明の実施形態を説明する。
本発明の一側面では、半導体基板を処理するためのシステムが提供される。本システムは、そこに取り付けられた複数のモジュールを有するメインフレームを含む。モジュールは、処理モジュールと、格納モジュールと、搬送機構とを含む。処理モジュールは、コンビナトリアル処理モジュールと、表面調製、熱処理、エッチング、および蒸着モジュール等の従来の処理モジュールとを含んでもよい。一実施形態では、モジュールのうちの少なくとも1つは、複数マスクを格納する。複数マスクによって、一連のプロセスおよび/またはモジュールのうちの別の1つで処理される基板の複数層にわたって、空間的位置および幾何学形状の原位置変動を可能にする。各プロセスは、必ずしも層を形成せず、各プロセスは、全領域に対し空間的位置で必ずしも重複しないことを理解されたい。別の実施形態では、システムは、基板表面の第1のレベルの部位絶縁領域を処理し、基板表面上に互いに重置される複数レベルにわたって、特徴サイズを変更する一方、制御環境を維持するように構成される、処理モジュールを含む。本実施形態では、制御環境は、複数の処理モジュールを封入するフレーム領域内に維持される。
本発明の別の側面では、基板を処理するための方法が提供される。本方法は、基板を受容するステップから開始する。基板の複数領域は、連続式および並行式の組み合わせで処理される一方、逐次処理間のマスクを空間的に変更し、逐次処理は、クラスタツール内で生じるので、悪環境を回避する。回避される悪環境は、空気、湿気、および粒子状汚染物を含み得る。一実施形態では、逐次処理は、真空破壊を被ることなく生じる。別の実施形態では、真空を破壊せずに、クラスタツール内で基板を処理するための方法が提供される。本方法は、第1の特徴セットを有するマスクを伴うチャンバ内で基板を処理するステップから開始する。次いで、基板は、第2の特徴セットを有するマスクを伴うチャンバ内で処理される。一実施形態では、第1の特徴セットを伴うマスクは、初期処理操作のために使用され、次いで、マスクは、チャンバから除去され、第2の特徴セットを有するマスクと交換される。別の実施形態では、基板のコンビナトリアル処理のための方法が提供される。本方法は、従来式に基板を処理するステップから開始する。基板の離散領域上への第1の部位絶縁蒸着が、真空下で実行される。基板の離散領域上への第2の部位絶縁蒸着が、真空を破壊せずに実行される。第2の部位絶縁蒸着は、第1の部位絶縁蒸着によって被覆される領域よりも大きい領域を被覆する。次いで、基板の離散領域への第3の部位絶縁蒸着が、真空を破壊せずに実行される。第3の部位絶縁蒸着は、第2の部位絶縁蒸着によって被覆される領域よりも小さい領域を被覆する。本実施形態は、部位絶縁蒸着領域間のサイズ関係において、第2の部位絶縁領域が、第1の領域よりも大きい領域を被覆し、第3の部位絶縁領域が、第2の領域よりも小さい領域を被覆するように指定される実施例を提供する。しかしながら、代替実施形態では、第2の部位絶縁領域は、第1の部位絶縁領域と異なるサイズであって、または第1、第2、および第3の部位絶縁領域は、すべて異なるサイズである。部位絶縁領域は、異なる幾何学形状および/またはサイズを有してもよいことに留意されたい。
本発明の他の側面は、一例として、本発明の原理を図示する添付の図面を参照しながら、以下の詳細説明によって明らかにされる。
図1は、本発明の一実施形態による、コンビナトリアルプロセスシーケンス統合のための方法を示すフロー図である。 図2は、本発明の一実施形態による、統合高生産性コンビナトリアル(HPC)蒸着システムを図示する簡単な模式図である。 図3は、図2に図示される統合高生産性コンビナトリアル(HPC)蒸着システムのための代替実施形態である。 図4は、本発明の一実施形態による、ライブラリモジュールを図示する簡単な模式図である。 図5A−1〜5A−3および5B−1〜5B−3は、図4のライブラリモジュール内に格納され得る例示的マスクパターンを図示する。 図5A−1〜5A−3および5B−1〜5B−3は、図4のライブラリモジュール内に格納され得る例示的マスクパターンを図示する。 図5A−1〜5A−3および5B−1〜5B−3は、図4のライブラリモジュール内に格納され得る例示的マスクパターンを図示する。 図5A−1〜5A−3および5B−1〜5B−3は、図4のライブラリモジュール内に格納され得る例示的マスクパターンを図示する。 図5A−1〜5A−3および5B−1〜5B−3は、図4のライブラリモジュール内に格納され得る例示的マスクパターンを図示する。 図5A−1〜5A−3および5B−1〜5B−3は、図4のライブラリモジュール内に格納され得る例示的マスクパターンを図示する。 図5Cは、本発明の一実施形態による、部位絶縁処理の際に画定可能な特徴の簡単な模式図であって、特徴は、基板の複数層にわたって、可変的な空間の定義を有する。 図6Aおよび6Bは、本発明の一実施形態による、シャッタガレージを有するHPCモジュールを図示する。 図6Aおよび6Bは、本発明の一実施形態による、シャッタガレージを有するHPCモジュールを図示する。 図7A〜7Dは、本発明の一実施形態による、図6Aおよび6Bのシャッタガレージのシャッタの配向を通して適用され得る種々の構成を図示する。 図7A〜7Dは、本発明の一実施形態による、図6Aおよび6Bのシャッタガレージのシャッタの配向を通して適用され得る種々の構成を図示する。 図7A〜7Dは、本発明の一実施形態による、図6Aおよび6Bのシャッタガレージのシャッタの配向を通して適用され得る種々の構成を図示する。 図7A〜7Dは、本発明の一実施形態による、図6Aおよび6Bのシャッタガレージのシャッタの配向を通して適用され得る種々の構成を図示する。 図8は、本発明の一実施形態による、基板のコンビナトリアル処理のための方法操作を図示するフロー図である。
本発明は、同一参照番号が同一構造要素を示す添付の図面と併せて、以下の詳細な説明から容易に理解されるであろう。
本明細書に記載される本実施形態は、単一基板上で複数材料および複数プロセスステップを評価するために使用可能な、従来のコンビナトリアル処理を実行する能力を有する方法およびシステムを提供する。しかしながら、当業者には、本発明はこれらの特定の詳細の一部またはすべてがなくても実施できることが明らかである。その他の場合、周知のプロセス操作は、本発明を不必要に曖昧にしないように、詳細には説明されない。
本明細書に記載のツールは、単一基板上で、コンビナトリアル方式で、プロセス、プロセスシーケンス、ならびに材料を分析するために利用されてもよい。本明細書に記載の実施形態によって、処理の際またはその間に、基板を悪環境に暴露せずに、所与の基板の複数処理層にわたって、所与の処理層およびそのシークエンシング内において、可変的な幾何学形状を有する所望の材料およびプロセスの空間定義を可能にする。一実施形態では、悪環境の回避は、真空を破壊せずに(すなわち、基板が暴露される環境が、真空状態を維持することを含む制御環境条件下に置かれ続けることによって)達成される。当然ながら、真空状態の維持は、真空が変化し得るが破壊されない状態(すなわち、クラスタツールを内包する部屋においては明白であり得るように、圧力が真空状態から陽圧に移行しない状態)を含む。このように、コンビナトリアルプロセスシーケンス統合は、半導体製造プロセスを最適化するために使用可能である。プロセスシーケンス統合によって、個別のプロセスおよび付随の材料は、単独材料評価とは対照的に評価することが可能となる。以下に詳細に論じられるように、モジュールのうちの1つが、部位絶縁処理ステップを実行するように構成されるコンビナトリアル処理チャンバである、複数のモジュールを有するクラスタツールが提供される。部位絶縁処理は、連続式に処理され得、この処理では、基板のうちの一部位が同時に処理され得る。別の実施形態では、基板上の1つ以上の部位群は、並行式に処理されてもよい。そのような部位群はそれぞれ、順に、連続的に、すなわち、順次式に処理されることが可能である。さらに、従来の処理モジュール、例えば、蒸着チャンバは、クラスタツール内に含められてもよく、すべてまたは実質的にすべての基板が、並行して処理され、本明細書に記載のいくつかの実施形態では、従来式処理と称される場合がある。コンビナトリアルおよび従来の処理モジュールの組み合わせ的な能力を考慮すると、プロセス材料、プロセス、および/またはプロセスシーケンスの任意の数の組み合わせ/順列が評価されてもよい。さらに、基板の領域は、連続的に、並行して、または所与の基板層内あるいは基板層間の連続処理および並行処理のいくつかの組み合わせで、処理されてもよい。したがって、処理操作の順番、ならびに材料の組み合わせは、本明細書に記載の実施形態下、評価されることが可能である。
また、本明細書に記載のツールは、悪環境への基板の暴露を回避する。悪環境は、空気、酸素、湿気、粒子状汚染等を含み得る。基本的に、処理操作におけるプロセスまたは材料に悪影響を及ぼすあらゆる環境条件は、悪環境の構成要素とみなされ得る。チャンバおよびモジュール内と、チャンバおよびモジュール外であるがクラスタツールフレーム環境内の環境および処理条件を制御することによって、プロセスシーケンス統合は、異なる材料に伴って評価されてもよい。一実施形態では、フレーム領域環境と称される場合もあるフレーム環境は、処理チャンバのマスクを切り替えると、またはチャンバ間で基板を移送すると、真空破壊が回避されるように、真空条件下に維持される。加えて、本実施形態は、各処理ステップ後、原位置で内蔵構造を試験する能力を含む。したがって、構造および/または構造を内蔵するための一連のステップのために使用される異なる材料の効果が、最適プロセスおよび構造を判断するために評価することが可能である。言い換えると、以下の実施形態は、材料ライブラリを有するプロセス統合ライブラリの検討または組み合わせを可能にするシステムおよび方法を記載する。本実施形態は、ステップ間の真空破壊を回避し、プロセス操作間で変更する必要がある幾何学形状に適合する。可変的な幾何学形状は、ステップ間またはステップ内の特徴サイズ、形状、位置、分布、配向、個数等を含むが、それらに限定されない。プロセスモジュール内外の制御環境は、悪環境へのあらゆる暴露を回避する。
図1は、本発明の一実施形態による、コンビナトリアルプロセスシーケンス統合のための方法を図示するフロー図である。操作100では、基板が提供される。操作100からの基板は、操作120に規定されるように、従来式に処理されてもよく、または操作110に規定されるように、離散式に処理されてもよい。離散処理は、本発明の一実施形態による、図2および3を参照して、さらに詳述される高生産性コンビナトリアル(HPC)蒸着システムを通して生じる。前述のコンビナトリアル方式で処理された基板は、操作120に図示されるように、随意に、従来式に前もって処理され、または続いて、操作130に図示されるように、従来式に処理されることが可能である。加えて、複数離散処理操作は、任意の従来の処理操作に続いて、またはそれに先立って行われ得ることに留意されたい。当業者は、従来の処理操作は、基板または基板の実質的一部が、市販の蒸着、エッチング、洗浄、および半導体チップの製造の際に使用される他の半導体処理ツールを通して実行されるように均一式に処理されるプロセス操作を示していることを理解されるであろう。したがって、本明細書に記載の操作によって、コンビナトリアル処理およびコンビナトリアルプロセスシーケンス統合アプローチが、端末装置、例えば、集積回路等を内蔵するために必要とされるプロセスフローの所望のセグメントにおいて採用されることが可能となる。次いで、生成される装置または装置の一部等のプロセス領域は、操作140に規定されるように、分析のため、従来の方法を使用して、着目特性に対し試験されることが可能である。操作140の試験プロセスは、図1のフロー図内の多数のステップにおいて行われることが可能であることを理解されたい。つまり、各従来の処理技術および/または各離散処理技術後、個々のプロセスシーケンスおよびシーケンス統合に関する情報を収集するために、試験が行われることが可能である。加えて、試験は、一連のプロセス後に行われてもよい。一実施形態では、試験は、原位置で行われる。当然ながら、試験は、図1の各操作間において随意であって、行われても、行われなくてもよい。本実施形態の説明から理解されるように、多くの代替組み合わせ/順列が、本明細書に記載の設計/システムを通して達成可能である。したがって、具体的に述べられる例示的実施形態は、制限を意図するものではない。
図2は、本発明の一実施形態による、統合高生産性コンビナトリアル(HPC)蒸着システムを図示する簡単な模式図である。HPC蒸着システムは、複数の処理モジュールを支持するフレーム400を含む。フレーム400は、一実施形態による、単一のフレームであってもよいことを理解されたい。しかしながら、本明細書に記載のモジュールを支持し、複数のモジュール間の基板の搬送を可能にするように構成される任意の好適な構造が、本明細書に記載の本実施形態とともに利用されてもよい。例えば、フレーム400は、統合された複数の別個のピースであり得る。ロードロック/工場インターフェース402は、HPC蒸着システムの複数のモジュールへのアクセスを提供する。一実施形態によると、ロードロック/工場インターフェース402は、FOUPを含んでもよい。ロボット414は、モジュール間の基板(およびマスク)の移動およびロードロック402内外への移動を提供する。モジュール404は、一実施形態によると、配向/脱気モジュールであってもよい。つまり、モジュール404は、一実施形態では、基板を位置合わせ(align)し得る。基板上の切り欠きまたは他のマーキングを通して、モジュール404は、複数のモジュール内に基板を一貫して載置するために、この位置合わせ機能を実行してもよいことを理解されたい。加えて、モジュール404は、脱気モジュールとして機能してもよく、本明細書に記載の蒸着プロセス等の任意の処理前(または後)、基板は、モジュール404において脱気してもよい。モジュール406は、本発明の一実施形態によると、清浄モジュールであってもよい。モジュール406によって実行される洗浄は、プラズマベースまたは非プラズマベースのプロセスであってもよい。一実施形態では、洗浄は、蒸気ベースのプロセスであることができる。洗浄は、乾式プロセスであってもよいが、乾式洗浄プロセスに制限されず、半導体処理において使用される湿式洗浄プロセスもまた、組み込まれてもよい。半導体製造操作において一般的に使用される任意の既知の洗浄プロセスのいずれかが、モジュール406において実行されてもよい。例えば、アルゴン含有スパッタ洗浄または水素含有反応性洗浄が、モジュール406を通して行われることが可能である。モジュール408は、本発明の一実施形態によると、ライブラリモジュールと称される。モジュール408では、処理マスクとも称される、複数のマスクが格納される。マスクは、これらのモジュールで処理されている基板に一定のパターンを適用するために、コンビナトリアル処理モジュールにおいて使用されてもよい。ライブラリモジュール408のさらなる詳細は、図4を参照して提供される。ライブラリモジュール408およびその中に含まれるマスクは、特徴が処理される基板の層にわたって空間的に変化することを許容することに理解されたい。さらに、部位絶縁処理は、本明細書に記載の高生産性コンビナトリアル(HPC)蒸着システムにおける処理の際、真空破壊を生じることなく、複数層にわたる空間定義とともに実行することが可能である。HPC蒸着モジュールの制御環境処理と連動して、異なるマスクを通して特徴セットを空間的に変更する能力は、種々の材料構成要素を種々のプロセスシーケンスと独立してまたは同時に評価するための強力なツールを提供する。言い換えると、モジュール408は、HPCモジュールと組み合わせて、材料およびプロセスライブラリとともに、プロセスシーケンスの評価および結合を可能にする。
モジュール410は、本発明の一実施形態によると、HPC物理蒸着モジュールを含む。モジュール410は、シャッタガレージ410aおよび410bを含む。シャッタガレージ410aおよび410b内の可動シャッタは、モジュール410に供給されるマスクをモジュール408から部分的に遮蔽するために、平面方向に移動可能である。つまり、ライブラリモジュール408からのマスクは、ロボット414によって、モジュール410に供給される。シャッタガレージ410aおよび410bは、モジュール410に提供されるマスクを一部被覆するために、平面方向に移動可能なシャッタを含む。当然ながら、プロセスマスク全体が暴露されてもよい。シャッタガレージ410aおよび410bの機能は、図5〜7に関連して、より詳細にさらに記載される。処理の際、シャッタは、勾配処理を可能にする、または暴露パターンを変更するために使用可能であることを理解されたい。さらに、ライブラリモジュール408を通して可能となる特徴を空間的に変更する能力と組み合わされると、非常に柔軟なコンビナトリアル/非コンビナトリアルプロセス統合ツールが提供される。
一実施形態では、HPCモジュール410は、同時、並行、または高速連続であるような(i)設計、(ii)合成、(iii)処理、(iv)プロセス順序付け、(v)プロセス統合、(vi)装置統合、(vii)分析、または(viii)2つ以上の化合物、組成、混合物、プロセス、または合成条件、あるいはそれらから派生する構造の特徴化のために使用される、手技、方法、プロセス、試験手段、合成法、技術、またはそれらの組み合わせを実行可能である。試験手段は、集積回路デバイスの設計、プロセス開発、製造プロセス必要条件および製造プロセス制御に使用される、試験構造またはチップ等の物理的、電気的、光分解および/または磁気的特徴化デバイスを含むがこれらには限定されない。
モジュール412は、本発明の一実施形態によると、従来の蒸着モジュールを含む。モジュール412は、本発明の一実施形態による、従来の物理的気相蒸着(PVD)、化学気相蒸着蒸着(CVD)、原子層蒸着(ALD)、プラズマ強化原子層蒸着(PEALD)、高速熱処理(RTP)等のプロセスを実行するように構成されるモジュールを含んでもよい。したがって、HPCモジュール410が、部位絶縁処理を実行し得る一方、モジュール412は、従来の技術に基づいて、基板(例えば、ウエハ)全体に並行処理を行う。図2は、モジュールの特定の構成を図示するが、本構成は、制限することを意図していないことを理解されたい。つまり、モジュール410等のHPC蒸着モジュールが含まれる限り、モジュールの任意の組み合わせが、HPC蒸着システムに組み込まれてもよい。したがって、図2の処理システムの多数の構成が可能である。一実施形態では、ライブラリモジュール408によって提供される機能性は、プロセスマスクの格納専用のロードロックモジュールを通して提供されてもよいことに留意されたい。
当業者は、コントローラによって、本明細書において参照される操作およびプロセスを制御してもよいことを理解するであろう。つまり、特定のプロセスに対するレシピが、コントローラのメモリ内にプログラムされ、コントローラは、クラスタツールのモジュールの弁、電源、ロボット、および他の物理的デバイスを操作して、所望の機能性を達成することによって、レシピを実行する。コントローラは、プロセス、原位置試験のプロセス結果を確認し、さらにレシピを修正するためのグラフフィカルユーザインターフェースを有するコンピュータシステムの一部であってもよい。コンピュータデバイスは、中央処理装置(CPU)、メモリ、メモリとCPUとの間の通信用バス、入/出力機能、およびディスプレイを含み得る。一実施形態では、中央制御装置、すなわち、コンピュータデバイス411が、HPCシステムのプロセスを制御してもよい。別様に、各モジュールは、中央コンピュータデバイス411と通信するコントローラを有してもよい。当然ながら、コントローラは、いくつかのモジュールに対しローカルであってもよく、他のモジュールは、中央コンピュータデバイス411を通して制御されてもよい。
フレーム400内の環境は制御され、実行される処理操作に対して支障にならない環境を提供する。一実施形態では、環境は、制御不活性環境において作動してもよい。例えば、酸素は、環境から送出され、不活性ガスと入れ替えられてもよい。酸素と入れ替えるために送入可能なガスの実施例は、例えば、基板処理操作に負の反応を示さないアルゴン、窒素、および他の不活性ガスであってもよい。本実施形態では、酸素は、後続処理に先立っておよび/またはその間に、処理基板のあらゆる酸化を回避するために十分なレベルに除去される。別の実施形態では、フレーム400内の環境は、真空に維持される。本実施形態では、モジュール内の圧力は、約1Torr〜約10-10Torrに維持されてもよい。環境は、最初に、一定の真空レベルまで減圧されてもよく、次いで、プロセスガスがそれぞれのチャンバ内に注入されると、真空状態が維持されることを理解されたい。さらに、最初に、約10-6〜10-10Torr等、低圧力まで減圧することによって、存在するあらゆる汚染物が、本質的に除去される。一実施形態では、一体型メインフレームが気密であるため、環境が制御され、あらゆる汚染物のフレーム環境への侵入から保護される。
当然ながら、別の実施形態では、環境は、陽圧に維持されてもよく、環境の制御は、実行される処理操作に従って維持されるため、提供される実際の領域は、例示的であって、制限することを意図していないことを理解されたい。当業者は、多数の技術を利用して、基板、マスク、基板上で実行されるプロセス、および/またはこれらのプロセスによって画定される構造に導入されるいかなる悪影響も及ぼさずに、モジュール間およびフレーム環境を通して、基板およびマスクの移動を可能にするように、湿気、湿度、粒状物質、温度、圧力、および環境の任意の他の特性を制御してもよいことを理解するであろう。
図3は、図2に図示される統合高生産性コンビナトリアル(HPC)蒸着システムの代替実施形態である。図3では、本発明の一実施形態による、複数の処理モジュールを有するツールを提供するために、2つのメインフレーム400−1および400−2は、ともに結合される(また、2つのメインモジュールを有する一体型クラスタツールとしても知られており、例えば、米国特許第5,186,718号および第6,977,014号参照)。メインフレーム400−1は、一例示的実施形態では、その周囲にクラスタ化されたロードロック402、配向/脱気モジュール404、洗浄モジュール406、ライブラリモジュール408−1、およびHPCモジュール410−1を有する。ロボット414−1は、処理モジュール間基板および/またはマスクの転位および移動と、クラスタツールの侵入および脱出を提供する。モジュール500−1および500−2は、メインフレーム400−1およびメインフレーム400−2に付随するシステム間の通過機能を提供する。加えて、モジュール500−1および500−2は、2つのメインフレーム400−1と400−2との間で移送される基板および/またはマスクに配向機能を提供してもよい。メインフレーム400−2は、その周囲にクラスタ化される複数の処理モジュールを有する。モジュールは、従来の処理(例えば、蒸着、表面調製、処理等)モジュール412−1および従来の処理モジュール412−2を含む。また、HPCモジュール410−2およびHPCモジュール410−3が、処理モジュールとして提供される。モジュール408−2は、本発明の一実施形態による、複数の処理マスクを保持するライブラリモジュールである。
従来の処理モジュールは、物理的気相蒸着(PVD)、化学気相蒸着(CVD)、プラズマ強化化学気相蒸着(PECVD)、原子層蒸着(ALD)、プラズマ強化原子層蒸着(PEALD)、イオン誘起原子層蒸着(II−ALD)、ラジカル強化原子層蒸着(REALD)等、および関連モジュールを含むことが可能である。また、従来の処理モジュールは、熱、レーザ、UV、IR、マイクロ波、電子ビーム、イオン、および当技術分野において周知の他の形態の処理モジュールを含むことが可能である。
一実施形態では、HPCモジュールのうちの少なくとも1つは、物理的気相蒸着(PVD)を実行するように構成される。他の実施形態では、HPCモジュールの少なくとも1つは、化学気相蒸着(CVD)、プラズマ強化化学気相蒸着(PECVD)、原子層蒸着(ALD)、原子層蒸着(PEALD)、イオン誘起原子層蒸着(II−ALD)、ラジカル強化原子層蒸着(REALD)、熱処理、レーザ処理、UV処理、IR処理、マイクロ波処理、電子ビーム処理、およびイオン処理のうちの少なくとも1つを実行するように構成される。
図3は、複数のメインフレームが、さらなる処理の組み合わせおよび順列を提供するために統合される代替実施形態を示すために提供される。追加処理モジュールを提供し、可変量の処理操作を支持するために、任意の数のメインフレームがともに統合されてもよいことを理解されたい。ライブラリモジュール408−1および408−2内では、特徴が、真空破壊を必要とせずに、基板の処理の際、複数の層にわたって画定され得るように、その中に提供されるマスクは、異なる幾何学形状の適合を可能にする。別様に、1つのライブラリモジュールが、チャンバの通過に伴って、モジュール500−1および500−2を用いて、蒸着システム全体にマスクセットを提供することが可能である。したがって、本明細書に記載の本実施形態は、複数材料を試験可能であるだけではなく、一連のステップ、すなわち、プロセスシーケンスもまた、試験マトリクス内に含めてもよい。つまり、本明細書に記載のシステムは、最適プロセスシーケンスを判断するために、異なる材料が組み込まれ、評価され得るだけではなく、プロセスおよびプロセスシーケンスも修正され得るように、基板の複数の層にわたって、コンビナトリアル処理および非コンビナトリアル処理を可能にする。プロセスシーケンスは、処理ステップの順番、およびそれらのステップの対応する操作条件、例えば、物理的気相蒸着(PVD)の場合のように、温度、圧力、ガス流、ガス種、ガス比、電力、時間、作業周期、頻度等、ならびに半導体処理操作に付随する任意の他の処理パラメータを含んでもよい。ライブラリモジュール408−1および408−2によって提供されるマスクは、ライブラリモジュール自体内で、あるいは配向モジュール500−1または500−2内で配向されてもよいことを理解されたい。また図3は、本明細書に記載の本実施形態のモジュールの組み合わせを通して提供される多数の構成の一つの例示的な図に過ぎない。
図4は、本発明の一実施形態による、ライブラリモジュールを図示する簡単な模式図である。ライブラリモジュール408は、その中に格納される複数のマスク600を含む。マスク600は、本発明の一実施形態による、対応する棚602上に静置してもよい。しかしながら、マスク600は、本発明の一実施形態による、ライブラリモジュール内のマスクを支持するように構成される多数の他の構造上に静置してもよい。つまり、マスクは、ロボットをマスク600にアクセス可能にする任意の好適な構造上に静置してもよい。当然ながら、構造は、清浄環境に好適であって、マスク材料に適合する。モジュール408は、本発明の一実施形態に従って、回転移動および垂直移動が可能である。当業者は、任意の好適なモータが、鉛直方向の高さの制御ならびにシャフト604周囲の回転を提供可能であることを理解するであろう。ライブラリモジュール408内に格納されるマスク600は、コンビナトリアル処理モジュール等のモジュール内外へ移動する。マスク600は、例えば、図5A−1〜5A−3および5B−1〜5B−3に図示されるように、種々のパターンおよびその上に含まれる特徴サイズを有する。上述のように、一実施形態では、ロードロックモジュールは、ライブラリモジュールとして代替してもよい。
図5A−1〜5A−3および5B−1〜5B−3は、図4のライブラリモジュール内に格納され得る例示的マスクパターンを図示する。幾何学的および/または特徴サイズ機能が可変である任意の数の異なるマスクパターンが、プロセス要件に応じて採用され得るので、図示されるマスクパターンは、例示的であって、制限することを意図するものではないことを理解されたい。マスクパターンは、いくつかの開口、開口サイズ、開口形状、開口配向、開口位置、および開口分布等の変形例を含んでもよいが、それらに限定されない。
図5A−1では、いくつかの横列を有するマスクパターンが提供される。図5A−2のパターンは、基板にわたって、いくつかの縦列を有するパターンを含む。図5A−3のパターンは、マスク全体にいくつかの円を含む。加えて、上述のシャッタガレージ内のシャッタの操作は、図5A−1〜5A−3に図示されるマスクの一部を暴露するために使用されてもよいことを理解されたい。例えば、図5A−3に関し、シャッタは、マスクがシャッタ位置を通して修正可能であるように、円の一部を遮蔽してもよい。多数の他のパターンおよび形状/幾何学形状が、マスク上で再現可能であって、図5A−1〜5A−3に図示される3つのパターンは、例示的であって、制限することを意図しないことを理解されたい。一実施形態では、単一マスク上の特徴のパターンは、マスクの異なる部分上のサイズと異なってもよい。
図5B−1〜5B−3は、本発明の一実施形態による、移送可能マスクの組み合わせを図示する。図5B−1〜5B−3では、金属マスクが、最初に使用され、図5Cの第1の金属層620を画定する。次いで、図5B−2の絶縁マスクが使用され、図5Cの絶縁層622を画定する。最後に、図5B−3の金属マスクが使用され、図5Cの上部金属層624を画定する。これは、図5Cに図示されるように、機能的金属−絶縁体−金属キャパシタ構造を画定するために、処理される基板の層にわたって、パターンをもたらす。移送可能マスクを採用することによって、金属1領域と金属2領域との間の適切な電気絶縁性を保証するために、層622の絶縁体領域は、層620の金属1領域より大きく作られ得、層624の金属2領域は、層622の絶縁体領域よりも小さく作られ得ることを理解されたい。
図5Cは、部位絶縁処理の際に画定可能な特徴の簡単な模式図であって、特徴は、本発明の一実施形態に従って、基板の複数層またはその上で実行される複数プロセスステップにわたって、可変的な空間の定義を有する。図5Cは、メモリ要素として機能し得る金属−絶縁体−金属構造を図示する。金属層624は、絶縁層622上に配置され、順に、金属層620上に配置される。図示されるように、各層間および上部と底部電極と間に絶縁を提供し、あらゆる短絡を防止するために、層(620〜622および622〜624)のそれぞれの間に空間変動が提供される。当業者は、勾配アプローチが、本幾何学形状を達成不可能であることを理解するであろう。図5B−1〜5B−3のマスクパターンは、図5Cの構造と、本処理を可能にするHPCモジュール内外へマスクを移動させる能力を達成する。さらに、本評価が不可能である勾配技術とは対照的に、層620、622、および624によって画定される構造間のインターフェースは、評価されることができる。
上述のように、マスクは、ライブラリモジュールからコンビナトリアルモジュール内外へ移動可能であって、フレーム領域内の環境は、プロセスシーケンスが、物理的、機械的、化学的、電気的、光学的、磁気的、および/またはそれらの任意の組み合わせの着目特性の有害な摂動を及ぼさずに評価可能であるように、あらゆる真空破壊または悪環境への暴露を回避する。ライブラリモジュール内の異なるマスクおよびこれらのマスクを処理チャンバ内外へ移動させる能力は、プロセスシーケンス内に導入される変動を可能にする一方、集積回路の実際の構造を画定する。つまり、図6CのMIM、またはトレンチ、ビア、トランジスタ、キャッピング層、バリア層、接着層等、任意の半導体構造が評価のために達成可能である。移送可能マスクを有するシステムを通して可能な変動の一部は、周期性、特徴サイズ、特徴形状、特徴分布、開口率、配向、および/またはそれらの任意の組み合わせを含むことを理解されたい。さらに、処理操作は、コンビナトリアル処理および従来の処理、ならびにそれら2つの組み合わせを結合してもよい。例えば、単一マスクを使用して、順次的方法で、基板の領域の一部を処理してもよい。一例示的実施形態では、基板の4分の1の領域が、同一マスクで順次的に処理されてもよい。したがって、一側面から、4分の1の領域は、連続的に処理されるが、しかしながら、各4分の1の領域を画定するサブ領域が、並行して処理される。
図6Aおよび6Bは、本発明の一実施形態による、シャッタガレージを有するHPCモジュールを図示する。図6Aでは、処理モジュール410は、シャッタガレージ410aを含む。シャッタガレージ410aは、固定または可動シャッタを含んでもよい。つまり、シャッタガレージ410aは、固定シャッタを保持または収容し、処理モジュール410内のマスク(または基板)の半分または他の固定部分の一部を遮蔽するように構成されてもよい。別様に、シャッタガレージ410aは、可動シャッタを保持し、処理モジュール410内のマスク(または基板)の任意の部分を遮蔽する、またはいずれも遮蔽しないように構成されてもよい。処理モジュール410は、本発明の一実施形態による、上述の高生産性コンビナトリアル蒸着モジュールであることを理解されたい。図6Aでは、処理モジュール410は、単一シャッタガレージ410aを有する。別様に、図6Bは、複数のシャッタガレージ410aおよび410bを有する処理モジュール410を図示する。図6Aを参照して述べられたように、シャッタガレージ410aおよび410bは、固定または可動シャッタを格納してもよいことを理解されたい。
加えて、図6Bのシャッタガレージは、互いに対向して位置付けられる一方、本発明の一実施形態では、1つのシャッタガレージは、別のシャッタガレージに対し90度の角度であってもよい。当然ながら、シャッタガレージは、処理モジュールから離れた任意の配向または配向の組み合わせで配置されてもよい。さらに、固定マスクは、例えば、ライブラリモジュールから、HPCモジュール内に移送されてもよい。別様に、プロセスによってそれが可能となる一実施形態では、マスクは、シャッタガレージ内に存在し、それによって、ライブラリモジュールの必要性を排除することが可能である。マスクがシャッタガレージ内に存在する実施形態では、複数パターンおよび幾何学形状が、マスク上およびマスクの回転を通して画定され得、複数の層にわたる空間変動を伴う部位絶縁処理が達成可能である。例えば、図5B−1〜5B−3を参照すると、単一マスクは、図5B−1のパターンの半分および図5B−2のパターンの半分を含んでもよい。次いで、図5Cに具現化されるように、シャッタの回転および使用を通して、空間変動を伴う部位絶縁処理が達成される。当然ながら、マスクの回転は、シャッタガレージ内に配置されるロボットまたは好適な機構を通して生じてもよい。また、マスクから独立して、基板が回転または移動され、空間変動を伴う部位絶縁処理を達成してもよいことを理解されたい。
図7A〜7Dは、本発明の一実施形態による、図6Aおよび6Bのシャッタガレージ内に収容されるシャッタの配向を通して適用され得る種々の構成を図示する。図7Aでは、可動シャッタ900は、基板902の一部を遮蔽している。可動シャッタ900は、基板902の面と略平行な平面方向に移動してもよい。本平面方向は、矢印904によって図示される。図7Bでは、基板902の複数部分を遮蔽するために、2つのシャッタが使用される。シャッタ900−1および900−2はそれぞれ、基板902の対応する端部を遮蔽し、それによって、暴露される基板902の中間部分を残す。シャッタ900−1および900−2は、再び、矢印904によって図示される方向に移動する。当業者は、多数の技術を使用して、シャッタ900−1および900−2の移動を提供してもよいことを理解するであろう。例えば、シャッタの一端は、コントローラに従って、一定量移動または前進する延長アームに固定してもよい。別の実施形態では、シャッタ900−1および900−2は、定位置に固定されてもよい。
図7Aおよび7Bは、基板の暴露を制限するためのシャッタの移動を図示するが、シャッタはまた、基板上に配置されるマスクの暴露を制限するために使用されてもよい。図7Cおよび7Dは、基板上に配置されるマスクの一部を遮蔽するように構成されるシャッタを図示する。図7Cでは、シャッタ900は、マスク906の一部を遮蔽する。したがって、マスク906下に配置される基板は、マスク906の暴露される部分を通るプロセスのみ受ける。図7Dでは、シャッタ900−1および900−2は、マスク906の一部を遮蔽する。マスク906は、処理モジュール内で回転されてもよく、マスクが、その上に画定される種々のパターンを有する場合、種々のパターンは、本発明の一実施形態による、マスクの回転を通して適用されてもよいことを理解されたい。別の実施形態では、例えば、基板が置かれる台座または基板支持部を回転させることによって、基板自体が回転可能である。
図8は、本発明の一実施形態による、基板のコンビナトリアル処理のための方法操作を図示するフロー図である。操作950では、市販の設備を通して基板上で一般的に実行される表面調製、表面処理、蒸着、またはエッチング技術等の従来の処理技術が、ここで実行されてもよい。操作950は、任意であってもよいことに留意されたい。一実施形態では、基板は、ブランケット蒸着、または以前に実行された任意の他の処理操作とともに提供可能である。次いで、本方法は、操作952に進み、基板の離散領域上で第1の部位絶縁蒸着が、真空条件下で実行される。第1の部位絶縁蒸着は、基板の第1の領域を被覆する。ここでは、図2および3に関して記載されたHPC蒸着システムによって、本部位絶縁処理を達成してもよい。次いで、本方法は、操作954に進み、第2の部位絶縁蒸着が、真空を破壊せずに、基板の離散領域上で実行される。第2の部位絶縁蒸着は、第1の領域より大きい第2の領域を被覆する。操作954では、プロセスシーケンス統合が生じ、操作952によって、第1の層を敷設し、操作954によって、第1の層上に第2の層を敷設する。しかしながら、マスクを変更し、真空条件を維持する能力のため、第2の部位絶縁蒸着は、第1の領域全体および第1の領域を越えた一部追加領域を被覆する。一実施形態では、本操作が、空間変動に伴って絶縁層を提供するため、ブランケット蒸着操作は、操作954において実行されてもよい。
次いで、図8の方法は、操作956に進み、第3の部位絶縁蒸着が、真空を破壊せずに、基板の離散領域上で実行される。第3の部位絶縁蒸着は、第3の部位絶縁蒸着が、第2の部位絶縁蒸着によって、第1の部位絶縁蒸着から絶縁されるように、第2の領域よりも小さい第3の領域を被覆する。真空を維持することによって、基板は、あらゆる酸化条件に暴露されず、処理が同一システムにおいて生じることを理解されたい。図8の実施形態は、一実施形態では、図5Cの構造をもたらす。本実施形態では、金属と絶縁層との間の絶縁および上部と底部金属電極との間の絶縁が存在する。材料およびプロセスシーケンスの試験は、上述の方法操作のそれぞれの間に実行されてもよいことを理解されたい。図8に対し論じられた操作の順番は、制限することを意図していないことをさらに理解されたい。その結果、ブランケットステップは、任意であって、例えば、ブランケットウエハがベンダから購入され得る他の場所で実行することも可能である。加えて、ブランケット蒸着プロセスは、上述の操作のいずれかの間に生じることが可能であって、それによって、空間変動に伴って絶縁層を提供するための別の技術を可能にする。上述のように、図8の実施形態は、例示的であって、制限を意図するものではない。別の実施形態では、1つの層にわたる2つの特徴の構成は異なる。
したがって、本明細書に記載の本実施形態は、処理の際に導入される真空破壊の必要なく、複数層にわたって、調節可能空間定義とともにコンビナトリアルウエハ処理および部位絶縁処理を提供する。複数マスクと、プロセス構成要素を悪環境に暴露せずに、処理モジュール内のマスクを除去および交換、あるいはマスクまたはウエハを回転させる能力は、処理される基板の一連のプロセスにわたって、空間的位置および幾何学形状の変動を可能にする。真空破壊の必要性の排除は、酸化、空気、湿気、汚染への暴露、あるいは非清浄または悪環境への暴露を回避する。上述の実施形態は、基板の複数層にわたって、特徴の幾何学形状および位置の原位置変動をさらに可能にする。故に、プロセスシーケンスにわたる変動は、全プロセスシーケンス統合にわたる最適条件により効率的に達するために、そのシーケンスに対し使用される材料およびプロセスと同様に試験されてもよい。プロセスシーケンスの試験は、比較的に大群の材料、プロセス、およびプロセスシーケンス統合候補が、系統的に、比較的に小群の材料、プロセス、およびプロセスシーケンス統合候補に絞り込まれる段階で生じてもよい。次いで、小群の材料、プロセス、およびプロセスシーケンス統合は、候補が小規模の処理環境、例えば、単一ウエハのコンビナトリアル処理において評価される一方、大規模に処理条件を模倣し、材料、プロセス、およびプロセスシーケンス統合候補の比較的に小群の最善の可能組み合わせを特定する。
以下に番号付けされた請求項において具体的に述べられていない追加請求項として、真空を破壊せずに、クラスタツール内で基板を処理するための方法を含み、第1の特徴セットを有するマスクによって、チャンバ内で基板を処理するステップと、第1の特徴セットを有するマスクをチャンバから除去するステップと、第2の特徴セットを有するマスクをチャンバに提供するステップと、第2の特徴セットを有するマスクによって、チャンバ内の基板を処理するステップの方法操作を含む。一実施形態では、第1の特徴セットおよび第2の特徴セットは異なる。別の実施形態では、第1の特徴セットおよび第2の特徴セットは、開口サイズ、開口形状、開口配向、開口数、開口位置、および開口分布から成る群から選択される。また、本方法は、第1の特徴セットと第2の特徴セットとの間で切り替えるために、シャッタを転位するステップを含んでもよい。第1の特徴セットを有するマスクによって、チャンバ内の基板を処理する方法操作は、第1の特徴セットを有するマスクによって、基板の一部の部位絶縁処理を逐次的に実行するステップを含み、逐次的に実行するステップは、連続処理、並行処理、ならびに連続および並行処理のうちのいくつかの組み合わせから成る群から選択される処理シーケンスを含み、処理シーケンスは、コンビナトリアルプロセス操作および従来のプロセス操作の両方を含む。また、本方法は、処理から生じる機能的構造を原位置で試験するステップと、第1の特徴セットを有するマスクによって、チャンバ内の基板を処理する際、チャンバ外に第2の特徴セットを有するマスクを格納するステップと、第2の特徴セットを有するマスクによって、チャンバ内の基板を処理する際、第1の特徴セットを有するマスクをチャンバ外に格納するステップとを含む。
さらなる請求項は、基板を処理するためのシステムを含み、本システムは、そこに取り付けられた複数のモジュールを有する一体型メインフレームと、一体型メインフレーム内に配置される搬送機構とを含み、搬送機構は、複数のモジュール間の基板を移送するように構成され、複数のモジュールのうちの少なくとも1つは、複数マスクを格納し、複数マスクは、基板の複数層にわたって、特徴サイズの原位置変動を可能にし、複数マスクは、基板に適用される一連のプロセスにわたって、空間的位置および幾何学形状の原位置変動をさらに可能にする。一実施形態では、複数マスクはそれぞれ、異なる幾何学形状パターンを画定する。別の実施形態では、複数マスクのうちの1つは、第1のパターンを画定する第1の領域と、第2のパターンを画定する第2の領域とを含む。ここでは、シャッタと組み合わせた複数マスクのうちの1つの回転によって、第1の領域または第2の領域が暴露されるかが画定される。本システムは、複数の処理モジュールのうちの少なくとも1つ内に複数マスクのうちの1つのための支持構造を含み、支持構造は、軸の周囲を回転可能であって、支持構造は、垂直に調節可能である。一実施形態では、複数のモジュールのうちの残りは、基板の部位絶縁処理を実行するように構成されるコンビナトリアルモジュールである。コンビナトリアルモジュールは、コンビナトリアルモジュール内に配置される複数マスクのうちの1つの一部を遮蔽するように構成される可動シャッタを含む。本システムは、基板の表面上で従来の蒸着操作を実行するように構成される蒸着モジュールを含み、搬送機構は、複数のモジュールのうちの残りとの間で基板を搬送する一方、真空破壊を回避するように構成される。本システムでは、プロセスシーケンス統合が実行される一方、制御環境を維持する。別の実施形態では、複数コンビナトリアルモジュールが提供される。
さらに別の一連の請求項は、フレームの周囲にクラスタ化される複数の処理モジュールを有する半導体処理システムを含み、複数の処理モジュールのうちの少なくとも1つは、複数のマスクを格納するように構成され、複数のマスクはそれぞれ、その上に画定される対応するマスクパターンを有し、複数の処理モジュールは、複数のマスク間を循環し、基板の連続平面レベル上で処理操作を実行するように構成されるコンビナトリアル処理モジュールを含み、複数のマスクおよび基板は、フレーム領域内に画定される制御環境に留まる。コンビナトリアル処理モジュールは、コンビナトリアル処理モジュール内に載置されるマスクの一部を遮蔽するように構成される可動シャッタを含む。別の実施形態では、コンビナトリアル処理モジュールは、複数の処理モジュールのうちの少なくとも1つとコンビナトリアル処理モジュールとの間のマスクを入れ替えることによって、複数のマスク間を循環するように構成される。別の実施形態では、制御環境は、酸素量、湿気量、および粒子状汚染量のうちの1つ以上を制御し、フレーム領域は、複数の処理モジュールを封入する。複数の処理モジュールは、基板の表面にわたって材料の層を蒸着するように構成される従来の蒸着モジュールを含んでもよく、本システムは、フレームの中央領域内に位置する搬送機構を含み、搬送機構は、複数の処理モジュールのそれぞれへのアクセスを有する。一実施形態では、本システムは、フレームの周囲にクラスタ化される別の複数の処理モジュールを有する別のシステムと統合され、別の複数の処理モジュールは、別のコンビナトリアル処理モジュールを含む。別の実施形態では、コンビナトリアル処理モジュールは、物理的気相蒸着(PVD)、化学気相蒸着(CVD)、プラズマ化学気相蒸着(PECVD)、原子層蒸着(ALD)、プラズマ強化原子層蒸着(PEALD)、イオン誘起原子層蒸着(II−ALD)、ラジカル強化原子層蒸着(REALD)、熱処理、レーザ処理、紫外線(UV)処理、赤外線(IR)処理、マイクロ波処理、電子ビーム処理、およびイオン処理から成る群から選択される処理操作を実行するように構成される。
さらに別の一連の請求項は、少なくとも1つ基板を受容するように構成される一体型メインフレームと、一体型メインフレームに結合される複数の処理モジュールであって、複数の処理モジュールは、ライブラリモジュールおよびコンビナトリアル蒸着モジュールを含み、ライブラリモジュールは、処理マスクを格納し、コンビナトリアル蒸着モジュールは、蒸着間に真空破壊を生じさせずに、異なる特徴セットを有する処理マスクを使用して、少なくとも2つの材料の層の部位絶縁蒸着を基板上で実行するように構成される、複数の処理モジュールと、一体型メインフレーム内に配置されるハンドラであって、複数の処理モジュール間を少なくとも1つ基板を移動させ、ライブラリモジュールとコンビナトリアル蒸着モジュールとの間の処理マスクを移動させるように構成される、ハンドラとを備える、コンビナトリアル処理のための蒸着システムを含む。一実施形態では、複数の処理モジュールおよびハンドラは、フレーム領域内に封入され、制御環境が、フレーム領域内に提供される。制御環境は、酸素量、湿気量、および粒子状汚染量のうちの1つ以上を制御するステップを含む。別の実施形態では、ライブラリモジュールは、軸の周囲を回転し、垂直方向に移動するように構成される。
本発明の一部を形成する本明細書で説明されたすべての操作は、有用な機械操作である。また、本発明は、これらの操作を実行するためのデバイスまたは装置にも関する。装置は、必要な目的のために特別に構成することが可能であり、あるいは、装置は、コンピュータに格納されているコンピュータプログラムによって選択的に作動または設定される汎用コンピュータにすることが可能である。特に、種々の汎用機械を、本明細書の教示に従って書かれたコンピュータプログラムで使用することが可能であり、あるいは、必要な操作を実行するより特殊な装置を構成することのほうが便利な場合もある。
前述の発明は、理解を明確にする目的のために、いくぶん詳細に説明されたが、一定の変更および修正は、添付の請求項の範囲内で実践することが可能なことは明らかであろう。したがって、本実施形態は、説明のためであって、限定ではないとみなされるとともに、本発明は、本明細書に与えられた詳細に限定されず、添付の請求項の範囲および相当内で修正されてもよい。請求項において、要素および/またはステップは、請求項に明示的に記載されない限り、操作の特定の順番を示唆するものではない。

Claims (18)

  1. クラスタツール内で基板を処理するための方法であって、
    前記基板を受容するステップと
    連続式および並行式の組み合わせで、前記基板の複数領域を逐次的に処理する一方、前記逐次処理間のマスクを空間的に変更するステップであって、前記逐次処理は、前記クラスタツール内で行われることによって、悪環境の回避する、ステップと
    を含む、方法。
  2. 前記悪環境は、空気、湿気、および粒子状汚染から成る群から選択される、請求項1に記載の方法。
  3. 前記基板の前記複数領域を逐次的に処理する前記方法操作は、真空破壊を回避するステップを含む、請求項1に記載の方法。
  4. 前記マスクを空間的に変更するステップは、前記マスクを回転するステップまたは前記基板を回転するステップのうちの1つによって達成される、請求項1に記載の方法。
  5. 前記マスクを空間的に変更するステップは、前記マスクを異なる特徴セットパターンを有する別のマスクに変化させることによって達成される、請求項1に記載の方法。
  6. 前記マスクを空間的に変更するステップは、前記マスクの一部を遮断することによって達成される、請求項1に記載の方法。
  7. 前記マスクの一部を遮断するステップは、第1の位置から第2の位置まで、前記マスク上に配置される可動シャッタを移行させるステップを含む、請求項6に記載の方法。
  8. 基板のコンビナトリアル処理のための方法であって、
    真空下、前記基板の離散領域上で第1の部位絶縁蒸着を実行し、前記第1の部位絶縁蒸着は、第1の領域を被覆するステップと、
    前記真空を破壊せずに、前記基板の前記離散領域上で第2の部位絶縁蒸着を実行し、
    前記第2の部位絶縁蒸着は、前記第1の領域と空間的に異なる第2の領域を被覆するステップと
    を含む、方法。
  9. 前記真空を破壊せずに、前記基板の前記離散領域上で第3の部位絶縁蒸着を実行し、前記第3の部位絶縁蒸着は、前記第2の領域と異なる第3の領域を被覆するステップをさらに含む、請求項8に記載の方法。
  10. 前記第3の部位絶縁蒸着は、前記第2の部位絶縁蒸着によって、前記第1の部位絶縁蒸着から絶縁される、請求項9に記載の方法。
  11. 前記第1の領域は、サイズまたは幾何学形状のうちの1つに関し、前記第2の領域と異なる、請求項8に記載の方法。
  12. 前記第1の部位絶縁蒸着を実行後、第1のマスクを除去するステップと、
    前記第2の部位絶縁蒸着を実行するための第2のマスクを送達するステップと、
    をさらに含む、請求項8に記載の方法。
  13. 前記第1および第2のマスクは、前記基板から独立して移動される、請求項12に記載の方法。
  14. 半導体処理システムであって、
    フレーム周囲にクラスタ化された複数の処理モジュールであって、前記複数の処理モジュールのうちの少なくとも1つは、基板表面の第1のレベルの部位絶縁領域を処理し、前記基板表面上にそれぞれが配置される複数のレベルにわたって、特徴のサイズを変更する一方で、前記複数レベルにわたって処理する際に、前記複数の処理モジュールを封入するフレーム領域内の制御環境を維持するように構成される、複数の処理モジュール
    を備える、システム。
  15. 前記複数の処理モジュール間で前記基板を移動させるように構成された搬送機構をさらに備える、請求項14に記載のシステム。
  16. 前記複数の処理モジュールのうちの少なくとも1つは、その中に配置される可撤性マスクを有するコンビナトリアル処理モジュールであって、前記可撤性マスクは、前記複数の処理モジュール間で前記基板を移動させるように構成される搬送機構を介して、前記コンビナトリアル処理モジュール間で搬送される、請求項14に記載のシステム。
  17. 前記複数の処理モジュールは、異なる特徴セットが画定された複数の処理マスクを格納するモジュールを含む、請求項14に記載のシステム。
  18. 前記搬送機構は、前記フレーム領域内に置かれる、請求項15に記載のシステム。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102075528B1 (ko) * 2013-05-16 2020-03-03 삼성디스플레이 주식회사 증착장치, 유기발광 디스플레이 장치 제조방법 및 유기발광 디스플레이 장치

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004349508A (ja) * 2003-05-22 2004-12-09 Applied Materials Inc 基体処理方法、マスク部材セット、基体処理装置、素子又は半導体装置の製造方法、及び、素子又は半導体装置の製造条件決定方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4613981A (en) * 1984-01-24 1986-09-23 Varian Associates, Inc. Method and apparatus for lithographic rotate and repeat processing
US6830663B2 (en) * 1999-01-26 2004-12-14 Symyx Technologies, Inc. Method for creating radial profiles on a substrate
US6675469B1 (en) * 1999-08-11 2004-01-13 Tessera, Inc. Vapor phase connection techniques
JP4588167B2 (ja) * 2000-05-12 2010-11-24 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7462372B2 (en) * 2000-09-08 2008-12-09 Semiconductor Energy Laboratory Co., Ltd. Light emitting device, method of manufacturing the same, and thin film forming apparatus
US8900366B2 (en) * 2002-04-15 2014-12-02 Samsung Display Co., Ltd. Apparatus for depositing a multilayer coating on discrete sheets
JP2005294584A (ja) * 2004-03-31 2005-10-20 Eudyna Devices Inc 半導体装置および不純物導入用マスクならびに半導体装置の製造方法
KR20060007211A (ko) * 2004-07-19 2006-01-24 삼성전자주식회사 노광 시스템
US7491431B2 (en) * 2004-12-20 2009-02-17 Nanogram Corporation Dense coating formation by reactive deposition
US7371022B2 (en) * 2004-12-22 2008-05-13 Sokudo Co., Ltd. Developer endpoint detection in a track lithography system

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004349508A (ja) * 2003-05-22 2004-12-09 Applied Materials Inc 基体処理方法、マスク部材セット、基体処理装置、素子又は半導体装置の製造方法、及び、素子又は半導体装置の製造条件決定方法

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