JP2009540606A - スタックダイパッケージ - Google Patents

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Abstract

対応する方法を有する集積回路パッケージであって、第１の電気コンタクトを有する基板と、基板に機械的に結合され、第１の導電ワイヤによって基板の第１の電気コンタクトに電気的に結合される第２の電気コンタクトを有する第１のワイヤボンド集積回路ダイと、導電バンプを用いて、第１のワイヤボンド集積回路ダイの第２の電気コンタクトに電気的に結合された第３の電気コンタクトを有するフリップチップ集積回路ダイと、フリップチップ集積回路ダイに機械的に結合され、第２の導電ワイヤを用いて、第１のワイヤボンド集積回路ダイの第２の電気コンタクト、または、基板の第１の電気コンタクト、あるいは、両方に電気的に結合される第４の電気コンタクトを有する第２のワイヤボンド集積回路ダイと、を備える。
【選択図】図１

Description

関連出願の相互参照
本出願は、２００７年５月９日に出願の米国特許出願番号１１／８０１、３１７、および、２００６年６月１５日出願の米国仮出願番号６０／８１３、７７８に基づく優先権の利益を主張し、その全体を参照によりここに組み込む。
本発明は、概して集積回路の製造に関する。より詳しくは、本発明は、多数の集積回路ダイを単一のパッケージに組み込む込むことに関する。
集積回路技術においては、多数の集積回路ダイを単一のパッケージに組み込むことにより、例えば、パッケージの設置面積を縮小し、ダイが確実に同じ環境条件の下に置かれるようにすることが望ましい。これらの目的を達成するための１つの方法は、ダイを上に積み重ねていくことである。
一般的に、本発明の１つの側面においては、集積回路パッケージは、第１の電気コンタクトを有する基板と、基板に機械的に結合され、第１の導電ワイヤにより基板の第１の電気コンタクトに電気的に結合された第２の電気コンタクトを有する第１のワイヤボンド集積回路ダイと、導電バンプにより第１のワイヤボンド集積回路ダイの第２の電気コンタクトに電気的に結合された第３の電気コンタクトを有するフリップチップ集積回路ダイと、フリップチップ集積回路ダイに機械的に結合され、第２の導電ワイヤにより、第１のワイヤボンド集積回路ダイの第２の電気コンタクト、または、基板の第１の電気コンタクト、あるいは両方に電気的に結合された第４の電気コンタクトを有する第２のワイヤボンド集積回路ダイと、を備えることを特徴とする。
いくつかの実施形態では、第１のワイヤボンド集積回路ダイは、導電バンプを第１のワイヤボンド集積回路ダイの第２の電気コンタクトに電気的に結合するトレースを有する再分布層を有する。いくつかの実施形態では、第２のワイヤボンド集積回路ダイは、第２のワイヤボンド集積回路ダイの第１の端部近傍に配置された第５の電気コンタクトと、再分布層とを有し、再分布層は、第２のワイヤボンド集積回路ダイの第２の端部近傍に配置された第６の電気コンタクトと、第５および第６の電気コンタクトを電気的に結合するトレースとを有する。第４の電気コンタクトは、第２のワイヤボンド集積回路ダイの第２の端部近傍に配置され、第６の電気コンタクトは、第２の導電ワイヤにより、第１のワイヤボンド集積回路ダイの第２の電気コンタクト、または、基板の第１の電気コンタクト、あるいは、両方に電気的に結合される。いくつかの実施形態では、基板と、第１のワイヤボンド集積回路ダイとは、第１の接着剤により機械的に結合され、フリップチップ集積回路ダイと、第２のワイヤボンド集積回路ダイとは、第２の接着剤により機械的に結合される。いくつかの実施形態は、第１のワイヤボンド集積回路ダイと、フリップチップ集積回路ダイと、第２のワイヤボンド集積回路ダイと、導電ワイヤとを囲むカプセル材料を有する。いくつかの実施形態では、第１のワイヤボンド集積回路ダイは、システムオンチップ（ＳｏＣ）電気回路を含み、フリップチップ集積回路ダイは、フラッシュメモリを含み、第２のワイヤボンド集積回路ダイは、同期ＤＲＡＭ（ＳＤＲＡＭ）を含む。
概して、本発明の一側面は、集積回路パッケージを製造する方法を特徴とする。方法は、第１の電気コンタクトを有する基板を提供する段階と、第２の電気コンタクトを有する第１のワイヤボンド集積回路ダイを提供する段階と、第１のワイヤボンド集積回路ダイを基板に機械的に結合する段階と、第１の導電ワイヤを用い、第１のワイヤボンド集積回路ダイの第２の電気コンタクトを、基板の第１の電気コンタクトに結合する段階と、第３の電気コンタクトを有するフリップチップ集積回路ダイを提供する段階と、導電バンプを用い、フリップチップ集積回路ダイの第３の電気コンタクトを、第１のワイヤボンド集積回路ダイの第２の電気コンタクトに電気的に結合する段階と、第４の電気コンタクトを有する第２のワイヤボンド集積回路ダイを提供する段階と、第２のワイヤボンド集積回路ダイを、フリップチップ集積回路ダイに機械的に結合する段階と、第２の導電ワイヤを用い、第２のワイヤボンド集積回路ダイの第４の電気コンタクトを、第１のワイヤボンド集積回路ダイの第２の電気コンタクト、または、基板の第１の電気コンタクト、あるいは両方に電気的に結合する段階と、を備える。
いくつかの実施形態は、第１のワイヤボンド集積回路ダイ上に、導電バンプを第１のワイヤボンド集積回路ダイの第２の電気コンタクトに電気的に結合するトレースを有する再分布層を提供する段階を備える。いくつかの実施形態は、第２のワイヤボンド集積回路ダイの第１の端部近傍に配置される第５の電気コンタクトを提供する段階と、第２のワイヤボンド集積回路ダイの第２の端部近傍に配置される第６の電気コンタクトと、第５および第６の電気コンタクトを電気的に結合するトレースとを有する再分布層を提供する段階であって、第４の電気コンタクトは、第２のワイヤボンド集積回路ダイの第２の端部に配置される段階と、第２の導電ワイヤにより、再分布層の第６の電気コンタクトを、第１のワイヤボンド集積回路ダイの第２の電気コンタクト、または、基板の第１の電気コンタクト、あるいは、両方に電気的に結合する段階と、を備える。いくつかの実施形態は、第１の接着剤を用いて、基板と第１のワイヤボンド集積回路ダイとを機械的に結合する段階と、第２の接着剤を用いて、フリップチップ集積回路ダイと、第２のワイヤボンド集積回路ダイとを機械的に結合する段階と、を備える。いくつかの実施形態は、第１のワイヤボンド集積回路ダイと、フリップチップ集積回路ダイと、第２のワイヤボンド集積回路ダイと、導電ワイヤとをカプセル材料で囲む段階を有する。いくつかの実施形態では、第１のワイヤボンド集積回路ダイは、システムオンチップ（ＳｏＣ）電気回路を含み、フリップチップ集積回路ダイは、フラッシュメモリを含み、第２のワイヤボンド集積回路ダイは、同期ＤＲＡＭ（ＳＤＲＡＭ）を含む。
添付の図面、および、以下の説明において１つ以上の実装が詳しく記載される。説明および図面、また、請求項から他の特徴も明らかになろう。
必ずしも共通の尺度で描かれてはいないが、本発明のいくつかの実施形態における３つの集積回路ダイのスタックを含む集積回路パッケージの側面図である。
本発明のいくつかの実施形態における、図１の再分布層の上面図である。
必ずしも共通の尺度で描かれていないが、本発明のいくつかの実施形態における３つの集積回路ダイのスタックを含み、最上ダイに再分布層を有する集積回路パッケージの側面図である。
本発明のいくつかの実施形態における、図３の再分布層の上面図である。
本発明の実施形態における集積回路パッケージを製造するプロセスを示す。
本明細書中に用いられる各参照番号の左端の桁は、参照番号が最初に現れる図番を示す。
本発明の複数の実施形態は、集積回路ダイのスタックを有する集積回路パッケージを提供する。いくつかの実施形態によれば、集積回路パッケージは、基板と、当該基板上のワイヤボンド集積回路ダイと、当該ワイヤボンド集積回路ダイ上のフリップチップ集積回路ダイと、当該フリップチップ集積回路ダイ上の第２のワイヤボンド集積回路ダイとを備える。下のワイヤボンド集積回路ダイのコンタクトは、基板コンタクトとワイヤボンディングされる。ボールグリッドアレイ（ＢＧＡ）コンタクトでありうるフリップチップ集積回路ダイのコンタクトは、導電バンプによって、第１のワイヤボンド集積回路ダイのコンタクトに接続される。上のワイヤボンド集積回路ダイのコンタクトは、下のワイヤボンド集積回路ダイ、または、基板のコンタクト、あるいは両方とワイヤボンディングされる。
ワイヤボンド集積回路ダイのいずれか、または、両方の上で再分布層が用いられうる。再分布層は、下のワイヤボンド集積回路ダイ上で用いられることにより、導電バンプと下のワイヤボンド集積回路ダイにおけるワイヤボンドパッドとを接続する。例えば、上のワイヤボンド集積回路ダイが大きすぎて一端からしかワイヤボンディングできない場合、上のワイヤボンド集積回路ダイ上に他の再分布層が用いられることにより、上のワイヤボンド集積回路ダイの一方の端部におけるワイヤボンドパッドともう一方の端部におけるワイヤボンドパッドとを接続しうる。
下のワイヤボンド集積回路ダイと基板とを機械的に結合し、また、上のワイヤボンド集積回路ダイとフリップチップ集積回路ダイとを機械的に結合するために接着剤が用いられうる。下のワイヤボンド集積回路ダイとフリップチップ集積回路ダイとの間の機械的結合は、導電バンプによって実現するが、接着剤を用いたアンダーフィル技術によって強化されてもよい。接着剤は、銀エポキシなどを含んでよい。集積回路ダイのスタックおよびボンディングワイヤを囲むためのカプセル材料が用いられてよい。
いくつかの実施形態では、下のワイヤボンド集積回路ダイは、システムオンチップ（ＳｏＣ）電気回路を含み、フリップチップ集積回路ダイは、フラッシュメモリを含み、上のワイヤボンド集積回路ダイは、同期ＤＲＡＭ（ＳＤＲＡＭ）を含む。他の実施形態では、他の集積回路が用いられうる。
図１は、必ずしも共通の尺度で描かれてはいないが、本発明のいくつかの実施形態における３つの集積回路ダイのスタックを含む集積回路パッケージ１００の側面図である。集積回路パッケージ１００は、基板１０２と、ワイヤボンド集積回路ダイ１０４と、フリップチップ集積回路ダイ１０６と、ワイヤボンド集積回路ダイ１０８とを備える。
基板１０２は、他のデバイス、端子などに接続されうる電気コンタクト１１０を有する。ワイヤボンド集積回路ダイ１０４は、導電ワイヤ１２４Ａにより基板１０２の電気コンタクト１１０に接続される電気コンタクト（すなわちワイヤボンドパッド）１１２を有する。導電ワイヤ１２４Ａは、金線などとして実装されうる。
フリップチップ集積回路ダイ１０６は、導電バンプ１２０によりワイヤボンド集積回路ダイ１０４のワイヤボンドパッド１１２に接続される電気コンタクト（すなわちボール）１１４を有する。いくつかの実施形態では、導電バンプ１２０とワイヤボンドパッド１１２のいくつかまたはすべてとを接続するために再分布層（ＲＤＬ）１２２が用いられる。
図２は、本発明のいくつかの実施形態における、図１の再分布層１２２の上面図である。再分布層１２２は、フリップチップ集積回路ダイ１０６のそれぞれの導電バンプ１２０への接続のための電気コンタクト（すなわちバンプパッド）２０２、ワイヤボンド集積回路ダイ１０４のそれぞれのワイヤボンドパッド１１２への接続のための電気コンタクト２０４、および、それぞれのバンプパッド２０２と電気コンタクト２０４とを接続する導電トレース２０６を含む。
図１を再び参照すると、ワイヤボンド集積回路ダイ１０８は、電気コンタクト（すなわちワイヤボンドパッド）１１６を有する。ワイヤボンドパッド１１６は、導電ワイヤ１２４Ｂにより基板１０２の電気コンタクト１１０に接続されうるか、または、導電ワイヤ１２４Ｃによりワイヤボンド集積回路ダイ１０４のワイヤボンドパッド１１２に接続されうるか、あるいは、どちらにも接続されうる。導電ワイヤ１２４ＢおよびＣは、金線などとして実装されうる。
さまざまな実施形態においては、ワイヤボンド集積回路ダイ１０４におけるワイヤボンドパッド１１２のいくつかまたはすべては、ワイヤボンド集積回路ダイ１０４内の集積回路に電気的に結合される。しかしながら、いくつかの実施形態では、ワイヤボンドパッド１１２のいくつかは、集積回路には結合されず、その代わりに、集積回路パッケージ１００の他の構成要素間の接続のために提供される。例えば、ワイヤボンドパッド１１２のいくつかは、フリップチップ集積回路ダイ１０６のボール１１４と、基板１０２の電気コンタクト１１０との間の接続を提供する。他の例としては、導電ワイヤ１２４Ｂが用いられない実施形態において、ワイヤボンド集積回路ダイ１０８のワイヤボンドパッド１１６と、基板１０２の電気コンタクト１１０との間の接続を提供すべくワイヤボンドパッド１１２のいくつかが用いられうる。
集積回路ダイ１０４から１０８、および、導電ワイヤ１２４は、カプセル材料１２６により囲まれうる。
図１は、集積回路ダイ１０４から１０８それぞれの２つの端部における接続を示しているが、３つ以上の端部が図１に示すように接続されてもよい。しかしながら、いくつかの実施形態では、一番上のワイヤボンド集積回路ダイ１０８は大きいので、その端部の１つ以上は、ワイヤボンディングされることができない。これらの実施形態では、ワイヤボンド集積回路ダイ１０８の一番上に再分布層が用いられることにより、もう一方の端部と電気コンタクト１１６とを接続する。
図３は、必ずしも共通の尺度で描かれていないが、本発明のいくつかの実施形態における３つの集積回路ダイのスタックを含み、最上ダイに再分布層を有する集積回路パッケージ３００の側面図である。図３からわかるように、一番上のダイであるワイヤボンド集積回路ダイ１０８の左端は、下のワイヤボンド集積回路ダイ１０４からかなり張り出しているので、左端にある電気コンタクト１１６のためのワイヤボンディングは、不可能である。このような実施形態では、左端のワイヤボンドパッド１１６と、右端のワイヤボンドパッド１１６のいくつかとを接続するために再分布層（ＲＤＬ）３０２が用いられる。
図４は、本発明のいくつかの実施形態における、図３の再分布層３０２の上面図である。再分布層３０２は、ワイヤボンド集積回路ダイ１０８の左端におけるそれぞれのワイヤボンドパッド１１６との接続のための電気コンタクト４０２、ワイヤボンド集積回路ダイ１０８の右端におけるそれぞれのワイヤボンドパッド１１６との接続のための電気コンタクト４０４、および、それぞれの電気コンタクト４０２および４０４を接続する導電トレース４０６を含む。
図５は、本発明の実施形態における集積回路パッケージを製造するプロセス５００を示す。例えば、プロセス５００は、図１の集積回路パッケージ１００、および、図３の集積回路パッケージ３００を製造するために用いられうる。説明を明確にするために、ここで採り上げるのは、図１の集積回路パッケージ１００に関するプロセス５００である。説明される実施形態では、プロセス５００の構成要素は、一列で表されているが、他の実施形態では、他の配列もあり得ることが本記載を読了後の当業者には明らかであろう。
図５を参照すると、プロセス５００は、電気コンタクト１１０を有する基板１０２を提供する（ステップ５０２）。プロセス５００は、ワイヤボンドパッド１１２を有するワイヤボンド集積回路ダイ１０４も提供する（ステップ５０４）。プロセス５００は、例えば、銀エポキシなどの接着剤を用いて、ワイヤボンド集積回路ダイ１０４と基板１０２とを機械的に結合する（ステップ５０６）。プロセス５００は、導電ワイヤ１２４Ａを用いて、ワイヤボンド集積回路ダイ１０４のワイヤボンドパッド１１２と基板１０２の電気コンタクト１１０とを電気的に結合する（ステップ５０８）。
プロセス５００は、ボール１１４を有するフリップチップ集積回路ダイ１０６を提供し（ステップ５１０）、導電バンプ１２０を用いて、ボール１１４を、ワイヤボンド集積回路ダイ１０４のワイヤボンドパッド１１２に電気的に結合する（ステップ５１２）。いくつかの実施形態では、再分布層１２２は、図２を参照して先に詳述されたように、ワイヤボンドパッド１１２を導電バンプ１２０に電気的に結合するよう用いられる。
プロセス５００は、ワイヤボンドパッド１１６を有するワイヤボンド集積回路ダイ１０８を提供し（ステップ５１４）、例えば銀エポキシなどの接着剤を用いて、ワイヤボンド集積回路ダイ１０８をフリップチップ集積回路ダイ１０６に機械的に結合する（ステップ５１６）。プロセス５００は、導電ワイヤ１２４Ｃを用いて、ワイヤボンド集積回路ダイ１０８のワイヤボンドパッド１１６をワイヤボンド集積回路ダイ１０４のワイヤボンドパッド１１２に電気的に結合する（ステップ５１８）か、または、導電ワイヤ１２４Ｂを用いて、ワイヤボンドパッド１１６を基板の１０２の電気コンタクト１１０に電気的に結合する（ステップ５２０）か、あるいは、両方に結合する。いくつかの実施形態では、再分布層３０２は、図４に関連して先に詳細に説明されたように、ワイヤボンド集積回路ダイ１０８の一方の端部におけるワイヤボンドパッド１１６と、もう一方の端部におけるワイヤボンドパッド１１６とを電気的に結合するために用いられる。
最後に、プロセス５００は、集積回路ダイ１０４から１０８と、導電ワイヤ１２４とをカプセル材料１２６によって囲む（ステップ５２２）。
これまで本発明の多数の実装が説明されてきた。しかしながら、本発明の趣旨および範囲に逸脱せずにさまざまな修正がなされうることが理解できよう。したがって、他の実装も添付の請求項の範囲に含まれる。

Claims (12)

  1. 第１の電気コンタクトを有する基板と、
    前記基板に機械的に結合され、第１の導電ワイヤによって前記基板の前記第１の電気コンタクトに電気的に結合される第２の電気コンタクトを有する第１のワイヤボンド集積回路ダイと、
    導電バンプを用いて、前記第１のワイヤボンド集積回路ダイの前記第２の電気コンタクトに電気的に結合される第３の電気コンタクトを有するフリップチップ集積回路ダイと、
    前記フリップチップ集積回路ダイに機械的に結合され、第２の導電ワイヤによって、前記第１のワイヤボンド集積回路ダイの前記第２の電気コンタクト、または、前記基板の前記第１の電気コンタクト、あるいは、両方に電気的に結合される第４の電気コンタクトを有する第２のワイヤボンド集積回路ダイと、
    を備える集積回路パッケージ。
  2. 前記第１のワイヤボンド集積回路ダイは、前記導電バンプを前記第１のワイヤボンド集積回路ダイの前記第２の電気コンタクトに電気的に結合するトレースを含む再分布層を有する、請求項１に記載の集積回路パッケージ。
  3. 第２のワイヤボンド集積回路ダイは、
    前記第２のワイヤボンド集積回路ダイの第１の端部近傍に配置された第５の電気コンタクトと、
    再分布層とをさらに有し、
    前記再分布層は、
    前記第２のワイヤボンド集積回路ダイの第２の端部近傍に配置された第６の電気コンタクトと、
    前記第５の電気コンタクトと前記第６の電気コンタクトとを電気的に結合するトレースと有し、
    前記第４の電気コンタクトは、前記第２のワイヤボンド集積回路ダイの前記第２の端部近傍に配置され、
    前記第６の電気コンタクトは、前記第２の導電ワイヤによって、前記第１のワイヤボンド集積回路ダイの前記第２の電気コンタクト、または、前記基板の前記第１の電気コンタクト、あるいは、両方に電気的に結合される、請求項１に記載の集積回路パッケージ。
  4. 前記基板と、前記第１のワイヤボンド集積回路ダイとは、第１の接着剤により機械的に結合され、
    前記フリップチップ集積回路ダイと、前記第２のワイヤボンド集積回路ダイとは、第２の接着剤により機械的に結合される、請求項１に記載の集積回路パッケージ。
  5. 前記第１のワイヤボンド集積回路ダイと、前記フリップチップ集積回路ダイと、前記第２のワイヤボンド集積回路ダイと、前記導電ワイヤとを囲むカプセル材料をさらに備える、請求項１に記載の集積回路パッケージ。
  6. 前記第１のワイヤボンド集積回路ダイは、システムオンチップ（ＳｏＣ）電気回路を含み、
    前記フリップチップ集積回路ダイは、フラッシュメモリを含み、
    前記第２のワイヤボンド集積回路ダイは、同期ＤＲＡＭ（ＳＤＲＡＭ）を含む、
    請求項１に記載の集積回路パッケージ。
  7. 集積回路パッケージを製造する方法であって、
    第１の電気コンタクトを有する基板を提供する段階と、
    第２の電気コンタクトを有する第１のワイヤボンド集積回路ダイを提供する段階と、
    前記第１のワイヤボンド集積回路ダイを前記基板に機械的に結合する段階と、
    第１の導電ワイヤを用いて、前記第１のワイヤボンド集積回路ダイの前記第２の電気コンタクトを、前記基板の前記第１の電気コンタクトに電気的に結合する段階と、
    第３の電気コンタクトを有するフリップチップ集積回路ダイを提供する段階と、
    導電バンプを用いて、前記フリップチップ集積回路ダイの前記第３の電気コンタクトを、前記第１のワイヤボンド集積回路ダイの前記第２の電気コンタクトに電気的に結合する段階と、
    第４の電気コンタクトを有する第２のワイヤボンド集積回路ダイを提供する段階と、
    前記第２のワイヤボンド集積回路ダイを前記フリップチップ集積回路ダイに機械的に結合する段階と、
    第２の導電ワイヤを用いて、前記第２のワイヤボンド集積回路ダイの前記第４の電気コンタクトを、前記第１のワイヤボンド集積回路ダイの前記第２の電気コンタクト、または、前記基板の前記第１の電気コンタクト、あるいは、両方に電気的に結合する段階と、
    を備える方法。
  8. 前記第１のワイヤボンド集積回路ダイ上で、前記導電バンプを前記第１のワイヤボンド集積回路ダイの前記第２の電気コンタクトに電気的に結合する再分布層を提供することをさらに備える、請求項７に記載の方法。
  9. 前記第２のワイヤボンド集積回路ダイの第１の端部近傍に配置される第５の電気コンタクトを提供する段階と、
    前記第２のワイヤボンド集積回路ダイの第２の端部近傍に配置された第６の電気コンタクト、および、前記第５の電気コンタクトと前記第６の電気コンタクトとを電気的に結合するトレースを有する再分布層を提供する段階と、
    前記第２の導電ワイヤによって、前記再分布層の前記第６の電気コンタクトを、前記第１のワイヤボンド集積回路ダイの前記第２の電気コンタクト、または、前記基板の前記第１の電気コンタクト、あるいは、両方に電気的に結合する段階と、をさらに備え、
    前記第４の電気コンタクトは、前記第２のワイヤボンド集積回路ダイの前記第２の端部近傍に配置される、
    請求項７に記載の方法。
  10. 前記基板と前記第１のワイヤボンド集積回路ダイとを第１の接着剤を用いて機械的に結合する段階と、
    前記フリップチップ集積回路ダイと前記第２のワイヤボンド集積回路ダイとを第２の接着剤を用いて機械的に結合する段階と、
    をさらに備える、請求項７に記載の方法。
  11. 前記第１のワイヤボンド集積回路ダイと、前記フリップチップ集積回路ダイと、前記第２のワイヤボンド集積回路ダイと、前記導電ワイヤとをカプセル材料で囲む段階をさらに備える、請求項７に記載の方法。
  12. 前記第１のワイヤボンド集積回路ダイは、システムオンチップ（ＳｏＣ）電気回路を含み、
    前記フリップチップ集積回路ダイは、フラッシュメモリを含み、
    前記第２のワイヤボンド集積回路ダイは、同期ＤＲＡＭ（ＳＤＲＡＭ）を含む、
    請求項７に記載の方法。
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Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5388422B2 (ja) * 2007-05-11 2014-01-15 スパンション エルエルシー 半導体装置及びその製造方法
US7677109B2 (en) * 2008-02-27 2010-03-16 Honeywell International Inc. Pressure sense die pad layout and method for direct wire bonding to programmable compensation integrated circuit die
US8093722B2 (en) * 2008-05-27 2012-01-10 Mediatek Inc. System-in-package with fan-out WLCSP
US8310051B2 (en) 2008-05-27 2012-11-13 Mediatek Inc. Package-on-package with fan-out WLCSP
US8253231B2 (en) 2008-09-23 2012-08-28 Marvell International Ltd. Stacked integrated circuit package using a window substrate
US8896126B2 (en) 2011-08-23 2014-11-25 Marvell World Trade Ltd. Packaging DRAM and SOC in an IC package
US9009393B1 (en) 2008-09-23 2015-04-14 Marvell International Ltd. Hybrid solid-state disk (SSD)/hard disk drive (HDD) architectures
US20100213588A1 (en) * 2009-02-20 2010-08-26 Tung-Hsien Hsieh Wire bond chip package
US8236607B2 (en) * 2009-06-19 2012-08-07 Stats Chippac Ltd. Integrated circuit packaging system with stacked integrated circuit and method of manufacture thereof
US8304917B2 (en) * 2009-12-03 2012-11-06 Powertech Technology Inc. Multi-chip stacked package and its mother chip to save interposer
TWI501380B (zh) * 2010-01-29 2015-09-21 Nat Chip Implementation Ct Nat Applied Res Lab 多基板晶片模組堆疊之三維系統晶片結構
KR101683814B1 (ko) 2010-07-26 2016-12-08 삼성전자주식회사 관통 전극을 구비하는 반도체 장치
US9490003B2 (en) * 2011-03-31 2016-11-08 Intel Corporation Induced thermal gradients
US9658678B2 (en) 2011-03-31 2017-05-23 Intel Corporation Induced thermal gradients
US8674483B2 (en) 2011-06-27 2014-03-18 Marvell World Trade Ltd. Methods and arrangements relating to semiconductor packages including multi-memory dies
US8502390B2 (en) 2011-07-12 2013-08-06 Tessera, Inc. De-skewed multi-die packages
US8823165B2 (en) 2011-07-12 2014-09-02 Invensas Corporation Memory module in a package
US8513817B2 (en) 2011-07-12 2013-08-20 Invensas Corporation Memory module in a package
US8653646B2 (en) * 2011-10-03 2014-02-18 Invensas Corporation Stub minimization using duplicate sets of terminals for wirebond assemblies without windows
US8659139B2 (en) 2011-10-03 2014-02-25 Invensas Corporation Stub minimization using duplicate sets of signal terminals in assemblies without wirebonds to package substrate
US8436457B2 (en) 2011-10-03 2013-05-07 Invensas Corporation Stub minimization for multi-die wirebond assemblies with parallel windows
US8917532B2 (en) 2011-10-03 2014-12-23 Invensas Corporation Stub minimization with terminal grids offset from center of package
US8525327B2 (en) 2011-10-03 2013-09-03 Invensas Corporation Stub minimization for assemblies without wirebonds to package substrate
WO2013052080A1 (en) 2011-10-03 2013-04-11 Invensas Corporation Stub minimization for multi-die wirebond assemblies with orthogonal windows
WO2013052372A2 (en) 2011-10-03 2013-04-11 Invensas Corporation Stub minimization for multi-die wirebond assemblies with parallel windows
US8405207B1 (en) 2011-10-03 2013-03-26 Invensas Corporation Stub minimization for wirebond assemblies without windows
US8441111B2 (en) 2011-10-03 2013-05-14 Invensas Corporation Stub minimization for multi-die wirebond assemblies with parallel windows
CN102446882B (zh) 2011-12-30 2013-12-04 北京工业大学 一种半导体封装中封装系统结构及制造方法
US9368477B2 (en) 2012-08-27 2016-06-14 Invensas Corporation Co-support circuit panel and microelectronic packages
US8787034B2 (en) 2012-08-27 2014-07-22 Invensas Corporation Co-support system and microelectronic assembly
US8848392B2 (en) 2012-08-27 2014-09-30 Invensas Corporation Co-support module and microelectronic assembly
US8848391B2 (en) 2012-08-27 2014-09-30 Invensas Corporation Co-support component and microelectronic assembly
US9070423B2 (en) 2013-06-11 2015-06-30 Invensas Corporation Single package dual channel memory with co-support
CN103426871B (zh) * 2013-07-25 2017-05-31 上海航天测控通信研究所 一种高密度混合叠层封装结构及其制作方法
US9123555B2 (en) 2013-10-25 2015-09-01 Invensas Corporation Co-support for XFD packaging
CN103558903A (zh) * 2013-11-12 2014-02-05 上海航天测控通信研究所 一种具有抗辐性能的PowerPC计算机模块
US9153560B2 (en) 2014-01-22 2015-10-06 Qualcomm Incorporated Package on package (PoP) integrated device comprising a redistribution layer
US9281296B2 (en) 2014-07-31 2016-03-08 Invensas Corporation Die stacking techniques in BGA memory package for small footprint CPU and memory motherboard design
US9691437B2 (en) 2014-09-25 2017-06-27 Invensas Corporation Compact microelectronic assembly having reduced spacing between controller and memory packages
JP2016192447A (ja) * 2015-03-30 2016-11-10 株式会社東芝 半導体装置
BR112017018820A2 (pt) * 2015-04-14 2018-04-24 Huawei Technologies Co., Ltd. chip
US9871019B2 (en) 2015-07-17 2018-01-16 Invensas Corporation Flipped die stack assemblies with leadframe interconnects
US9484080B1 (en) 2015-11-09 2016-11-01 Invensas Corporation High-bandwidth memory application with controlled impedance loading
US10566310B2 (en) * 2016-04-11 2020-02-18 Invensas Corporation Microelectronic packages having stacked die and wire bond interconnects
US9679613B1 (en) 2016-05-06 2017-06-13 Invensas Corporation TFD I/O partition for high-speed, high-density applications
US9953904B1 (en) 2016-10-25 2018-04-24 Nxp Usa, Inc. Electronic component package with heatsink and multiple electronic components
CN108336030A (zh) * 2018-01-16 2018-07-27 奥肯思（北京）科技有限公司 一种多层堆叠系统级封装
KR102699633B1 (ko) 2019-06-25 2024-08-29 삼성전자주식회사 반도체 장치 및 그 제조 방법
US11075147B2 (en) * 2019-07-08 2021-07-27 Texas Instruments Incorporated Stacked die semiconductor package
CN110943077A (zh) * 2019-11-08 2020-03-31 关键禾芯科技股份有限公司 毫米波应用的多颗晶片封装结构

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0274046A (ja) * 1988-09-09 1990-03-14 Nec Ic Microcomput Syst Ltd 半導体集積回路装置
JPH08340081A (ja) * 1995-06-14 1996-12-24 Matsushita Electron Corp 半導体装置とその製造方法
JPH11135714A (ja) * 1997-10-29 1999-05-21 Rohm Co Ltd 半導体装置
JP2000101016A (ja) * 1998-09-18 2000-04-07 Sharp Corp 半導体集積回路装置
JP2001223324A (ja) * 2000-02-10 2001-08-17 Mitsubishi Electric Corp 半導体装置
JP2005109068A (ja) * 2003-09-30 2005-04-21 Sanyo Electric Co Ltd 半導体装置およびその製造方法
JP2005191213A (ja) * 2003-12-25 2005-07-14 Oki Electric Ind Co Ltd 半導体チップパッケージ及びマルチチップパッケージ
JP2005268534A (ja) * 2004-03-18 2005-09-29 Shinko Electric Ind Co Ltd 半導体チップおよび積層型半導体装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5815372A (en) * 1997-03-25 1998-09-29 Intel Corporation Packaging multiple dies on a ball grid array substrate
US6271598B1 (en) * 1997-07-29 2001-08-07 Cubic Memory, Inc. Conductive epoxy flip-chip on chip
US6413797B2 (en) * 1997-10-09 2002-07-02 Rohm Co., Ltd. Semiconductor device and method for making the same
US6222260B1 (en) * 1998-05-07 2001-04-24 Vlsi Technology, Inc. Integrated circuit device with integral decoupling capacitor
JP2001196529A (ja) * 2000-01-17 2001-07-19 Mitsubishi Electric Corp 半導体装置及びその配線方法
JP2003197856A (ja) * 2001-12-28 2003-07-11 Oki Electric Ind Co Ltd 半導体装置
JP2003332522A (ja) * 2002-05-17 2003-11-21 Mitsubishi Electric Corp 半導体装置
US6747341B2 (en) * 2002-06-27 2004-06-08 Semiconductor Components Industries, L.L.C. Integrated circuit and laminated leadframe package
US20050212144A1 (en) * 2004-03-25 2005-09-29 Rugg William L Stacked die for inclusion in standard package technology
US7217597B2 (en) * 2004-06-22 2007-05-15 Micron Technology, Inc. Die stacking scheme
US8212367B2 (en) * 2004-11-10 2012-07-03 Sandisk Il Ltd. Integrated circuit die with logically equivalent bonding pads

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0274046A (ja) * 1988-09-09 1990-03-14 Nec Ic Microcomput Syst Ltd 半導体集積回路装置
JPH08340081A (ja) * 1995-06-14 1996-12-24 Matsushita Electron Corp 半導体装置とその製造方法
JPH11135714A (ja) * 1997-10-29 1999-05-21 Rohm Co Ltd 半導体装置
JP2000101016A (ja) * 1998-09-18 2000-04-07 Sharp Corp 半導体集積回路装置
JP2001223324A (ja) * 2000-02-10 2001-08-17 Mitsubishi Electric Corp 半導体装置
JP2005109068A (ja) * 2003-09-30 2005-04-21 Sanyo Electric Co Ltd 半導体装置およびその製造方法
JP2005191213A (ja) * 2003-12-25 2005-07-14 Oki Electric Ind Co Ltd 半導体チップパッケージ及びマルチチップパッケージ
JP2005268534A (ja) * 2004-03-18 2005-09-29 Shinko Electric Ind Co Ltd 半導体チップおよび積層型半導体装置

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