JP2009537968A - プリント回路基板上に電子部品を固定する方法ならびにプリント回路基板および少なくとも１つの電子部品を有するシステム - Google Patents

プリント回路基板上に電子部品を固定する方法ならびにプリント回路基板および少なくとも１つの電子部品を有するシステム Download PDF

Info

Publication number
JP2009537968A
JP2009537968A JP2009510227A JP2009510227A JP2009537968A JP 2009537968 A JP2009537968 A JP 2009537968A JP 2009510227 A JP2009510227 A JP 2009510227A JP 2009510227 A JP2009510227 A JP 2009510227A JP 2009537968 A JP2009537968 A JP 2009537968A
Authority
JP
Japan
Prior art keywords
contact
circuit board
intermediate layer
electronic component
connection
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2009510227A
Other languages
English (en)
Inventor
フオラベルガー，ハンネス
シユミツト，ゲルハルト
リースター，マルクス
シユター，ヨハンネス
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
AT&S Austria Technologie und Systemtechnik AG
Original Assignee
AT&S Austria Technologie und Systemtechnik AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by AT&S Austria Technologie und Systemtechnik AG filed Critical AT&S Austria Technologie und Systemtechnik AG
Publication of JP2009537968A publication Critical patent/JP2009537968A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H05K1/113—Via provided in pad; Pad over filled via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H05K1/186—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit manufactured by mounting on or connecting to patterned circuits before or during embedding
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K13/00—Apparatus or processes specially adapted for manufacturing or adjusting assemblages of electric components
    • H05K13/04—Mounting of components, e.g. of leadless components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01061—Promethium [Pm]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01068—Erbium [Er]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09372—Pads and lands
    • H05K2201/09436—Pads or lands on permanent coating which covers the other conductors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10734—Ball grid array [BGA]; Bump grid array
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0011—Working of insulating substrates or insulating layers
    • H05K3/0044—Mechanical working of the substrate, e.g. drilling or punching
    • H05K3/005—Punching of holes
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/107—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by filling grooves in the support with conductive material
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/465—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits by applying an insulating layer having channels for the next circuit layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4652—Adding a circuit layer by laminating a metal foil or a preformed metal foil pattern
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Combinations Of Printed Boards (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
  • Structure Of Printed Boards (AREA)

Abstract

プリント回路基板２に電子部品３を固定し、電子部品３をプリント回路基板２へ接触・接続する方法では、複数の接触および接続パッド８を有するプリント回路基板２を提供するステップと、プリント回路基板２の複数の接触および接続パッド８に対応する複数の接触および接続位置５を有する電子部品３を、プリント回路基板２の接触および接続パッド８の間隔に比べて減少した相互間隔で提供するステップと、プリント回路基板２の接触および接続パッド８と電子部品３の接触および接続位置５の位置の間に、電子部品３の接触および接続位置５をルーティングするための少なくとも１つの中間層４を配置または形成するステップとを提供する。ルーティングのための中間層４の製造方法ならびにプリント回路基板２とルーティングのために中間層４を使用する電子部品３を有するシステムも提供される。

Description

本発明は、回路基板上に電子部品を取り付けもしくは固定する方法および／または電子部品を回路基板に接触させる方法、ならびに回路基板の接触もしくは接続表面からの電子部品の接触もしくは接続サイトの錯綜を解消する（ｄｉｓｅｎｔａｎｇｌｉｎｇ）ための中間層の製造方法に関する。本発明は、さらに回路基板と、少なくとも１つの電子部品とを含むシステムに関する。
回路基板上に適用される電子部品はますます複雑になってきており、これはとりわけ回路基板に対して必要な接続数の増大をまねき、次いでこれは電子部品のサイズは不変のまま、例えば導電ピンなどの個々の接続間隔または隣接接続との間隔の減少につながっている。これに関連して、プリント回路基板製造業者は、いわゆる高密度相互接続つまりＨＤＩ基板またはプリント基板中の複数の回路基板層を貫く導電経路やマイクロビアを介して、このような部品または個々の部品の錯綜を解消することを実行し始めた。
電子部品の複雑さのさらなる増大と、次いでこの関係の回路基板への接続数の増加および／またはこのような電子部品の寸法のさらなる減少（これもまた隣接接続との間隔減少につながる）に伴い、回路基板層の数が大幅に増えたことから、必須である、錯綜を解消することに対して期待がよせられている。さらに、増加した接続に関連した相互間隔の減少と合わせて、このような電子部品の複雑さの増大は、個々の接続の間に導電トラックまたは導電構造を実現または配置するための選択肢を極小化し、あるいは配置を全く実行不能にさせ、これが直ちに必要な回路基板層の数のさらなる増加を要することになる。しかし、このような追加的回路基板層は、回路基板の厚さの増加と、さらに製造コストの増大をまねくことになる。
回路基板数の数を減らす方法は、微細もしくは極微細な導電構造を使用することによるが、しかし、当面はこのような微細もしくは極微細な導電構造を製造するための利用可能なプロセスを用いても、例えば１８×２４インチ（４５．７×６１．０ｃｍ）などの通常の高密度相互接続の製造フォーマットにおいて、このような極微細な導電構造を含む多層回路基板の製造は、例えば（このような極微細な導電トラックまたは導電構造が設けられた）個々の基板層の間の導電接続を提供するのに十分な精度で回路基板層の方位を与えることができないと予想される。
国際特許出願公開ＷＯ０１／４３１９０Ａ１号から、液晶ディスプレイが知られるようになっており、接続もしくは接触表面を有する基板が、中間デバイスを使用することによって電子部品に結合されまたは接続されている。
米国特許出願公開第２００５／０１３３８９１Ａ１号から、回路基板もしくはプリント回路基板および電子部品からなるシステムが知られるようになっており、電子部品が中間接続位置を介して回路基板や基板に結合されている。さらに、米国特許第６，４２９，５３４Ｂ１号から、回路基板と、この回路基板上に固定されることになる電子部品との結合のためにフレーム状要素が利用可能になっており、フレーム状要素は回路基板上に固定されている電子部品を取り囲んでいて、結合は接続位置や回路基板とは反対向きの電子部品のサイトと、回路基板のそれぞれの接続もしくは接触表面との間に、ワイヤ接続によって提供されて、接続が電子部品の接続もしくは接触表面と一方の側に関するフレーム状要素上のそれぞれの配線パスやトラックとの間ならびにフレーム状要素上の配線パスと他方の側に関する回路基板のそれぞれの接続表面との間にもたらされ、その結果、非常に大きな数のワイヤ接続を配置することによって電子部品の接続エリアを回路基板のそれぞれのまたは専用の接続エリアと結合するのに相当の労力が必要になる。
したがって、本発明は、当初定義した種類の方法ならびに当初定義した種類のシステムに基づき、増大した複雑さおよび／または減少したサイズの電子部品の使用に関する前記問題を回避すること、および実質的に不変である回路基板設計によって、したがって回路基板への接続間の小さな相互間隔の減少を回避すること、ならびに（特に追加的回路基板層を必要としないで小さな寸法の）このように高度に複雑な部品の錯綜を解消することができることを特にめざしている。
前記目的を達成するために、回路基板上に電子部品を取り付けもしくは固定する方法および／または電子部品を回路基板に接触させる方法は、基本的に、
複数の接触もしくは接続表面を有する回路基板を提供するステップと、
回路基板の複数の接触もしくは接続表面に対応して複数の接触もしくは接続サイトを有する電子部品を回路基板の接触もしくは接続表面の間隔と比較して低減した相互間隔で提供するステップと、
回路基板の接触もしくは接続表面と電子部品の接触もしくは接続サイトの間に、電子部品の接触もしくは接続サイトの錯綜を解消するために少なくとも１つの中間層を配置または形成するステップとを特徴とする。
本発明により、複数の接触もしくは接続表面を有する回路基板またはプリント回路基板と、相当する数の接触もしくは接続サイトを有する電子部品を提供した後、１つまたは少なくとも１つの中間層が、電子部品の接触もしくは接続サイトの錯綜を解消するために回路基板の接触もしくは接続表面と、電子部品の関連する接触もしくは接続サイトの間に配置または形成されることによって、回路基板に結合し、または取り付けることも、あるいは、任意に、より高度に複雑で、したがって回路基板へのより大きな数の接続を同時に減少した個々の接続間隔で含む電子部品および／または電子部品の接続サイトと回路基板の接続サイトもしくは表面との間の錯綜を解消するために回路基板層の数を増加させずに減少した寸法を有する電子部品と後者（回路基板）を接触させることも可能になっている。本発明に従って提供された中間層は、回路基板層の、特に誘電体層またはフィルムの厚さと比較して低減した厚さを有してよい。その結果、この種類の回路基板が通常、複数例えば、４より、特に６より多い回路基板層を含み、一方同時に好ましくは一層または重ねた中間層で安全に錯綜を解消することができるということを特に考慮すると、回路基板の全厚は、無視し得る増加で間に合うことになる。極めて大きな数の接触もしくは接続サイトを含む高度に複雑な部品が使用される場合、それぞれフィードスルーを含む複数の中間層が提供されてよいが、複数の中間層を備える場合でさえ、従来の回路基板と比較して厚さがしっかり低減され、回路基板の構成が単純化されることを念頭におくと、大きな数の追加的基板層を備えることに比較して一貫してすぐれた利点が得られることになる。
したがって、本発明は、複数の回路基板層を有する回路基板を、特にこのような回路基板層の個々の副領域の位置合わせに対して厳格な要求を考慮する場合に、形成する現在利用できる技術として頼ることができ、一方適切な、微細もしくは極微細な導電トラックまたは構造を錯綜を解消するための中間層領域中に提供可能にし、したがって電子部品の接触もしくは接続サイトおよび回路基板の接続もしくは接触表面とのそれぞれの接触または接続のために、大きな部分領域または接触ゾーンを中間層上に提供可能にする。
前述したように、本発明は、錯綜を解消するために通常の回路基板層と比較して単純化した構造を有する中間層を使用することで間に合い、中間層は電子部品の接触もしくは接続サイトに対応し、かつ回路基板の接触もしくは接続表面に対応する接触ゾーンの間に導電トラックまたは構造体と共に形成されるという点で好ましい提案である。中間層は、電子部品の接触もしくは接続サイトに対応し、かつ回路基板の接触もしくは接続表面に対応する接触ゾーンの間に導電トラックまたは構造体と共に形成されるだけなので、微細もしくは極微細な導電トラックまたは構造の配置または形成は提供可能であり、例えば中間層上または中に知られた技術によって形成でき、複雑な部品を使用する場合に減少される、このような部品接続の相互間隔も中間層の導電トラックの実現または提供の可能性の観点からはいかなる制限も生じない。
電子部品と錯綜を解消するための中間層の間に信頼できる接触を確保するために、好ましい実施形態によれば、電子部品の接触もしくは接続サイトと中間層との間の接触が電子部品の接触部を介して実現されることが提案される。
修正実施形態によれば、電子部品の接触もしくは接続サイトは、中間層の接触ゾーンに直接接触させられ、したがって電子部品の回路基板への取り付けコストのさらなる低減を可能にし、また錯綜を解消するための中間層を間に置き、例えば溶接、接合などの接続を減らすことによって、回路基板上への電子部品の接続または固定も改善されることが本発明によって好ましく提案される。
さらなる好ましい実施形態によれば、中間層は、単に回路基板の接触もしくは接続表面ならびに電子部品の接触もしくは接続サイトの領域に形成され、したがって、同時に電子部品の接触もしくは接続サイトの間隔に比べて増加した回路基板の個々の接触もしくは接続表面の間隔を考慮にいれながら、回路基板上の、この電子部品の取り付け領域に後者（中間層）を提供する必要があるだけなので、中間層の形成には材料費の低減を伴うことになることが提案される。
さらなるコスト低減および／または、特に電子部品および回路基板を組み立てる場合に、コンパクトな全体構造を形成するために、電子部品が、回路基板上に、回路基板と反対向きの接触もしくは接続表面を有して取り付けられ、その上に錯綜を解消するための中間層および回路基板の接触もしくは接続表面への接続部がある、さらに好ましい実施形態が提案されている。したがって、極薄い厚さをもつ中間層を介して錯綜を解消する機会を提供することに加えて、電子部品用の支持機能も満たされ、その結果、回路基板と少なくとも１つの電子部品からなるシステム全体のサイズの低減だけでなく全体のコストの低減も可能となるように電子部品用の追加的担持基板が不要にされる。
冒頭の前記目的を達成するために、回路基板の接触もしくは接続表面からの電子部品の接触もしくは接続サイトの錯綜を解消するための中間層の製造方法は、基本的に、
複数の接触もしくは接続表面を有する回路基板を提供するステップと、
少なくとも回路基板の接触もしくは接続表面領域に、中間層の基材を形成するステップと、
回路基板の接触もしくは接続表面と接触し、回路基板上に取り付けることになる電子部品の接触もしくは接続サイトと接触する導電トラックまたは構造および接触サイトを形成するために中間層を構成するステップとをさらに特徴とする。
前述したように、本発明は、複数の接触もしくは接続サイトを有する回路基板を提供した後に、引き続いて取り付けられることになる電子部品に利用できる錯綜を解消するための少なくとも１つの中間層を形成するという単純な方法で可能になる。
特に、微細もしくは極微細な導電トラックまたは構造を含む中間層の信頼できる形成のために、中間層の構築が、本発明に従って錯綜を解消するための中間層の製造方法の好ましい実施形態に合致するようなそれ自体知られているサブトラクティブ法、セミアディティブ法、アディティブ法および／またはエンボス加工法またはレーザ構造化法によって実施されることがさらに提案される。
間に置いた錯綜を解消するための中間層上で、回路基板に引き続いて取り付けられることになる電子部品に対して支持機能を担い、または果たすために、中間層の構成の後に、電子部品の取り付けまたは接触のために追加的支持層が錯綜を解消するための中間層上に付着され、電子部品用のコンタクトを備えることが、さらなる好ましい実施形態に従って提案される。
前述したように、好ましくは、錯綜を解消するための中間層は電子部品ならびに回路基板と接触するために提供される接触ゾーンに加えて単に微細もしくは極微細な導電トラックまたは構造を含み、中間層は回路基板層の厚さと比較して低減した厚さで形成されるという点を特に考慮して、本発明に従って提供されてよい。
この関連では、特に好ましい実施形態に従って、中間層の厚さが特に回路基板層の厚さの２分の１未満、特に３分の１未満に選択されることが提案される。したがって、例えば、使用できるもので、例えば３５から４０μｍ未満、特に１０μｍ以下までの低下した誘電体フィルム厚さを有する中間層で使用でき、一方、通常のＨＤＩ回路基板の誘電体フィルム厚さは、少なくとも６０μｍ、例えば８０μｍより厚くなる。
電子部品の接合または接触もしくは接続サイトの錯綜を解消するために、微細もしくは極微細な導電構造が中間層中で使用でき、この点でさらに好ましい実施形態によれば、中間層は、幅が５０μｍ未満、特に３０μｍ未満に選択される導電トラックまたは導電構造を備えることが提案される。
前記したように、さらに好ましい実施形態により、特に、さらにコストを低減し、電子部品の形成または取り付けを単純化する観点から、中間層が電子部品のための支持体および／または封止体として使用されることが可能である。
冒頭の前記目的を達成するために、回路基板と、少なくとも１つの電子部品とを含むシステムは、さらに基本的に、回路基板の接触もしくは接続表面からの電子部品の接触もしくは接続サイトの錯綜を解消する少なくとも１つの中間層が、電子部品の接触もしくは接続サイトと回路基板の接触もしくは接続表面の間に配置され、または形成されることを特徴とし、電子部品の接触もしくは接続サイトが回路基板の接触もしくは接続サイトと比較して減少した相互間隔含むことを特徴とする。したがって、既に前記したように錯綜を解消することは単に比較的小さな厚さを有する少なくとも１つの中間層を提供することによって確保することが可能であり、前記中間層は、前述したように回路基板の接触もしくは接続表面と、それ共に接続された電子部品の接触もしくは接続サイトの領域内に、単に部分的に提供され、または提供できることが好ましい。
好ましい実施形態によれば、この点において、中間層は電子部品の接触もしくは接続サイトに対応し、かつ回路基板の接触もしくは接続表面に対応する接触ゾーンの間に導電トラックまたは構造体と共に形成されるということが提案される。
電子部品の取り付けおよび接触を単純化するために、電子部品の取り付けおよび接触用の追加的支持層が錯綜を解消するための中間層上に付着され、本発明によるシステムのさらに好ましい実施形態と合致するように、電子部品用のコンタクトを提供することがさらに提案される。
既に何度か前記したように、好ましくは、中間層は回路基板層の厚さと比較して低減した厚さで形成して、提供され、特定の好ましい実施形態によれば、中間層の厚さは回路基板層の厚さの、２分の１未満、特に３分の１未満であることが提案される。
好ましくは、さらに中間層は、幅が５０μｍ未満、特に３０μｍ未満の導体トラックまたは導体構造を備えることが提案される。
取り外さない電子部品の使用および同部品の回路基板への取り付け、接触を容易にするために、さらなる好ましい実施形態によれば、中間層は電子部品のための支持体および／または封止体として使用されることが提案される。
既に何度か前記したように、本発明による錯綜を解消するための中間層は好ましくは、特に複数の回路基板層を有する回路基板に接続して使用可能であり、さらに回路基板が、それ自体知られた方法で、本発明によるシステムのさらなる好ましい実施形態と合致するように、個々の回路基板層を接続する導電経路またはマイクロビアによって少なくとも部分的に相互接続される複数の多層回路基板層として形成されることが提案されている。
以下に本発明が、添付の図面に概略的に示した例示の実施形態によりさらに詳細に説明されるであろう。
本発明によるシステムを経た部分の断面図であって、そこに取り付けた回路基板および電子部品からなり、錯綜を解消するために本発明による中間層を使用している。 錯綜を解消するために中間層を形成し、または配置しながら回路基板に電子部品を取り付ける、本発明による工程を実行するためのステップを示す概略断面図である。 錯綜を解消するために中間層を形成し、または配置しながら回路基板に電子部品を取り付ける、本発明による工程を実行するためのステップを示す概略断面図である。 錯綜を解消するために中間層を形成し、または配置しながら回路基板に電子部品を取り付ける、本発明による工程を実行するためのステップを示す概略断面図である。 錯綜を解消するために中間層を形成し、または配置しながら回路基板に電子部品を取り付ける、本発明による工程を実行するためのステップを示す概略断面図である。 錯綜を解消するために中間層を形成し、または配置しながら回路基板に電子部品を取り付ける、本発明による工程を実行するためのステップを示す概略断面図である。 錯綜を解消するために中間層を形成し、または配置しながら回路基板に電子部品を取り付ける、本発明による工程を実行するためのステップを示す概略断面図である。 本発明による工程およびシステムに用いられる、錯綜を解消するために中間層を形成する工程ステップを示す概略断面図である。 本発明による工程およびシステムに用いられる、錯綜を解消するために中間層を形成する工程ステップを示す概略断面図である。 本発明による工程およびシステムに用いられる、錯綜を解消するために中間層を形成する工程ステップを示す概略断面図である。 本発明による工程およびシステムに用いられる、錯綜を解消するために中間層を形成する工程ステップを示す概略断面図である。 本発明による工程およびシステムに用いられる、錯綜を解消するために中間層を形成する工程ステップを示す概略断面図である。 図１と類似の本発明によるシステムの電子部品を示す詳細断面図であって、図１と比較して縮尺されている。 図４と類似で、本発明によるシステムのさらなる修正実施形態を示す断面図であって、一体化されていて取り外さない電子部品を有する。 本発明によるシステムのさらなる修正実施形態を示す図４および図５と類似の断面図であって、錯綜を解消するために中間層に直接付着されている電子部品を有する。 本発明によるシステムのさらなる修正実施形態を示す、やはり図４から図６と類似の断面図であって、回路基板に一体化された部品上に付着されている、錯綜を解消するための中間層を有する。
図１は、プリント回路基板、特に複数の基板層を有するＨＤＩ基板２および電子部品３と回路基板２の間に配置された錯綜を解消するための中間層４を有する前者（ＨＤＩ基板）に接触させ、かつそれに取り付けられる電子部品３からなるシステム１を概略的に図示する。
図１から明らかなように、中間層４は電子部品３の複数の接触もしくは接続サイト５に対応する複数の接触もしくは接続ゾーン６を含み、この接触もしくは接続ゾーン６は、どちらも回路基板２に提供された接触もしくは接続表面８に対応する接触もしくは接続ゾーン７に実質的に直接結合される。図１から、電子部品３の隣接する接触もしくは接続サイト５の間隔は、回路基板２の隣接する接触もしくは接続表面８の間隔より狭くなっており、その結果、中間層４において錯綜を解消するために、微細もしくは極微細な導電トラックまたは導電構造が、中間層４のさらなる接触もしくは接続ゾーン７との接続を提供するように追加的に含まれ、これを介して引き続き回路基板２の接続もしくは接触表面８との接触がとられていることがわかる。
電子部品３の接続もしくは接触サイトあるいは接続５の間と、回路基板２の関連する接続もしくは接触表面８との直接の接触が実現されている、知られている従来技術とは異なり、高度に複雑な電子部品３の接続もしくは接触サイト５の錯綜を解消するために任意選択で導電経路またはマイクロビアを提供することによって、図１によるこの構成は、中間層４を介して、完全に錯綜を解消することを保証する。
図１による構成では、錯綜を解消するための中間層４は、単に電子部品３の接触もしくは接続サイト５ならびに回路基板２の接続もしくは接触表面７の領域中に提供され、その結果、中間層４の部分的な形成で間に合う。
さらに、いずれの図においても中間層の厚さは、回路基板２と電子部品３の両方のサイズや寸法に比例した縮尺で示されていない。微細もしくは極微細な導電トラックまたは導電構造９を考慮すると、例えばこれは、約２５μｍなど、５０μｍ未満の幅を有することがあり、約３５μｍ程度の中間層４用の誘電体フィルム厚さで間に合い、これは回路基板２の基板層の通常の誘電体フィルム厚さの半分未満である。さらに、１０μｍまでまたはそれより小さい中間層４の誘電体フィルム用厚さが使用でき、また利用できる。
図に示された回路基板２は、さらに例えば複数の基板層からなるが、しかしこのことは図示されず、または別個に示されない。
図１に示された実施形態では、錯綜を解消するための中間層４と部品３の接続もしくは接触サイト５との間の接触は導電コンタクト１０を介して実現されて、１１により概略的に示される担持層または支持構造の中で支えられ、またはその中に提供される。
回路基板２の接触もしくは接続表面８ならびに電子部品３の接触もしくは接続サイト５に対応して錯綜を解消するために、中間層４を単に部分的に配置する代わりに、中間層４および特にその基材が、回路基板２の表面、それぞれ接触ゾーン６および７を有するそれぞれの構成ならびに回路基板２上のこの電子部品３の取り付け領域または接触領域に単に提供されまたは形成される導電トラック９全体にわたり実質的に付着され、または提供されてもよい。
図２ａから図２ｆは、錯綜を解消するために中間層４を使用または形成しながら、回路基板および電子部品からなるシステム１を製造する処理過程を概略的に描く。
図２ａでは、回路基板、特にＨＤＩ基板２が提供され、適切な接続もしくは接触表面８が既に形成され、示されている。
図２ｂでは、中間層４のための基材が付着され、さらに図２ｃでは、それぞれ接触もしくは接続ゾーン６および７の構成ならびに中間層４の導電トラック９の構成が実施され、この中間層４の構成のための例示の工程が図３ａから図３ｅを参照して以下に説明される。
錯綜を解消するための中間層４の構成または形成に引き続いて、図２ｄでは追加的な層または支持層１１および１２の付着が実施され、その上に図２ｅにより支持層または堆積１１および１２の構成ならびに仕上げが実行されて、例えばコンタクト１０をもたらす。
最後に図２ｆでは、電子部品３が錯綜を解消するための中間層４に結合または接続され、コンタクト１０を間に置いて、接続もしくは接触サイト５を介して引き続き回路基板２に結合または接続される。
図３ａから図３ｅは、例えばそれ自体知られているエンボス加工法を用いて中間層４を構成または形成する工程の部分的なステップを概略的に図示している。さらに錯綜を解消するための中間層４の形成または構成に関し、構成は図３ａから図３ｅに概ね示された極微細な導体構造の両面構成と異なり、ただ単に一側面上に実行されることに留意されたい。
図３ａでは、中間層４のエンボス加工が、例えば熱可塑性フォイル上にレリーフ構造をエンボス加工するエンボス加工ツール１３を使用して実行される。
図３ｂでは、残っている可能性のある残留物質が、例えばスルーホールやマイクロビア１４を作製できるようにするために反応性イオンエッチングによって除去され、さらに図３ｃによって、薄膜導電材料のシード層の付着が表面全体にわたって実現される。このような貼付けは、例えばスパッタリングや熱蒸着によって実施されてよい。
この後、レリーフ構造は図３ｄに従って銅張りされ、図３ｅにおいて所望の構造の中間層４に応じて、電子部品３の接触もしくは接続サイト５および回路基板２の接触もしくは接続表面８ならびに必要とされる極微細な導電トラック９の位置に従って接触ゾーン６および７の形成を可能とするように、めっき工程によって付着させた突出する銅は、例えば、化学または機械工程によって除去される。
中間層４の作製のために、例えばポリエーテルイミド、液晶ポリマー（ＬＣＰ）のような熱可塑性材料が使用されてよい。
熱可塑性材料を使用する代わりに、中間層４の構成のために熱硬化性またはＵＶ硬化性材料が使用されてもよい。
さらに、図３ｃおよび図３ｄで説明した導電層の貼付けは、窪みや凹部を導電材料で満たすことに置き換えられてよい。
エンボス加工法を用いる代わりに、中間層４に使用されるポリマー材料の除去は、例えばレーザ光を用いて行われてよい。
それぞれ、回路基板の構成あるいは、導電接続もしくは接触ゾーン６および７ならびに導電トラック９の配置のために、知られているサブトラクティブ法、セミアディティブ法またはアディティブ法がさらに使用されてよい。
図４から図７に示された例示の実施形態において、先行の図の参照番号、特に図１のそれが同一の構成要素に対して維持されている。
図４の図示によれば、電子部品３の取り付けは、再度、回路基板２と接触するための中間層４上のコンタクト１０を介して実現され、さらに図４は、もっと詳細に電子部品３を描いており、図から特に電子部品３が平板状支持構造１５上に配置され、シース１６によって取り囲まれていることがわかる。
図５による修正図示から、やはり３によって示した電子部品が、図４に示したそれぞれ支持構造およびシース構造１５、１６を使わずに、挿入され、しかしやはり５によって示した接続もしくは接触サイトを介して、錯綜を解消するための中間層４のそれぞれの接触ゾーン６に直接接続されまたは結合されて、それを介して、やはり２によって示した回路基板への接続または接合が、引き続き接続もしくは接触表面８を介して実現されていることがわかる。
図５による構成では錯綜を解消するための中間層４は、さらに直接支持構造体と共に働き、したがって電子部品３のための支持または担持機能を満たす結果、追加的なコンタクトを不要にすることができる。これは、コストの低減と、同時に電子部品３の中間層４への、したがって回路基板２への接続の改善とをもたらす。
取り外さない部品３の適切な固定と保護のために、図５による実施形態では、電子部品３を取り囲み、錯綜を解消するための中間層４上に支持されるシース１７が示されている。
図６による実施形態では、取り外さない電子部品３が使用されて、錯綜を解消するための中間層４に直接結合されている。さらなる層１８および１９が、部品３の上に示されて、特にこれらの層の領域内に追加的なコンタクトまたは接続２０が示されており、これらは図６には示されてないがさらなる部品の取り付けに役立つ。図６に示した実施形態では、このようなさらなる部品との接触が、接続またはコンタクト２０を介して、錯綜を解消するための間に置いた中間層４上でやはり実現される。
図７に示した実施形態では、電子部品３は回路基板２と反対向きに接続もしくは接触サイトを有して配置されており、錯綜を解消するための中間層４は電子部品３の上に配置されて、引き続き回路基板２の接続もしくは接触表面８と再度接触がとられている。図６および７による実施形態では、したがって電子部品３の一体化が直ちに可能であり、これは埋込み部品のさらなる一体化と、全体のシステムサイズの同時低減で改善された小型化とをもたらす。
電子部品３の接続もしくは接触サイト５と、やはり回路基板２の接触もしくは接続表面８との間の錯綜を解消するために中間層４を用いることによって、特に誘電体層に対して、とりわけ通常の回路基板層の厚さと比較すると低減した厚さを有する中間層４は、したがって十分であって、大部分は全体の回路基板の厚さにおいて、ほんの無視し得る増加が起きるのみである。
さらに、ほとんどの場合、錯綜を解消するのに単一の中間層４で間に合い、通常の回路基板層とは異なり、錯綜を解消するための前記中間層４は、単に接触ゾーン６および７と、高度に複雑な電子部品３の接続や接続サイト５の微小間隔に適合できる微細もしくは極微細な導電トラックまたは導電構造９とを含み、複数の層および特にこのような高度に複雑な部品３の錯綜を解消するための追加的回路基板層を必要としない。
その数が数百から数千の範囲におよぶことがある極めて大きな数の接続もしくは接触サイトを含む電子部品３を使用する場合には、さらに、さらなる中間層が、例えば図３に概略的に示した工程に従って中間層４の上に付着されあるいは堆積され、その下に配置された回路基板２や回路基板２を形成する回路基板層と接触するために、適切なフィードスルーやマイクロビアが設けられてよい。このような任意選択で必要になる、追加的中間層４の厚さは、追加的回路基板層の厚さおよび特にその誘電体層の厚さと比較して再度しっかり低減されるということを念頭に置き、錯綜を解消するためのこのような中間層４の単純化された構成により、中間層は実質的に微細もしくは極微細な導電トラック構造９だけ含み、高度に複雑な部品３の領域内の錯綜を解消するために複数の中間層４が提供される場合でさえ、中間層４とともに回路基板２の全厚の無視し得る増加で間に合うということをさらに念頭に置く。それと対照的に、追加的回路基板層を介して任意選択で錯綜を解こうとする場合は、中間層４の簡単な構造と比較して、回路基板層のさらに複雑な構造のために回路基板層の数を、かなり増やさなければならなくなり、したがって回路基板２の全厚ならびに製造コストの大きな増加を伴うことになることも考慮しなければならない。
さらに、薄い中間層４の配置は、大型の製造フォーマットのプリント回路基板、および特にＨＤＩ基板を使用する場合でさえ個々の層のレジスタリング精度の要求を満たすように、より大きな接続サイトまたは接続ゾーンの備えを可能にする。経路領域に設けたテーパ付きビアや円錐形ビアは、厚さが減少した割にはスペースをほとんど必要とせず、したがってレジスタリング精度や方位精度に対する要求を下げることになる。

Claims (21)

  1. 回路基板（２）に電子部品（３）を取り付けおよび／または電子部品（３）を回路基板（２）に接触する方法であって、
    複数の接触もしくは接続表面（８）を有する回路基板（２）を提供するステップと、
    回路基板の複数の接触もしくは接続表面（８）に対応して複数の接触もしくは接続サイト（５）を有する電子部品（３）を回路基板（２）の接触もしくは接続表面（８）の間隔と比較して減少した相互間隔で提供するステップと、
    回路基板（２）の接触もしくは接続表面（８）と電子部品（３）の接触もしくは接続サイト（５）の間に、電子部品（３）の接触もしくは接続サイト（５）の錯綜を解消するために少なくとも１つの中間層（４）を配置または形成するステップとを特徴とする、方法。
  2. 中間層（４）は、電子部品（３）の接触もしくは接続サイト（５）に対応し、かつ回路基板（２）の接触もしくは接続表面（８）に対応する接触ゾーンの間に導電トラックまたは構造体（９）と共に形成されることを特徴とする、請求項１に記載の方法。
  3. 電子部品（３）の接触もしくは接続サイト（５）と中間層（４）の間の接触が、電子部品（３）の接触部を介して実行されることを特徴とする、請求項１または２に記載の方法。
  4. 電子部品（３）の接触もしくは接続サイト（５）は、直接、中間層（４）の接触ゾーンに接触することを特徴とする、請求項１または２に記載の方法。
  5. 中間層（４）は、単に回路基板（２）の接触もしくは接続表面（８）ならびに電子部品（３）の接触もしくは接続サイト（５）の領域に形成されることを特徴とする、請求項１から４のいずれか一項に記載の方法。
  6. 電子部品（３）が回路基板（２）上に、回路基板（２）と反対向きの接触もしくは接続サイト（５）を有して取り付けられ、その上に錯綜を解消するための中間層（４）および回路基板（２）の接触もしくは接続表面（８）への接続があることを特徴とする、請求項１から５のいずれか一項に記載の方法。
  7. 回路基板（２）の接触もしくは接続表面（８）からの電子部品（３）の接触もしくは接続サイト（５）の錯綜を解消するための中間層（４）の製造方法であって、
    複数の接触もしくは接続表面（８）を有する回路基板（２）を提供するステップと、
    少なくとも回路基板（２）の接触もしくは接続表面（８）領域に、中間層（４）の基材を形成するステップと、
    回路基板（２）の接触もしくは接続表面（８）と接触し、回路基板（２）上に取り付けることになる電子部品（３）の接触もしくは接続サイト（５）と接触する導電トラックまたは構造体（９）および接触サイト（６，７）を形成するために中間層（４）を構成するステップとを特徴とする、製造方法。
  8. 中間層（４）の構成が、それ自体知られているサブトラクティブ法、セミアディティブ法、アディティブ法および／またはエンボス加工法またはレーザ構造化法によって実施されることを特徴とする、請求項７に記載の方法。
  9. 中間層（４）の構成の後に、電子部品（３）の取り付けまたは接触のために追加的支持層（１１）が錯綜を解消するための中間層（４）上に付着され、電子部品（３）用のコンタクト（１０）を備えることを特徴とする、請求項７または８に記載の方法。
  10. 中間層（４）は回路基板層の厚さと比較して低減した厚さで形成されることを特徴とする、請求項７、８または９に記載の方法。
  11. 中間層（４）の厚さは、回路基板層の厚さの２分の１未満、特に３分の１に選択されることを特徴とする、請求項１０に記載の方法。
  12. 中間層（４）は、その幅が、５０μｍ未満、特に３０μｍ未満に選択される導電トラックまたは導電構造体（９）を備えることを特徴とする、請求項７から１１のいずれか一項に記載の方法。
  13. 中間層（４）は電子部品（３）用の支持体および／または封止体として使用されることを特徴とする、請求項７から１１のいずれか一項に記載の方法。
  14. 回路基板（２）と、少なくとも１つの電子部品（３）とを含むシステムであって、回路基板（２）の接触もしくは接続表面（８）からの電子部品（３）の接触もしくは接続サイト（５）の錯綜を解消する少なくとも１つの中間層（４）が、電子部品（３）の接触もしくは接続サイト（５）と回路基板（２）の接触もしくは接続表面（８）の間に配置され、または形成されることを特徴とし、電子部品（３）の接触もしくは接続サイト（５）が回路基板（２）の接触もしくは接続サイト（８）と比較して減少した相互間隔を含むことを特徴とする、システム。
  15. 中間層（４）は、電子部品（３）の接触もしくは接続サイト（５）に対応し、かつ回路基板（２）の接触もしくは接続表面（８）に対応する接触ゾーン（６，７）の間に導電トラックまたは構造体（９）と共に形成されることを特徴とする、請求項１４に記載のシステム。
  16. 電子部品（３）の取り付けまたは接触のために追加的支持層（１１）が錯綜を解消するための中間層（４）上に付着され、電子部品（３）用のコンタクト（１０）を備えることを特徴とする、請求項１４または１５に記載のシステム。
  17. 中間層（４）は回路基板層の厚さと比較して低減した厚さで形成されることを特徴とする、請求項１４、１５または１６に記載のシステム。
  18. 中間層（４）の厚さは、回路基板層の厚さの２分の１未満、特に３分の１になることを特徴とする、請求項１７に記載のシステム。
  19. 中間層（４）は、その幅が、５０μｍ未満、特に３０μｍ未満である導電トラックまたは導電構造体（９）を備えることを特徴とする、請求項１４から１８のいずれか一項に記載のシステム。
  20. 中間層（４）は電子部品（３）用の支持体および／または封止体として使用されることを特徴とする、請求項１４から１９のいずれか一項に記載のシステム。
  21. 回路基板（２）は、それ自体知られた方法で、個々の回路基板層を接続する導電経路またはマイクロビアによって少なくとも部分的に相互接続される複数の多層回路基板層として形成されることを特徴とする、請求項１４から２０のいずれか一項に記載のシステム。
JP2009510227A 2006-05-16 2007-05-15 プリント回路基板上に電子部品を固定する方法ならびにプリント回路基板および少なくとも１つの電子部品を有するシステム Pending JP2009537968A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
AT0039306U AT9551U1 (de) 2006-05-16 2006-05-16 Verfahren zum festlegen eines elektronischen bauteils auf einer leiterplatte sowie system bestehend aus einer leiterplatte und wenigstens einem elektronischen bauteil
PCT/AT2007/000234 WO2007131256A2 (de) 2006-05-16 2007-05-15 Verfahren zum festlegen eines elektronischen bauteils auf einer leiterplatte sowie system bestehend aus einer leiterplatte und wenigstens einem elektronischen bauteil

Publications (1)

Publication Number Publication Date
JP2009537968A true JP2009537968A (ja) 2009-10-29

Family

ID=38456750

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009510227A Pending JP2009537968A (ja) 2006-05-16 2007-05-15 プリント回路基板上に電子部品を固定する方法ならびにプリント回路基板および少なくとも１つの電子部品を有するシステム

Country Status (10)

Country Link
US (1) US8541690B2 (ja)
EP (1) EP2018666B1 (ja)
JP (1) JP2009537968A (ja)
KR (1) KR20090007410A (ja)
CN (1) CN201238050Y (ja)
AT (2) AT9551U1 (ja)
CA (1) CA2651649A1 (ja)
DE (1) DE502007006885D1 (ja)
TW (1) TW200814884A (ja)
WO (1) WO2007131256A2 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AT12737U1 (de) * 2010-09-17 2012-10-15 Austria Tech & System Tech Verfahren zum herstellen einer aus mehreren leiterplattenbereichen bestehenden leiterplatte sowie leiterplatte
US9912448B2 (en) * 2012-02-13 2018-03-06 Sentinel Connector Systems, Inc. Testing apparatus for a high speed communications jack and methods of operating the same
DE102015226135A1 (de) * 2015-12-21 2017-06-22 Robert Bosch Gmbh Verfahren zum Herstellen eines elektrischen Schaltungsmoduls und elektrisches Schaltungsmodul
EP3358359B1 (de) * 2017-02-01 2019-08-28 Siemens Aktiengesellschaft Leiterplatte mit implantiertem optischen stromsensor
CN207369413U (zh) * 2017-09-27 2018-05-15 京东方科技集团股份有限公司 一种线路板、显示驱动装置及显示装置
US10455707B1 (en) 2018-08-10 2019-10-22 Apple Inc. Connection pad for embedded components in PCB packaging

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1168288A (ja) * 1997-08-21 1999-03-09 Matsushita Electric Ind Co Ltd 回路基板の製造方法及び回路基板
WO2001043190A1 (en) * 1999-12-10 2001-06-14 Telefonaktiebolaget L M Ericsson (Publ) Interposer device
JP2002033562A (ja) * 2000-07-19 2002-01-31 Sony Corp 絶縁層及び接続孔の形成方法、配線構造の形成方法、並びにこれらの方法の実施に使用する型材及びその製造方法
JP2002246759A (ja) * 2000-12-12 2002-08-30 Ngk Spark Plug Co Ltd 配線基板
JP2006066597A (ja) * 2004-08-26 2006-03-09 Ibiden Co Ltd プリント配線板
JP2006080571A (ja) * 2005-12-01 2006-03-23 Shinko Electric Ind Co Ltd 配線基板の製造方法

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3660726A (en) * 1970-10-12 1972-05-02 Elfab Corp Multi-layer printed circuit board and method of manufacture
US5479319A (en) * 1992-12-30 1995-12-26 Interconnect Systems, Inc. Multi-level assemblies for interconnecting integrated circuits
JP3345541B2 (ja) * 1996-01-16 2002-11-18 株式会社日立製作所 半導体装置及びその製造方法
US6034437A (en) * 1997-06-06 2000-03-07 Rohm Co., Ltd. Semiconductor device having a matrix of bonding pads
JP2000138313A (ja) * 1998-10-30 2000-05-16 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
US6617681B1 (en) * 1999-06-28 2003-09-09 Intel Corporation Interposer and method of making same
US6388335B1 (en) * 1999-12-14 2002-05-14 Atmel Corporation Integrated circuit package formed at a wafer level
US6429534B1 (en) * 2000-01-06 2002-08-06 Lsi Logic Corporation Interposer tape for semiconductor package
US6335491B1 (en) * 2000-02-08 2002-01-01 Lsi Logic Corporation Interposer for semiconductor package assembly
US6309912B1 (en) * 2000-06-20 2001-10-30 Motorola, Inc. Method of interconnecting an embedded integrated circuit
EP1321980A4 (en) * 2000-09-25 2007-04-04 Ibiden Co Ltd SEMICONDUCTOR ELEMENT, METHOD FOR MANUFACTURING SEMICONDUCTOR ELEMENT, MULTILAYER PRINTED CIRCUIT BOARD, AND METHOD FOR MANUFACTURING MULTILAYER PRINTED CIRCUIT BOARD
TWI257832B (en) * 2003-06-24 2006-07-01 Ngk Spark Plug Co Intermediate substrate, intermediate substrate with semiconductor element, substrate with intermediate substrate, and structure having semiconductor element, intermediate substrate and substrate
JP2005039243A (ja) * 2003-06-24 2005-02-10 Ngk Spark Plug Co Ltd 中間基板
US7566960B1 (en) * 2003-10-31 2009-07-28 Xilinx, Inc. Interposing structure
WO2005050708A2 (en) * 2003-11-13 2005-06-02 Silicon Pipe, Inc. Stair step printed circuit board structures for high speed signal transmissions
US7049170B2 (en) * 2003-12-17 2006-05-23 Tru-Si Technologies, Inc. Integrated circuits and packaging substrates with cavities, and attachment methods including insertion of protruding contact pads into cavities
US20050133891A1 (en) * 2003-12-23 2005-06-23 Tessera, Inc. System and method for increasing the ball pitch of an electronic circuit package
US20050218528A1 (en) * 2004-03-31 2005-10-06 Beatty John J Capillary underfill channel
JP2006054260A (ja) * 2004-08-10 2006-02-23 Toshiba Corp 外部とのインターフェース機能を有するｌｓｉパッケージ、外部とのインターフェース機能を備えたｌｓｉパッケージを有する実装体、外部とのインターフェース機能を備えたｌｓｉパッケージを有する実装体の製造方法
US7049208B2 (en) * 2004-10-11 2006-05-23 Intel Corporation Method of manufacturing of thin based substrate
JP4671829B2 (ja) * 2005-09-30 2011-04-20 富士通株式会社 インターポーザ及び電子装置の製造方法
US7462784B2 (en) * 2006-05-02 2008-12-09 Ibiden Co., Ltd. Heat resistant substrate incorporated circuit wiring board
US7768138B2 (en) * 2007-10-23 2010-08-03 Panasonic Corporation Semiconductor device
US8373073B2 (en) * 2009-05-29 2013-02-12 Ibiden Co., Ltd. Wiring board and method for manufacturing the same
JP5540276B2 (ja) * 2011-03-31 2014-07-02 Ｔｄｋ株式会社 電子部品内蔵基板及びその製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1168288A (ja) * 1997-08-21 1999-03-09 Matsushita Electric Ind Co Ltd 回路基板の製造方法及び回路基板
WO2001043190A1 (en) * 1999-12-10 2001-06-14 Telefonaktiebolaget L M Ericsson (Publ) Interposer device
JP2002033562A (ja) * 2000-07-19 2002-01-31 Sony Corp 絶縁層及び接続孔の形成方法、配線構造の形成方法、並びにこれらの方法の実施に使用する型材及びその製造方法
JP2002246759A (ja) * 2000-12-12 2002-08-30 Ngk Spark Plug Co Ltd 配線基板
JP2006066597A (ja) * 2004-08-26 2006-03-09 Ibiden Co Ltd プリント配線板
JP2006080571A (ja) * 2005-12-01 2006-03-23 Shinko Electric Ind Co Ltd 配線基板の製造方法

Also Published As

Publication number Publication date
DE502007006885D1 (de) 2011-05-19
US20090101398A1 (en) 2009-04-23
US8541690B2 (en) 2013-09-24
WO2007131256A3 (de) 2008-04-17
EP2018666A2 (de) 2009-01-28
WO2007131256A2 (de) 2007-11-22
CN201238050Y (zh) 2009-05-13
AT9551U1 (de) 2007-11-15
CA2651649A1 (en) 2007-11-22
TW200814884A (en) 2008-03-16
EP2018666B1 (de) 2011-04-06
KR20090007410A (ko) 2009-01-16
ATE504943T1 (de) 2011-04-15

Similar Documents

Publication Publication Date Title
US8177577B2 (en) Printed wiring board having a substrate with higher conductor density inserted into a recess of another substrate with lower conductor density
JP5300558B2 (ja) 半導体装置の製造方法
TWI345939B (en) Method of manufacturing a multilayer wiring board
US20080128911A1 (en) Semiconductor package and method for manufacturing the same
US20150114690A1 (en) Flex-rigid wiring board and method for manufacturing flex-rigid wiring board
CN102656956B (zh) 柔性印刷电路板及其制造方法
JP2011522403A (ja) 少なくとも１つの電子構成部品をプリント回路基板に組み込むための方法、およびプリント回路基板
CN101911847A (zh) 多层配线基板的制造方法
JP2009088469A (ja) 印刷回路基板及びその製造方法
JP4972633B2 (ja) 半導体装置の製造方法
US20090242238A1 (en) Buried pattern substrate
US9480173B2 (en) Flex-rigid wiring board and method for manufacturing flex-rigid wiring board
JP2009537968A (ja) プリント回路基板上に電子部品を固定する方法ならびにプリント回路基板および少なくとも１つの電子部品を有するシステム
CN102098883A (zh) 用于制造基板的载体以及使用该载体制造基板的方法
KR20120108952A (ko) 회로 기판의 제조 방법 및 전자 장치의 제조 방법
US20040265482A1 (en) Wiring substrate manufacturing method
JP4141135B2 (ja) 多層配線基板の製造方法
KR101905879B1 (ko) 인쇄회로기판 및 그의 제조 방법
JP4694007B2 (ja) 三次元実装パッケージの製造方法
CN107770946A (zh) 印刷布线板及其制造方法
TW200830498A (en) Manufacturing method for integrating passive component within substrate
JP2003031950A (ja) 多層配線基板及びその製造方法
JPH0410696A (ja) 多層配線基板の製造方法
JPH07335992A (ja) 配線基板と配線基板の製造方法
JP7187821B2 (ja) プリント配線板およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100510

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120313

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20120611

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20120618

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120913

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20121127

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20130311