JP2009530978A - 画像センサーにおけるグローバル蓄積のためのローリング二重リセットタイミングを提供するための方法および装置 - Google Patents

画像センサーにおけるグローバル蓄積のためのローリング二重リセットタイミングを提供するための方法および装置 Download PDF

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Abstract

画像センサーからなる画素のアレイを動作させるための装置および方法であり、それぞれの画素は、フォトセンサーと、関連する蓄積デバイスと、フローティングディフュージョン領域とを少なくとも含み、画素のアレイは、複数の行および列として構成される。画素に関連するフォトセンサーがリセットされ、電荷がフォトセンサーに蓄積される。そして、蓄積された電荷は、画素に関連する蓄積デバイスにグローバルに転送される。ローリング二重リセットが、蓄積デバイスに記憶された蓄積された電荷に対する悪影響を減少させるのに使用される。蓄積デバイスに記憶された蓄積された電荷は、画素に関連するフローティングディフュージョン領域に転送され、フローティングディフュージョン領域に存在する電荷が読み出される。第２の実施形態においては、蓄積デバイスは除去され、ローリング二重リセットが、フローティングディフュージョン領域に記憶された蓄積された電荷に対する悪影響を減少させるのに使用される。
【選択図】図６

Description

本発明は、一般的には、半導体撮像装置に関する。より詳細には、本発明は、撮像装置におけるグローバル蓄積の性能を改善するための新しいタイミング方式に関する。
撮像装置、例えば、ＣＭＯＳ撮像装置は、画素の焦点面アレイを含み、それぞれの画素は、基板のドープ領域において光生成電荷を作り出すために基板上に存在するフォトセンサー、例えば、フォトゲート、光導電体、または、フォトダイオードを含む。読み出し回路がそれぞれの画素ごとに提供され、また、少なくともソースフォロワートランジスタと、そのソースフォロワートランジスタを列出力線に結合するための行選択トランジスタとを含む。また、画素は、典型的には、ソースフォロワートランジスタのゲートに接続されたフローティングディフュージョン領域を有する。フォトセンサーによって生成された電荷は、フローティングディフュージョン領域に送られる。グローバル蓄積を利用する撮像装置は、フォトセンサーから蓄積ノードに電荷を転送するためのトランジスタと、蓄積ノードからフローティングディフュージョン領域に電荷を転送するためのトランジスタ（フローティングディフュージョン領域が、同時に、蓄積領域の役割をなしている場合を除いて）とを含む。さらに、撮像装置は、フローティングディフュージョン領域をリセットするためのトランジスタを含む。撮像装置は、フォトダイオードをリセットするためのトランジスタを含んでもよい。
図１は、ＣＭＯＳ撮像装置において典型的に使用される一般的な４トランジスタ（４Ｔ）画素１００を示す図である。画素１００は、フォトダイオードとして示されるフォトセンサー１０５と、フローティングディフュージョン電荷蓄積領域（フローティングディフュージョン領域）１１０と、４つのトランジスタ、すなわち、転送トランジスタ１１５、リセットトランジスタ１２０、ソースフォロワートランジスタ１２５、および、行選択トランジスタ１３０とを含む。画素１００は、転送トランジスタ１１５の導電性を制御するためのＴＸ制御信号と、リセットトランジスタ１２０の導電性を制御するためのＲＳＴ制御信号と、行選択トランジスタ１３０の導電性を制御するためのＲＯＷ制御信号とを受け取る。フローティングディフュージョン領域１１０に蓄積された電荷は、ソースフォロワートランジスタ１２５の導電性を制御する。ソースフォロワートランジスタ１２５の出力は、行選択トランジスタ１３０が導通状態にあるとき、ノード１３５に提供され、そのノード１３５は、画素アレイの列線に接続されている。
転送トランジスタ１１５およびリセットトランジスタ１２０の状態は、フローティングディフュージョン領域１１０が、電荷集積期間中に、感光素子１０５によって蓄積された光生成電荷を受け取るために、感光素子１０５に結合されるか、または、リセット期間中に、ノード１４０から画素電圧ＶＡＡＰＩＸの発生源に結合されるかを決定する。
画素１００は、以下のように動作する。行選択トランジスタ１３０を導通させるために、ＲＯＷ制御信号が、アサート（ａｓｓｅｒｔ）される。それと同時に、ＲＳＴ制御信号がアサートされ、ＴＸ制御信号はアサートされない。これは、フローティングディフュージョン領域１１０をノード１４０における画素電圧電位ＶＡＡＰＩＸに結合し、このフローティングディフュージョン領域１１０における電圧を、画素電圧電位ＶＡＡＰＩＸからリセットトランジスタ１２０に関連する電圧降下を減じた電圧にリセットする。この電圧降下は、リセット信号を昇圧することによって回避されてもよい。画素１００は、リセット信号（Ｖｒｓｔ）をノード１３５に出力する。図２に関連して以下でより詳細に説明するように、ノード１３５は、典型的には、撮像装置２００の列線２３５（図２）に結合され、その列線２３５は、ソースフォロワー増幅器１２５を介して、一定の電流を供給する。
転送トランジスタ１１５がオフのときに、フォトセンサー１０５は入射光に暴露され、電荷集積期間中に、その入射光のレベルに基づいて、電荷を蓄積する。電荷集積期間の後、かつ、ＲＳＴ制御信号がリセットトランジスタ１２０をターンオフした後、ＴＸ制御信号がアサートされる。これは、フローティングディフュージョン領域１１０をフォトセンサー１０５に結合する。電荷が、転送トランジスタ１１５を流れ、蓄積された電荷およびフローティングディフュージョンノードの容量に基づいて、フローティングディフュージョン領域１１０における電圧を減少させる。このようにして、画素１００は、光信号（Ｖｓｉｇ）をノード１３５に出力する。
図２は、画素アレイ２０５を形成する複数の画素１００を含む撮像装置２００を示す図である。空間的な制約のために、画素アレイ２０５は、４行×４列のアレイとして図２に示される。当業者は、ほとんどの撮像装置２００は、通常、さらに多くの画素１００をアレイ内に含むことがわかるはずである。また、撮像装置２００は、行回路２１０、列回路２１５、ディジタル処理回路２２０、および、記憶装置２２５を含む。さらに、撮像装置２００は、撮像装置２００の動作を制御するためのコントローラ２３０を含む。
行回路２１０は、画素アレイ２０５から画素１００の行を選択する。選択された行内に存在する画素１００は、列出力線２３５を介して、それらのリセット信号Ｖｒｓｔおよび画素信号Ｖｓｉｇを列回路２１５に出力し、その列回路２１５は、行内に存在するそれぞれの画素ごとに、それらのリセット信号Ｖｒｓｔおよび画素信号Ｖｓｉｇをサンプル＆ホールドする。連続する行信号を列出力線２３５に送るために、行は、１つずつ順々に駆動される。
列回路２１５は、画素リセット信号Ｖｒｓｔおよび光信号Ｖｓｉｇをディジタル値に変換する責任を有し、そして、それらのディジタル値は、ディジタル領域においてさらに処理されてもよい。このために、列回路２１５は、それぞれの画素によって生成されたリセット信号Ｖｒｓｔおよび光信号Ｖｓｉｇをサンプル＆ホールドする。アナログ画素出力信号（Ｖｐｉｘｅｌ）が、リセット信号Ｖｒｓｔと光信号Ｖｓｉｇとの差として、すなわち、Ｖｐｉｘｅｌ＝Ｖｒｓｔ−Ｖｓｉｇとして、形成される。そして、画素出力信号Ｖｐｉｘｅｌは、ディジタル値に変換される。撮像装置２００は、選択された行内に存在するいくつかの画素１００の出力が同時にサンプル＆ホールドされ、そしてディジタル値に変換される列並列処理構成（ｃｏｌｕｍｎ ｐａｒａｌｌｅｌ ａｒｃｈｉｔｅｃｔｕｒｅ）を使用する。ディジタル値は、ディジタル処理回路２２０に出力され、そのディジタル処理回路２２０は、そのディジタル値に画像処理を施し、ディジタル画像を生成する。処理されたディジタル値は、記憶装置２２５に記憶される。コントローラ２３０は、画素アレイ２０５、行回路２１０、列回路２１５、および、記憶装置２２５に結合され、上述した処理を実行するための制御信号を提供する。
グローバルシャッター機能を提供する１つの方法は、フォトセンサー１０５と転送ゲート１１５との間に蓄積ゲートトランジスタを付加することである。そのような構成が図３に示され、その図３は、フォトセンサー３１０と転送トランジスタ３２５との間に直列に提供された蓄積ゲートトランジスタ３０５およびそれに関連する蓄積ノードＳＮ３１５を示している。当業者にはわかるように、蓄積ノードＳＮは、すべてのグローバルシャッター装置に必要なものではない。“ＦＤグローバルシャッター（ＦＤ Ｇｌｏｂａｌ Ｓｈｕｔｔｅｒ）”は、相関二重サンプリング（ｃｏｒｒｅｌａｔｅｄ ｄｏｕｂｌｅ ｓａｍｐｌｉｎｇ）を用いて、フローティングディフュージョントランジスタに画像を記憶する。以下で説明されるように、ここで説明される本発明もまた“ＦＤグローバルシャッター”画素とともに動作する。当業者は、蓄積ノード画素およびシャッター画素を含むその他の種類のグローバル蓄積に本発明が適用できることがわかるはずである。
典型的には、蓄積ノードが、例えば、グローバル蓄積を含む撮像装置とともに使用されるときに発生する１つの問題は、大きな量の暗電流が存在することである。これは、表面で生成される暗電流によって、あるいは、プロセス誘起損傷の結果として発生する暗電流によって、もたらされることがある。グローバル蓄積画素の蓄積ノードにおける暗電流は、画素フォトセンサーとして使用されるｐｉｎ型フォトダイオードにおいて発生する暗電流よりも２０倍も大きいことがある。グローバル蓄積画素によって発生する第２の問題は、漏れ電荷（または、スミア電荷）であり、これは、蓄積ノードへの光学的クロストークおよび電気的クロストークを組み合わせたものであり、低いシャッター効率（ＳＥ ： ｓｈｕｔｔｅｒ ｅｆｆｉｃｉｅｎｃｙ）をもたらす。蓄積ノードに蓄積された電荷が、読み出しフェーズ中に読み出された後、暗電流およびスミア電荷は、次の読み出しフェーズが発生する前に、蓄積ノードに再蓄積し始める。暗電流および漏れ電荷の存在は、画質を著しく低下させる。画質は、とりわけ、より長い集積時間を得るためにフレームレートを減少させたときの光量の少ない状態において低下する。
本発明は、グローバル蓄積技術の性能を改善する新しいタイミングの方法および装置を提供する。蓄積ノードがグローバル蓄積のために使用されるとき、タイミングの方法および装置は、２つのローリングリセットを使用することによって、蓄積ノードにおいて生成される暗電流および漏れ電荷を著しく減少させるのを助け、それらのリセットの一方は、電荷が蓄積ノードからフローティングディフュージョン領域に転送される前に、蓄積ノードの残留電荷を掃き出す。このローリング二重リセットは、蓄積ノードのリセット間の時間をできるだけ短くし、異なる行の画素アレイに関連する蓄積ノードのリセット間の時間を一定の長さに維持する。このローリング二重リセットタイミング技法は、暗電流シェーディング効果および低シャッター効率効果を減少させる。フローティングディフュージョンノードが、グローバルシャッター機能とともに電荷を蓄積するのに使用されるとき、タイミングの方法および装置は、また、２つのローリングリセットを使用することによって、フローティングディフュージョンノードで生成される暗電流を著しく減少させるのを助け、そのローリングシャッターリセットは、電荷がフォトセンサーから転送される前に、残留電荷をフローティングディフュージョンノードから掃き出し、電荷がフローティングディフュージョンノードから列選択出力線に転送されるとき、蓄積ノードは、２回目に効果的にリセットされる。
以下の詳細な説明においては、添付の図面が参照され、それらの図面は本明細書の一部であり、また、それらの図面には、本発明が実施されてもよい様々な実施形態が例として示される。これらの実施形態は、当業者が本発明を製造しかつ使用することができる程度に十分に詳細に説明される。本発明の精神および範囲から逸脱することなく、その他の実施形態が使用されてもよいこと、また、使用される材料の変更に加えて、構造的、論理的、および、電気的な変更がなされてもよいことを理解すべきである。
“基板”という用語は、シリコン、シリコンオンインシュレータ（ＳＯＩ）またはシリコンオンサファイア（ＳＯＳ）、ドープ半導体およびアンドープ半導体、ベース半導体基盤によって支持されたシリコンエピタキシャル層、および、その他の半導体構造部材を含むウェーハまたは基板を意味すると解釈されるべきである。さらにまた、以下の説明において“基板”に言及するとき、ベース半導体構造部材かまたはベース半導体基盤の中かまたは上に、領域、接合、または、材料層を形成するために、事前の処理ステップが使用さ
れているかもしれない。さらに、半導体は、シリコンに基づいたものではなくてもよく、シリコンゲルマニウム、ゲルマニウム、ガリウムヒ素、または、その他の知られている半導体材料に基づいたものであってもよい。
“画素”という用語は、光変換装置またはフォトセンサー、および、その光変換装置によって感知された電磁放射からの電気信号を処理するためのトランジスタを含む光素子単位セルを意味する。ここで論議される画素は、単なる例として、６トランジスタ（６Ｔ）画素回路への発明性のある変更として図示されかつ説明される。本発明はその他の画素構成とともに使用されてもよいことを理解すべきである。本発明は１つの画素の構成および製造に関連してここで説明されるが、撮像装置デバイスからなるアレイ内に存在する複数の画素を代表するものであることを理解すべきである。さらに、本発明はＣＭＯＳ撮像装置に関連して以下で説明されるが、本発明は、より広い適用範囲を有する。したがって、以下の詳細な説明は、本発明を限定するものと解釈されるべきではなく、本発明の範囲は、添付の特許請求の範囲によってしか規定されない。
図３は、グローバルシャッターを有する画素回路３００の別の実施形態である。シャッターゲート３０５は、電荷をフォトセンサー３１０から蓄積ノード３１５に転送するのに使用される。グローバルシャッターが使用される場合、電荷は、画素アレイ内に存在するすべての画素回路３００において、すべてのフォトセンサー３１０から蓄積ノード３１５に同時に転送される。フォトセンサーリセット（ＰＤＲＳＴ）ゲート３２０は、フォトセンサー３１０をリセットするのに使用される。転送トランジスタ３２５は、電荷を蓄積ノード３１５からフローティングディフュージョン領域３３０に転送する。画素回路３００において、蓄積ノード３１５からフローティングディフュージョン領域３３０への電荷の転送は、蓄積ノード３１５を効果的にリセットする。画素回路３００は、また、リセットトランジスタ３３５、ソースフォロワートランジスタ３４０、および、行選択トランジスタ３４５を含む。
図４は、図３に示されるグローバルシャッター画素回路３００のタイムチャートである。ＰＤＲＳＴ３２０は、フォトセンサー３１０を、ＶＡＡＰＩＸからフォトセンサーリセットゲート３２０における電圧降下を減じた電圧にリセットするために、グローバルにパルス・オン（pulsed on）される。集積期間（ｔＩＮＴ）中、電荷は、画素アレイのフォトセンサー３１０に蓄積される。シャッターゲート３０５が、グローバルにパルス・オンされると、画素アレイのすべてのフォトセンサー３１０に蓄積された電荷は、それらのそれぞれの蓄積ノード３１５に転送される。電荷が、蓄積ノード３１５に蓄積されると、それぞれの蓄積ノード３１５ごとの電荷は、ローリング読み出しにおいて、１行ずつ読み出される。蓄積ノード３１５に蓄積された電荷を読み出すことは、蓄積ノードを効果的にリセットする。図４によって示されるように、蓄積ノードは読み出し中にしかリセットされない。したがって、画素アレイの蓄積ノードは、ローリングリセット４０５によってもたらされる読み出し中に、１行ずつリセットされる。暗電流および漏れ（または、スミア）電流は、電荷が蓄積ノードに蓄積されているかどうかにかかわらず、常に、蓄積ノードに悪影響を及ぼす。図４によって示されるように、画素回路３００における蓄積ノードのリセット間の時間は、画素アレイ内に存在するすべての行においてほぼ等しい（ｔＳＮ１＝ｔＳＮ２＝ｔＳＮｎ）。それらのｔＳＮはほぼ等しいので、暗電流および漏れ電流の悪影響は、画素アレイ内の画素回路３００ごとにほぼ同じである。ｔＳＮは、読み出し期間（Ｆｒａｍｅ＿Ｖａｌｉｄが、ｈｉｇｈレベルである期間）および垂直ブランキング期間（Ｆｒａｍｅ＿Ｖａｌｉｄが、ｌｏｗレベルである期間）の両方に依存する。
図５は、図３に示される画素回路３００の電荷読み出しのタイムチャートであり、蓄積ノードをグローバルリセットすることを含む。電荷が、画素アレイのフォトセンサー３１０に蓄積される期間中に、しかも、電荷が関連する蓄積ノード３１５に転送される前に、画素アレイのすべての蓄積ノード３１５は、グローバル蓄積ノードリセット５０５によって、リセットされる。グローバル蓄積ノードリセット５０５は、転送トランジスタ３２５のそれぞれを同時にオン状態にバイアスすることによって発生する。したがって、電荷が、画素アレイのそれぞれのフォトセンサー３１０から画素アレイの蓄積ノード３１５に転送される前に、蓄積ノードが効果的にリセットされる。蓄積された電荷が、画素アレイの蓄積ノード３１５に蓄積されると、それらの電荷は、上述したように１行ずつフローティングディフュージョン領域３３０に転送される。図４および図５のｔＳＮを比較することによってわかるように、グローバル蓄積ノードリセット５０５は、蓄積ノードの２つのリセット間の時間を減少させる。例えば、図５のｔＳＮ１は、図４のｔＳＮ１よりも短い。電荷が蓄積ノードに蓄積される時間を短くすることは、蓄積された電荷に暗電流およびスミア電流が悪影響を及ぼすことを減少させる。理想的には、グローバル蓄積ノードリセット５０５は、電荷をフォトセンサー３１０から蓄積ノード３１５へグローバル転送する直前に発生する。図５に示されるように、蓄積ノードをリセットするためにグローバル蓄積ノードリセット５０５およびローリングリセット４０５の両方を使用することの欠点は、電荷が蓄積ノードに蓄積される時間（ｔＳＮ）が行ごとに変化することである。例えば、電荷が行１に関連する画素の蓄積ノードに蓄積される時間である期間ｔＳＮ１は、電荷が行２に関連する画素の蓄積ノードに蓄積される時間である期間ｔＳＮ２よりも小さく、その期間ｔＳＮ２は、電荷が行ｎに関連する画素の蓄積ノードに蓄積される時間である期間ｔＳＮｎよりも小さい。
図６は、本発明の例としての実施形態によるローリング二重リセットを用いたグローバル蓄積動作のための電荷蓄積のタイミングを示す。図示されるように、ローリングリセット４０５は、転送トランジスタ３２５がパルス・オンされ、そして蓄積ノード３１５に蓄積された電荷が蓄積ノード３１５からフローティングディフュージョン領域３３０に転送されたときに、それぞれの行の画素回路３００の蓄積ノード３１５が効果的にリセットされると発生する。この例としての実施形態においては、シャッターゲート３０５がパルス・オンされる前にそれぞれの蓄積ノード３１５がリセットされた、図５に示されるグローバル蓄積ノードリセット５０５は、ローリングシャッターリセット６０５に置き替えられている。ローリングシャッターリセット６０５は、画素アレイのそれぞれのフォトセンサー３１０に蓄積された電荷が画素アレイの蓄積ノード３１５にグローバル転送される前にそれぞれの蓄積ノード３１５がリセットされることを保証する。さらに、ローリングシャッターリセット６０５がそれぞれの行の蓄積ノードをリセットするタイミングは、電荷がそれぞれの蓄積ノードに蓄積される時間がすべての行において同じかまたはほぼ同じになるようなタイミングである。換言すれば、ローリングシャッターリセット６０５とローリングリセット４０５とを一緒に使用すること（ローリングシャッターリセットとローリングリセットとの組み合わせは、“ローリング二重リセット”と呼ばれる）は、図６に示されるように、ｔＳＮ１＝ｔＳＮ２＝ｔＳＮｎであることをもたらす。これらの期間のそれぞれは、同じかまたはほぼ同じであるので、暗電流または漏れ電荷の影響は、それぞれの行ごとに同じであるはずであり、言い換えれば、画像シェーディングが除去される。ローリングシャッターリセット６０５は、与えられた行を読み出した後の設定された期間において発生する。この期間は、垂直ブランキング（ＶＢｌａｎｋ）期間にほぼ等しい。さらに、蓄積ノードのリセット間の時間長ｔＳＮは、暗電流および漏れ電荷の影響を減少させるために、できるだけ小さくされる。
図７は、画素読み出し中における本発明の例としての実施形態によるローリングリセット４０５の詳細なタイムチャートである。図７に関しては、ＲＳ１、ＲＳＴ１、ＴＸ１、および、ＳＧ１は、すべて、特定の行、または、共有構成においてトランジスタが接続された部分を指示する。ＲＳ１制御信号が、パルスされると、行選択トランジスタ３４５をターンオンする。リセットトランジスタ３３５が、短い期間だけターンオンされ、それによって、フローティングディフュージョン領域３３０を予め定められた電圧にリセットす
る。フローティングディフュージョン領域３３０における電荷は、ソースフォロワートランジスタ３４０のゲートに印加され、その電荷が、電圧に変換され、それに続いて、サンプル＆ホールド回路によってサンプリングされ、ここで、リセット読み出しのためのサンプル＆ホールド回路（ＳＨＲ）におけるパルスは、リセット電圧がサンプル＆ホールドキャパシタに蓄積されたときの時刻を表現する。
そして、蓄積ノード３１５に蓄積された電荷は、転送ゲートトランジスタ３２５をターンオンすることによって、フローティングディフュージョン領域３３０に転送される。フローティングディフュージョン領域３３０における電荷は、ソースフォロワートランジスタ３４０のゲートに印加され、その電荷が、電圧に変換され、それに続いて、パルスＳＨＳが印加されたとき、画素信号読み出しのためのサンプル＆ホールド回路によってサンプル＆ホールドされる。ＳＨＲおよびＳＨＳは、リセット信号値および光信号値を蓄積するのに使用され、かつ画素回路３００の外部に存在してもよいトランジスタへの信号を指示する。さらに、図７に示されるように、ＳＧゲートは、フォトセンサー３１０に蓄積された電荷を蓄積ノード３１５に転送するのを改善するために、負方向にバイアスされてもよい。ＳＧゲートを負方向にバイアスすることは、本発明の例としての実施形態を実施するためには必要とされない。
図８は、本発明の例としての実施形態による蓄積ノード３１５のローリングシャッターリセット６０５のための詳細なタイムチャートである。図８において、ＲＳＴ、ＴＸ、および、ＳＧは、すべて、特定の行、または、ローリング蓄積ノードリセットのための共有構成においてトランジスタが接続された部分を指示する。図示されるように、リセットトランジスタ３３５がオン状態にバイアスされると、蓄積ノード３１５における電荷をフローティングディフュージョン領域に転送するために、かつ、画素回路の行の蓄積ノード３１５を効果的にリセットするために、転送トランジスタ３２５が同様にオン状態にバイアスされる。図８に示されるように、ＳＧゲートは、フォトセンサー３１０に蓄積された電荷を蓄積ノード３１５に転送するのを改善するために、負方向にバイアスされてもよい。ＳＧゲートを負方向にバイアスすることは、本発明の例としての実施形態を実施するためには必要とされない。
図９は、ローリングリセット４０５中に電荷が蓄積ノードから読み出されたときから、ローリングシャッターリセット６０５中に蓄積ノードがリセットされたときまでの時間間隔であるｔＳｈｕｔｔｅｒを計算するための例としての方法を説明するタイムチャートである。図示されるように、ｔＦｒａｍｅは、“Ｆｒａｍｅ＿Ｖａｌｉｄがｈｉｇｈレベルである時間＋Ｆｒａｍｅ＿Ｖａｌｉｄがｌｏｗレベルである時間”に等しい。例としての実施形態においては、ｔＳｈｕｔｔｅｒは、ｔＶＢＬＡＮＫ−ｔＳＧ−ＦＶ−ｔＴＸ−ＳＧ＋ｔＲＳＴｎ−ＦＶに等しい。この式において、ｔＶＢＬＡＮＫは、Ｆｒａｍｅ＿Ｖａｌｉｄがｌｏｗレベルである時間に等しく、ｔＳＧ−ＦＶは、シャッターゲートのパルス期間の開始点と次のＦｒａｍｅ＿Ｖａｌｉｄの開始点との時間差であり、ｔＴＸ−ＳＧは、転送トランジスタのパルス期間とシャッターゲートのパルス期間との時間差であり、ｔＲＳＴｎ−ＦＶは、ローリング読み出しにおける最後のリセット時刻とＦｒａｍｅ＿Ｖａｌｉｄがｌｏｗレベルになる時刻との時間差である。図９に図示および説明されるように、垂直ブランキングに関連する期間は、Ｆｒａｍｅ＿Ｖａｌｉｄがｌｏｗレベルである期間に等しい。また、図９に示されるように、ｔＳＮ＝ｔＦｒａｍｅ−ｔＳｈｕｔｔｅｒである。
例えば、２０００ｅ／ｓ（５５°Ｃにおいて）のシャッターゲート暗電流および０．０５Ｖ／ｌｕｘ・秒（９５％のシャッター効率）のシャッターゲート漏れで、１００ｍｓの集積期間において、１６ｍｓ（６０フレーム／秒）の読み出し期間を備えたセンサーの場合、図４に示される通常のタイミングによる総暗信号およびシャッターゲート漏れは、以下のように計算される。
暗信号＝１００ｍ×２０００＝２００ｅ
ＩＤＫＳｈｏｔ Ｎｏｉｓｅ＝（暗信号）１／２＝（２００）１／２＝１４ｅ
ＳＧＬｅａｋａｇｅ＝（０．０５×１００×１００ｍ）／ＣＧ＝７１４３ｅ、ここで、ＣＧ＝７０ｕＶ／ｅであり、また、光強度は、１００ｌｕｘに等しい。
図６に示されるローリング二重リセットタイミングによる総暗信号およびシャッターゲート漏れは、以下のように計算される。
暗信号＝１６ｍ×２０００＝３２ｅ
ＩＤＫＳｈｏｔ Ｎｏｉｓｅ＝（暗信号）１／２＝（３２）１／２＝５ｅ
ＳＧＬｅａｋａｇｅ＝（０．０５×１００×１６ｍ）／ＣＧ＝１１４２ｅ、ここで、ＣＧ＝７０ｕＶ／ｅであり、また、光強度は、１００ｌｕｘに等しい。
これからわかるように、ローリング二重リセットタイミングを使用することによって、総暗信号を８４％だけ減少させ、暗電流ショット雑音を６４％だけ減少させ、そして、シャッターゲート漏れを８４％だけ減少させるという改善が得られる。ローリング二重リセットタイミングを使用することによって、２０００ｅ／ｓの暗電流にもかかわらず、暗電流ショット雑音は、無視できるレベルに維持される。
図１０は、フローティングディフュージョンノードに電荷を蓄積しかつそれとは別の蓄積ノードを使用しないグローバルシャッター機能とともに使用されるＦＤグローバル蓄積（ＦＤ Ｇｌｏｂａｌ Ｓｔｏｒａｇｅ）撮像装置画素の概略回路図である。グローバルシャッターが使用されるとき、電荷は、すべてのフォトセンサー１０１０から、画素アレイ内に存在するすべての画素回路１０００のフローティングディフュージョンノード１０３０に同時に転送される。フォトセンサーリセット（ＰＤＲＳＴ）ゲート１０２０は、フォトセンサー１０１０をリセットするのに使用される。転送トランジスタ１０２５は、電荷をフォトセンサー１０１０からフローティングディフュージョン領域１０３０に転送する。画素回路１０００において、フローティングディフュージョンノード１０３０から列出力線１０５０へ電荷を転送することによって、フローティングディフュージョンノード１０３０は、効果的にリセットされる。画素回路１０００は、また、リセットトランジスタ１０３５、ソースフォロワートランジスタ１０４０、および、行選択トランジスタ１０４５を含む。
図１１は、図１０に示されるＦＤグローバル蓄積撮像装置画素を用いた本発明の例としての実施形態によるローリングリセットのための電荷読み出しのタイムチャートである。図示されるように、ローリングリセット１１０５は、行選択トランジスタ１０４５がパルス・オンされ、そしてフローティングディフュージョンノード１０３０に蓄積された電荷が列出力線１０５０に転送されたときに、それぞれの行内に存在する画素回路１０００のフローティングディフュージョンノード１０３０が効果的にリセットされると発生する。ローリングシャッターリセット１１１０は、画素アレイのそれぞれのフォトセンサー１０１０に蓄積された電荷が画素アレイのフローティングディフュージョンノード１０３０にグローバル転送される前に、それぞれのフローティングディフュージョンノード１０３０がリセットされることを保証する。さらに、ローリングシャッターリセット１１１０がそれぞれの行の蓄積ノードをリセットするタイミングは、ローリングシャッターリセットとローリング読み出し中の効果的なリセットとの間の時間がすべての行において同じかまたはほぼ同じになるようなタイミングである。換言すれば、ローリングシャッターリセット１１１０とローリングリセット１１０５とを一緒に使用すること（ローリングシャッターリセットとローリングリセットとの組み合わせは、“ローリング二重リセット”と呼ばれる）は、図１１に示されるように、ｔＳＮ１＝ｔＳＮ２＝ｔＳＮｎであることをもたらす。これらの期間のそれぞれは、同じかまたはほぼ同じであるので、暗電流または漏れ電荷の影響は、それぞれの行ごとに同じであるはずであり、言い換えれば、画像シェーディングが除去される。ローリングシャッターリセット１１１０は、与えられた行を読み出した後の設定された期間において発生する。さらに、蓄積ノードのリセット間の時間長ｔＳＮは、暗電流および漏れ電荷の影響を減少させるために、できるだけ小さくされる。
図１１をさらに参照すると、ＲＳ１およびＲＳＴ１は、特定の行、または、共有構成においてトランジスタが接続された部分を指示する。ＲＳ１制御信号がパルスされると、行選択トランジスタ１０４５をターンオンする。フローティングディフュージョン領域１０３０における電荷は、ソースフォロワートランジスタ１０４０のゲートに印加され、その電荷が、電圧に変換され、それに続いて、パルスＳＨＳが印加されると、画素信号読み出しのために、サンプル＆ホールド回路によってサンプル＆ホールドされる。リセットトランジスタ１０３５が、短い期間だけターンオンされ、それによって、フローティングディフュージョン領域１０３０を予め定められた電圧にリセットする。フローティングディフュージョン領域１０３０における電荷は、ソースフォロワートランジスタ１０４０のゲートに印加され、その電荷が、電圧に変換され、それに続いて、サンプル＆ホールド回路によってサンプリングされ、ここで、リセット読み出しのためのサンプル＆ホールド回路（ＳＨＲ）におけるパルスは、リセット電圧がサンプル＆ホールドキャパシタに記憶されたときの時刻を表現する。リセットトランジスタ１０３５が、短い期間だけターンオンされ、それによって、フローティングディフュージョン領域１０３０を予め定められた電圧にリセットする。フローティングディフュージョン領域１０３０における電荷は、ソースフォロワートランジスタ１０４０のゲートに印加され、その電荷が、電圧に変換され、それに続いて、サンプル＆ホールド回路によってサンプリングされ、ここで、リセット読み出しのためのサンプル＆ホールド回路（ＳＨＲ）におけるパルスは、リセット電圧がサンプル＆ホールドキャパシタに記憶されたときの時刻を表現する。
図１２は、本発明の撮像装置１２０５を含むように変更された典型的なプロセッサーシステムであるシステム１２００を示す。システム１２００は、画像センサーデバイスを含んでもよいディジタル回路を有するシステムの例である。限定することなく、そのようなシステムは、コンピュータシステム、カメラシステム、スキャナー、機械視覚システム、カーナビゲーション、テレビ電話、監視システム、自動焦点システム、スタートラッカーシステム、動き検出システム、さらには、その他の画像ベースシステムを含んでもよい。
システム１２００、例えば、カメラシステムは、一般的には、マイクロプロセッサーのような中央処理装置（ＣＰＵ）１２１０を備え、そのＣＰＵ１２１０は、バス１２２０を介して、入力／出力（Ｉ／Ｏ）装置１２１５と通信する。また、撮像装置１２０５は、バス１２２０を介して、ＣＰＵ１２１０と通信する。また、システム１２００は、ランダムアクセスメモリー（ＲＡＭ）１２２５を含み、また、フラッシュメモリーのようなリムーバブルメモリー１２３０を含んでもよく、それらのメモリーも、また、バス１２２０を介して、ＣＰＵ１２１０と通信する。撮像装置１２０５は、単一集積回路上かまたはプロセッサーとは異なるチップ上に存在する記憶装置の有無に関係なく、ＣＰＵ、ディジタル信号プロセッサー、または、マイクロプロセッサーのようなプロセッサーと組み合わせられてもよい。
上述した装置は、使用されてもよい多くの装置の中の典型的な装置を説明したものであ
る。これまでの説明および図面は、本発明の目的、特徴、および、利点を達成する実施形態を説明するものである。しかしながら、これまでに説明されかつ図示された実施形態に本発明を厳密に限定することを意図したものではない。添付の特許請求の範囲に規定された精神および範囲内に存在する本発明のあらゆる変更は、現時点においては予測できなくても、本発明に含まれると考えられるべきである。
本発明の上述したおよびその他の利点および特徴が、添付の図面を参照して以下に記載される例としての実施形態の詳細な説明からより明白なものとなる。
一般的な撮像装置画素を示す図である。 図１の撮像装置画素を使用する撮像装置を示す図である。 グローバルシャッター装置を含む撮像装置画素の概略回路図である。 図３に示される画素における電荷読み出しのタイムチャートである。 図３に示される画素における電荷読み出しのタイムチャートであり、蓄積ノードのグローバルリセットを含む。 本発明の例としての実施形態のローリング二重リセットを用いたグローバル蓄積のための電荷蓄積のタイムチャートである。 画素読み出し中における本発明の例としての実施形態のローリングリセットの詳細なタイムチャートである。 本発明の例としての実施形態のローリングシャッターリセットの詳細なタイムチャートである。 本発明の例としての実施形態のシャッター幅を計算するための方法を説明するタイムチャートである。 別個の蓄積ノードを使用しないグローバルシャッター機能とともに使用されるＦＤグローバル蓄積撮像装置画素の概略回路図である。 図１０に示されるＦＤグローバル蓄積撮像装置画素を用いた本発明の例としての実施形態のローリングリセットのための電荷読み出しのタイムチャートであり、詳細なタイムチャートを含む。 本発明の撮像装置およびローリング二重リセットタイミングを利用する処理システムを示す図である。

Claims (22)

  1. それぞれの画素が、フォトセンサー、第１の蓄積領域、および、第２の蓄積領域を有し、前記画素のアレイが、複数の行および列として構成された、画像センサーからなる前記画素のアレイを動作させる方法であって、
    電荷を前記フォトセンサーに蓄積するステップと、
    電荷を前記第１の蓄積領域に転送する前に前記第１の蓄積領域をリセットするために、第１のローリングリセットを使用するステップと、
    前記蓄積された電荷を前記フォトセンサーから前記第１の蓄積領域のそれぞれにグローバルに転送するステップと、
    前記蓄積された電荷を前記第１の蓄積領域から前記第２の蓄積領域のそれぞれに転送し、その結果として、前記第１の蓄積領域の第２のローリングリセットが行われ、その結果として、前記第１のローリングリセットと前記第２のローリングリセットとが、ローリング二重リセットを行うステップと、
    前記第２の蓄積領域に存在する電荷を読み出すステップと、
    を含む方法。
  2. 前記ローリング二重リセットが、
    前記蓄積された電荷を前記フォトセンサーから前記第１の蓄積領域に転送する前に、第１の行の前記第１の蓄積領域を１回目にリセットするステップと、
    前記蓄積された電荷を前記フォトセンサーから前記第１の蓄積領域に転送する前に、第２の行の前記第１の蓄積領域を１回目にリセットするステップと、
    前記第１の行の前記第１の蓄積領域に記憶された前記蓄積された電荷を、前記第２の蓄積領域のそれぞれに転送し、前記第１の行の前記第２の蓄積領域を２回目に効果的にリセットするステップと、
    前記第２の行の前記第１の蓄積領域に記憶された前記蓄積された電荷を、前記第２の蓄積領域のそれぞれに転送し、前記第２の行の前記第２の蓄積領域を２回目に効果的にリセットするステップと、
    を含む、請求項１に記載の方法。
  3. 前記第１の行の前記第１の蓄積領域の前記１回目のリセットと、前記第１の行の前記第１の蓄積領域の前記２回目のリセットとの間の経過時間が、前記第２の行の前記第１の蓄積領域の前記１回目のリセットと、前記第２の行の前記第１の蓄積領域の前記２回目のリセットとの間の経過時間にほぼ等しい、請求項２に記載の方法。
  4. それぞれの画素が、それに関連する蓄積デバイスを有し、前記画素のアレイが、複数の行および列として構成された、画像センサーからなる前記画素のアレイを動作させる方法であって、
    前記フォトセンサーに電荷を蓄積するステップと、
    第１の行の前記関連する蓄積デバイスを１回目にリセットするステップと、
    第２の行の前記関連する蓄積デバイスを１回目にリセットするステップと、
    蓄積された電荷を、第１および第２の行の前記フォトセンサーから前記第１の行の関連する蓄積デバイスおよび前記第２の行の関連する蓄積デバイスにそれぞれ転送するステップと、
    電荷を、前記第１の行の前記関連する蓄積デバイスから第１の行の関連するフローティングディフュージョン領域に転送し、前記第１の行の関連する蓄積デバイスを２回目に効果的にリセットするステップと、
    電荷を、前記第２の行の前記関連する蓄積デバイスから第２の行の関連するフローティングディフュージョン領域に転送し、前記第２の行の関連する蓄積デバイスを２回目に効果的にリセットするステップと、
    前記フローティングディフュージョン領域に存在する電荷を読み出すステップと、
    を含む方法。
  5. 前記第１の行の前記関連する蓄積デバイスの前記１回目のリセットと前記第１の行の前記関連する蓄積デバイスの前記２回目のリセットとの間の経過時間が、前記第２の行の前記関連する蓄積デバイスの前記１回目のリセットと前記第２の行の前記関連する蓄積デバイスの前記２回目のリセットとの間の経過時間にほぼ等しい、請求項４に記載の方法。
  6. 画像センサーからなる画素の蓄積ノードに蓄積された電荷に対する暗電流の影響を減少させる方法であって、
    フォトセンサーをリセットするために、画素に関連するフォトセンサーリセットトランジスタにバイアスを１番目に印加するステップと、
    前記フォトセンサーに電荷を蓄積するステップと、
    前記フォトセンサーに関連する蓄積ノードに存在する暗電流電荷を消去するためのローリングシャッターリセットを実行するために、転送トランジスタにバイアスを２番目に印加するステップと、
    前記フォトセンサーに蓄積された前記電荷を前記蓄積ノードに転送するために、シャッターゲートトランジスタにバイアスを３番目に印加するステップと、
    前記蓄積ノードに蓄積された前記電荷をフローティングディフュージョン領域に転送し、前記蓄積ノードを２回目に効果的にリセットするために、前記転送トランジスタにバイアスを４番目に印加するステップと、
    行選択トランジスタにバイアスを５番目に印加し、それによって、前記フローティングディフュージョン領域に蓄積された前記電荷を読み出すステップと、
    を含む方法。
  7. 前記蓄積ノードの前記２回目のリセットと、その後に画像を取り込むための前記蓄積ノードのローリングリセットとの間の時間が、Ｆｒａｍｅ＿Ｖａｌｉｄがｌｏｗレベルである時間−シャッターゲートのパルス期間の開始点と次のＦｒａｍｅ＿Ｖａｌｉｄの開始する時刻との時間差−転送トランジスタのパルス期間とシャッターゲートのパルス期間との時間差＋ローリング読み出しにおける最後のリセット時刻とＦｒａｍｅ＿Ｖａｌｉｄがｌｏｗレベルになる時刻との時間差にほぼ等しい、請求項６に記載の方法。
  8. 前記蓄積ノードのローリングリセットと前記蓄積ノードの前記２回目のリセットとの間の時間が、画素アレイのすべての行において同一である、請求項６に記載の方法。
  9. 前記蓄積ノードのローリングリセットと前記蓄積ノードの前記２回目のリセットとの間の前記時間が、垂直ブランキングに関連する期間にほぼ等しい、請求項８に記載の方法。
  10. 蓄積ノードのローリングシャッターリセットと、同じ蓄積ノードのローリング読み出し中におけるリセットとの間の経過時間を減少させるための方法であって、
    それぞれが蓄積ノードに関連するいくつかの行のフォトセンサーに電荷を蓄積するステップと、
    蓄積された電荷を第１の行の前記フォトセンサーから前記関連する蓄積ノードに転送する前に、前記第１の行の前記フォトセンサーに関連する蓄積ノードを１回目にリセットするステップと、
    前記蓄積された電荷を前記第１の行の前記フォトセンサーから前記関連する蓄積デバイスに転送するステップと、
    前記蓄積された電荷を前記蓄積デバイスから関連するフローティングディフュージョン領域に転送し、前記第１の行のフォトセンサーに関連する前記蓄積デバイスを２回目に効果的にリセットするステップと、
    前記フローティングディフュージョン領域に存在する電荷を読み出すステップと、
    を含む方法。
  11. 第２の行の前記フォトセンサーに関連する蓄積デバイスを１回目にリセットするステップと、
    電荷を前記第２の行の前記フォトセンサーに関連する前記蓄積デバイスから、関連するフローティングディフュージョン領域に転送し、前記第２の行の前記フォトセンサーに関連する前記蓄積デバイスを２回目にリセットするステップと、
    をさらに含む、請求項１０に記載の方法。
  12. 前記第１の行のフォトセンサーに関連する前記蓄積デバイスの前記１回目のリセットと前記２回目のリセットとの間の経過時間が、前記第２の行のフォトセンサーに関連する前記蓄積デバイスの前記１回目のリセットと前記２回目のリセットとの間の経過時間にほぼ等しい、請求項１１に記載の方法。
  13. それぞれの画素が、それに関連する蓄積デバイスを有し、前記画素のアレイが、複数の行および列として構成された、画像センサーからなる前記画素のアレイを動作させる方法であって、
    蓄積された電荷を前記画素のフォトセンサーから前記画素の蓄積デバイスに転送するステップと、
    電荷を第１の行の画素に関連する蓄積デバイスからフローティングディフュージョン領域に転送し、それによって、前記第１の行の画素に関連する前記蓄積デバイスの１回目のリセットを行うステップと、
    ローリングシャッターリセットによって、前記第１の行の画素に関連する前記蓄積デバイスを２回目にリセットするステップであり、前記１回目のリセットと前記２回目のリセットとの間の時間が、前記アレイのすべての行において同一である、前記２回目にリセットするステップと、
    を含む方法。
  14. 撮像装置において使用するための画素アレイであって、
    集積期間中に電荷を生成するための複数のフォトセンサーと、
    それぞれが電荷をそれぞれのフォトセンサーから転送するように構成された複数のシャッタートランジスタと、
    それぞれがそれぞれのシャッタートランジスタに結合され、かつ前記複数のフォトセンサーのそれぞれから転送される電荷を蓄積するように構成された複数の蓄積ノードと、
    それぞれがローリング読み出し中にそれぞれの蓄積ノードから電荷を転送するように構成され、かつそれぞれの蓄積ノードをリセットすることを含む複数の転送ゲートと、
    それぞれの蓄積ノードから電荷を受け取るためにそれぞれが前記複数の転送ゲートの中の１つに接続された複数のフローティングディフュージョン領域と、
    フローティングディフュージョン領域に蓄積された電荷を出力するためにそれぞれがそれぞれのフローティングディフュージョン領域に接続された複数の読み出し回路と、
    それぞれのフォトセンサーから電荷を転送する前にそれぞれの蓄積ノードがリセットされるように、複数の蓄積ノードのローリングシャッターリセットを実行するための手段と、
    を含む画素アレイ。
  15. 複数の蓄積ノードのローリングシャッターリセットから、複数の蓄積ノードのローリング読み出し中に発生するリセットまでの時間が、前記画素アレイのすべての行において同一である、請求項１４に記載の画素アレイ。
  16. 撮像装置において使用するためにコントローラと組み合わせられた画素アレイであって、
    集積期間中に電荷を生成するための複数のフォトセンサーと、
    それぞれが電荷をそれぞれのフォトセンサーから転送するように構成された複数のシャッタートランジスタと、
    それぞれがそれぞれのシャッタートランジスタに結合され、かつ前記複数のフォトセンサーのそれぞれから転送される電荷を蓄積するように構成された複数の蓄積ノードと、
    それぞれがローリング読み出し中にそれぞれの蓄積ノードから電荷を転送するように構成され、かつそれぞれの蓄積ノードを１回目にリセットすることを含む複数の転送ゲートと、
    それぞれの蓄積ノードから電荷を受け取るためにそれぞれが前記複数の転送ゲートの中の１つに接続された複数のフローティングディフュージョン領域と、
    フローティングディフュージョン領域に蓄積された電荷を出力するためにそれぞれがそれぞれのフローティングディフュージョン領域に接続された複数の読み出し回路と、
    前記複数のフォトセンサーに存在する蓄積された電荷のグローバル転送を実行するように構成され、かつ複数の蓄積ノードのローリングシャッターリセットを実行するように構成された前記コントローラであり、それによって、電荷がそれぞれのフォトセンサーから転送される前に、それぞれの蓄積ノードがリセットされ、前記画素アレイの第１の行の前記１回目のリセットと、前記画素アレイの前記第１の行の前記ローリングシャッターリセットとの間の経過時間が、前記画素アレイの第２の行の前記１回目のリセットと、前記画素アレイの前記第２の行の前記ローリングシャッターリセットとの間の経過時間にほぼ等しい、前記コントローラと、
    を含む画素アレイ。
  17. 撮像システムであって、
    プロセッサーと、
    前記プロセッサーに結合された画素のアレイを含む撮像装置と、
    を含み、前記撮像装置が、
    集積期間中に電荷を生成するための複数のフォトセンサーと、
    それぞれがそれぞれのフォトセンサーに接続され、かつそれぞれのフォトセンサーから電荷を転送する複数のシャッタートランジスタと、
    それぞれがそれぞれのシャッタートランジスタに結合され、かつ前記複数のフォトセンサーのそれぞれによって転送される電荷を蓄積するように構成された複数の蓄積ノードと、
    それぞれがそれぞれの蓄積ノードに接続され、かつローリング読み出し中にそれぞれの蓄積ノードから電荷を転送するように構成され、かつそれぞれの蓄積ノードをリセットすることを含む複数の転送ゲートと、
    前記転送ゲートから電荷を受け取るために前記複数の転送ゲートに接続されたフローティングディフュージョン領域と、
    フローティングディフュージョン領域に蓄積された電荷を出力するために前記フローティングディフュージョン領域に接続された読み出し回路と、
    複数の蓄積ノードのローリングシャッターリセットを実行するためのタイミング信号を生成するためのコントローラであり、それによって、電荷がそれぞれのフォトセンサーから転送される前に、それぞれの蓄積ノードがリセットされる、前記コントローラと、
    を含む、
    撮像システム。
  18. 複数の蓄積ノードのローリングシャッターリセットから、複数の蓄積ノードのローリング読み出し中に発生するリセットまでの時間が同一である、請求項１６に記載の撮像システム。
  19. 撮像機器であって、
    それぞれの画素が、それに関連する蓄積デバイスを有し、前記画素のアレイが、複数の行および列として構成された、画像センサーからなる前記画素のアレイ、
    を含み、
    それぞれの前記画素が、蓄積された電荷を前記画素のフォトセンサーから前記画素の蓄積デバイスに転送するための回路を含み、
    それぞれの前記画素が、さらに、電荷を第１の行の画素に関連する蓄積デバイスからフローティングディフュージョン領域に転送し、それによって、前記第１の行の画素に関連する前記蓄積デバイスの１回目のリセットを行うための回路を含み、
    前記撮像機器が、さらに、
    ローリングシャッターリセットによって前記第１の行の画素に関連する前記蓄積デバイスを２回目にリセットするためのコントローラを含み、前記１回目のリセットと前記２回目のリセットとの間の時間が、アレイのすべての行においてほぼ同一である、
    撮像機器。
  20. それぞれの画素が、フォトセンサー、フローティングディフュージョンノード、および、列出力線を有し、前記画素のアレイが、複数の行および列として構成された、画像センサーからなる前記画素のアレイを動作させる方法であって、
    前記フォトセンサーに電荷を蓄積するステップと、
    電荷を前記フローティングディフュージョンノードに転送する前に前記フローティングディフュージョンノードをリセットするために、第１のローリングリセットを使用するステップと、
    前記蓄積された電荷を前記フォトセンサーから前記フローティングディフュージョンノードのそれぞれにグローバルに転送するステップと、
    前記蓄積された電荷を前記フローティングディフュージョンノードから前記列出力線のそれぞれに転送し、その結果として、前記第１のフローティングディフュージョンノードの第２のローリングリセットが行われ、その結果として、前記第１のローリングリセットと前記第２のローリングリセットとが、ローリング二重リセットを行うステップと、
    を含む方法。
  21. 前記ローリング二重リセットが、
    前記蓄積された電荷を前記フォトセンサーから前記フローティングディフュージョンノードに転送する前に、第１の行の前記フローティングディフュージョンノードを１回目にリセットするステップと、
    前記蓄積された電荷を前記フォトセンサーから前記フローティングディフュージョンノードに転送する前に、第２の行の前記フローティングディフュージョンノードを１回目にリセットするステップと、
    前記第１の行の前記フローティングディフュージョンノードに記憶された前記蓄積された電荷を前記列出力線のそれぞれに転送し、前記第１の行の前記フローティングディフュージョンノードを２回目に効果的にリセットするステップと、
    前記第２の行の前記フローティングディフュージョンノードに記憶された前記蓄積された電荷を前記列出力線のそれぞれに転送し、前記第２の行の前記フローティングディフュージョンノードを２回目に効果的にリセットするステップと、
    を含む、請求項２０に記載の方法。
  22. 前記第１の行の前記フローティングディフュージョンノードの前記１回目のリセットと前記第１の行の前記フローティングディフュージョンノードの前記２回目のリセットとの間の経過時間が、前記第２の行の前記フローティングディフュージョンノードの前記１回目のリセットと前記第２の行の前記フローティングディフュージョンノードの前記２回目
    のリセットとの間の経過時間にほぼ等しい、請求項２１に記載の方法。
JP2009501464A 2006-03-23 2007-03-16 画像センサーにおけるグローバル蓄積のためのローリング二重リセットタイミングを提供するための方法および装置 Withdrawn JP2009530978A (ja)

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