JP2009524231A - 半導体デバイスの製造方法 - Google Patents

半導体デバイスの製造方法 Download PDF

Info

Publication number
JP2009524231A
JP2009524231A JP2008550830A JP2008550830A JP2009524231A JP 2009524231 A JP2009524231 A JP 2009524231A JP 2008550830 A JP2008550830 A JP 2008550830A JP 2008550830 A JP2008550830 A JP 2008550830A JP 2009524231 A JP2009524231 A JP 2009524231A
Authority
JP
Japan
Prior art keywords
layer
dielectric
applying
thin film
film transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2008550830A
Other languages
English (en)
Other versions
JP5276992B2 (ja
JP2009524231A5 (ja
Inventor
ポール ジェイムズ ローズ
イアン チャールズ セイジ
レイチェル パトリシア タフィン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qinetiq Ltd
Original Assignee
Qinetiq Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qinetiq Ltd filed Critical Qinetiq Ltd
Publication of JP2009524231A publication Critical patent/JP2009524231A/ja
Publication of JP2009524231A5 publication Critical patent/JP2009524231A5/ja
Application granted granted Critical
Publication of JP5276992B2 publication Critical patent/JP5276992B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having a potential-jump barrier or a surface barrier
    • H10K10/80—Constructional details
    • H10K10/82—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/60—Forming conductive regions or layers, e.g. electrodes
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having a potential-jump barrier or a surface barrier
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462—Insulated gate field-effect transistors [IGFETs]
    • H10K10/466—Lateral bottom-gate IGFETs comprising only a single gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having a potential-jump barrier or a surface barrier
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462—Insulated gate field-effect transistors [IGFETs]
    • H10K10/468—Insulated gate field-effect transistors [IGFETs] characterised by the gate dielectrics
    • H10K10/471—Insulated gate field-effect transistors [IGFETs] characterised by the gate dielectrics the gate dielectric comprising only organic materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/10—Deposition of organic active material
    • H10K71/12—Deposition of organic active material using liquid deposition, e.g. spin coating
    • H10K71/13—Deposition of organic active material using liquid deposition, e.g. spin coating using printing techniques, e.g. ink-jet printing or screen printing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78681—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising AIIIBV or AIIBVI or AIVBVI semiconductor materials, or Se or Te
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate

Abstract

第１電極層が接触し且つ第２電極層が誘電体層(8)により分離されている半導体層を含む多層半導体デバイスのための電極構造体を製造する方法は、デバイス内の支持層の選択されたエリアのみにパターン化材料(20)を付与して、第１電極層の構成体を画成するステップと、パターン化材料(20)に応答するようにされた触媒(24)を前記支持層に付与するステップと、支持層に導電性材料(26)を付与して、第１電極層を形成するステップと、を備え、前記支持層、パターン化材料(20)、及び触媒(24)が協働して、触媒(24)が付与された支持層の選択されたエリアのみに導電性材料(26)が堆積されるようにする。薄膜トランジスタ(2)は、エポキシド材料を含むゲート絶縁層(8)を有する。
【選択図】図３

Description

本発明は、半導体デバイスの製造方法に係り、より詳細には、薄膜トランジスタ（ＴＦＴ）デバイスの製造方法に係る。本発明は、特に、ディスプレイ装置用の有機薄膜トランジスタの製造方法に係るが、これに限定されない。
有機薄膜トランジスタ（ＴＦＴ）は、アクティブマトリクスディスプレイ、化学的センサ及び柔軟なマイクロエレクトロニックスのような種々の低コスト、大面積の電子的用途で関心がもたれている。
本発明の背景として、ＴＦＴデバイスは、典型的に、半導体層と接触をなす２つの導電性電極（ソース及びドレイン）を備えている。第３の電極（ゲート）は、半導体層に隣接するが、そこから絶縁される。動作中に、ソース電極からドレイン電極へと流れる電流は、ゲートに印加される電圧により制御される。高い性能を得るためには、ソース−ドレイン距離が短く（通常、０．１ないし１０μｍ）且つゲートと半導体チャンネルとの間の絶縁が薄い（１０ｎｍないし１μｍ）ことが望ましい。
ＴＦＴデバイスは、通常、高真空堆積やホトリソグラフィーを含む慣習的な半導体処理ルートにより製造される。しかしながら、このような従来の堆積及びパターン化プロセスは経費がかかる。特に、低コスト大量生産の場合には、既存の装置概念と結合されて許容できる性能を有する有機ＴＦＴデバイス及び集積回路を形成する低廉な材料堆積及びパターン化プロセスを開発するという要求が続いている。
前記要件を心に留めて、ＴＦＴデバイスを製造するための別の低廉なルートとして、高解像度の印刷技術が示唆された。
例えば、グラファイトベースの導電性インクのスクリーン印刷によりゲート電極並びにソース及びドレイン接触部が準備される有機ＴＦＴが立証されている（ガルニアＦ氏等のサイエンス１９９４、２６５、１６８４を参照）。同様に、スクリーン印刷を使用して、有機ＴＦＴにゲート誘電体層を堆積することも知られている（バオＺ氏等のＰｏｌｙｍ．Ｍａｔｅｒ．Ｓｃｉ．Ｅｎｇ．１９９７、７７、４０９を参照）。
或いは又、ガラス基板上に有機ＴＦＴのソース及びドレイン接触部並びにゲート電極を画成するように導電性ポリマーを堆積するのにインクジェット印刷が使用されている（サーリングハウスＨ氏等のサイエンス２０００、２９０、２１２３）。
しかしながら、スクリーン印刷及びインクジェット印刷は、有機ＴＦＴを形成するのに首尾良く利用されているが、これら方法により達成できる最小特徴部の解像度は、せいぜい、数十マイクロメーターであり、多くの実際的な用途では不十分である。
しかしながら、インクが印刷される層の表面エネルギーを選択的に変更することによって、より寸法の小さい特徴部を、スクリーン印刷及びインクジェット印刷で得ることができる。この技術は、パターン化された表面エネルギーを表面に与えて、その表面に導電性材料の水性分散物を印刷することを含む。水性インクは、処理される表面の画成されたエリアから水分除去(de-wet)し、例えば、ＴＦＴにソース／ドレイン経路を正確に画成するのに使用できる絶縁ギャップを形成する。このプロセスは、一応機能するが、変調された表面エネルギーを与えるためには、ホトリソグラフィーのような複雑なプロセスで表面を前処理することに依存する。
しかしながら、理論的にはマイクロメーター解像度で特徴部を形成することができる、マイクロモールディング・イン・キャピラリー（ＭＩＭＩＣ）及びマイクロコンタクトプリンティング（μＣＰ）を含む別の印刷技術も存在する。
マイクロコンタクトプリンティングは、ゴムのスタンピングに基づくソフトリソグラフィー技術であり、１μｍより充分に低いスケールで特徴部を画成することができる。ＴＦＴを形成する典型的なプロセスでは、ソフトリソグラフィーによりチオール化合物が金の金属表面に印刷されて、そこに結合される。次いで、チオールによって保護されない金のエリアをエッチング除去して、ソース及びドレイン電極を画成する。この方法は、有効であるが、コストのかかる金の真空蒸着と、制御が困難で、低速で且つ環境的に望ましくないエッチングプロセスとに依存している。
別のソフトリソグラフィープロセスでは、マイクロコンタクトプリンティングを使用して、金属の無電解メッキを選択的に開始するためのパラジウム種層を印刷し、それにより、基板の種領域における金属化の生成を容易にしている。このプロセスは、完全に加算的なプロセスであり、即ち金属をパターン化するのにエッチングが要求されないという点で有益である。しかしながら、この技術は、既存のＴＦＴ設計及び製造技術と潜在的に適合しない。質の高い金属層の成長を開始するためには、パラジウム触媒を著しく高い密度で堆積しなければならない。対照的に、マイクロコンタクトプリンティングは、表面に非常に低い濃度の材料を堆積するのに最も良く適し、例えば、表面に分子単層を堆積するのに最も良く適している。材料の重たい堆積物を印刷する試みは、達成できる解像度に悪影響を及ぼす。逆に、触媒の軽い堆積物のマイクロコンタクトプリンティングは、その後の無電解メッキにおいて、不完全で、低速で又は非常に粗い金属成長を与える傾向がある。
ガラス又はシリコン表面に金属トラックを堆積するのに、更に別のソフトリソグラフィープロセスが使用されているが、ＴＦＴ構造体を製造するものではない。このプロセスでは、コンタクトリソグラフィーにより表面にホスフィノホスホニック酸が印刷される。パラジウム電極触媒分散物で表面をその後に処理すると、触媒が印刷エリアに選択的に結合され、そして処理された基板を無電解銅又はニッケルメッキ槽にその後に浸漬すると、金属が印刷エリアに選択的にメッキされる。この技術は、これまでに認識されていない欠点で悩まされており、印刷ＴＦＴの製造への適用に適さないものにしている。
第１に、有機ＴＦＴに定常的に使用される多くのポリマー材料は、パラジウムに対して高い親和性を有し、パラジウムをポリマー材料に不所望に結合させる。これは、次いで、ＴＦＴ内に短絡を生じさせ、デバイスの性能を低下させるか又はデバイスを破壊することになる。第２に、無電解メッキ手順を使用してパラジウム種層に金属を堆積すると、メッキ溶液から絶縁材へ金属塩が浸出するためにゲート絶縁材の予期せぬ質低下を招くことになる。これは、ゲート絶縁材が従来の幾つかのポリマー材料を含む場合に特に明らかである。最後に、無電解メッキ手順に使用される化学溶液は、それらの酸、アルカリ又は還元特性のために、従来のポリマーゲート絶縁材の望ましからぬ腐食又は破壊を招くことになる。
以上のことにも関わらず、ソフトリソグラフィーは、理論的には、１μｍより充分小さいスケールで特徴部を画成することができるが、これまで、従来の基板材料について知覚されている寸法不安定さのために、５μｍより小さい特徴部を得るための大量生産にマイクロコンタクトプリンティングを使用するのは実際的でないと考えられてきた。
本発明の目的は、半導体デバイス、特に、これに限定されないが、薄膜トランジスタを製造する別の方法であって、上述した方法の欠点の少なくとも幾つかを軽減する方法を提供することである。
本発明の第１の態様によれば、第１電極層が接触し且つ第２電極層が誘電体層によって分離されている半導体層を含む多層半導体デバイスのための電極構造体を製造する方法において、
（ｉ）前記デバイス内の支持層の選択されたエリアのみにパターン化材料を付与して、前記第１電極層の構成体を画成するステップと、
（ii）前記パターン化材料に応答する触媒を前記支持層に付与するステップと、
（iii）前記支持層に導電性材料を付与して、前記第１電極層を形成するステップと、
を備え、前記支持層、パターン化材料、及び触媒が協働して、この触媒が付与された前記支持層の選択されたエリアのみに前記導電性材料が堆積されるようにする方法、が新たに提案される。
触媒は、パターン化材料に優先的に取り付けることによりパターン化材料に応答するようにしてもよい（即ち、触媒は、パターン化材料に対して高い化学的親和性を有する）。或いは又、触媒は、パターン化材料から優先的に取り外すことによりパターン化材料に応答するようにしてもよい（即ち、触媒は、パターン化材料に対して低い化学的親和性を有する）。
この方法は、半導体デバイス構造体を製造する独特の効果を与える。ソフトリソグラフィーパターン化は、サブミクロンレベルの解像度を与えることができ、そして電極構造体は、コストのかかる真空又は高温度処理を伴わずに高い解像度で堆積することができる。更に、プロセスは、基板及びそれに付随する構造体のホトリソグラフィー露出及びエッチングを必要とせずに、実質的に加算的な仕方で実行することができる。プロセスのコスト対効果に加えて、あまり無駄が出ず、又、あまりエネルギーが必要とされない。このプロセスは、必要でないエリアにおける電極の堆積を回避して、短絡欠陥を回避することにより、従来のプロセスに固有の欠点を回避する。更に、誘電体層の腐食が回避され、デバイスにおける高い漏洩電流を防止する。ソフトリソグラフィーの使用は、これまで困難であった柔軟な表面及びカーブした表面にデバイスを製造できることを意味する。
好ましい実施形態では、支持層が誘電体層を含む。この実施形態では、前記方法は、第２の電極層を形成し、それに誘電体材料を付与して誘電体層を形成するという初期ステップを備えてもよい。
この実施形態では、導電性材料は、第１及び第２の金属電極を形成するように誘電体層上に堆積されるのが好ましく、そして前記方法は、
（iv）誘電体層の少なくとも一部分に半導体材料を付与することにより半導体層を形成して、第１及び第２の金属電極との電気的接触をなす、
という更に別のステップを備えるのが効果的である。
別の実施形態では、支持層が基板層を含む。この別の実施形態では、導電性材料は、第１及び第２の金属電極を形成するように誘電体層上に堆積されるのが好ましく、そして前記方法は、
（iv）基板層の少なくとも一部分に半導体材料を付与することにより半導体層を形成して、第１及び第２の金属電極との電気的接触をなし、
（ｖ）半導体層に誘電体材料を付与して誘電体層を形成し、
（vi）誘電体層に実質的に導電性の電極を付与することにより第２電極層を形成する、
という更に別のステップを備えるのが便利である。
第２電極層は、Ａｇ、Ａｌ、Ａｕ、Ｃｕ、Ｎｉ、Ｐｄ、Ｐｔ、Ｔｉのような通常の金属、酸化インジウム、酸化スズ、酸化インジウムスズ、酸化亜鉛のような導電性酸化物、シート導電率が少なくとも１０-6シーメンのポリ（アニリン）及びポリ（ジオキシアニルチオフェン）（ＰＥＤＯＴ）を含む導電性ポリマーを含む。
半導体デバイスは、第２電極層が実質的に導電性のゲート電極を形成しそして第１及び第２の金属電極が各々ソース及びドレインを形成するような薄膜トランジスタとして構成されるのが好都合である。
支持層はエポキシド化合物を含むのが好ましい。エポキシド材料を支持層に使用するのが有益であるのは、エポキシド系の材料は、優れた誘電体特性、パターン化材料を結合する表面機能、触媒を結合しないこと、付与し易さ、環境的安定性、及び機械的な頑丈さ、低コスト、例えば、紫外線や熱硬化による広範囲なプロセスへの適応性、並びに高質で、滑らかで、ピンホールのない膜を得る容易さを含む物理的、化学的及び電子的特性の優れた組合せを所有することが分かっているからである。更に、エポキシド系材料は、本発明の方法にその後に使用される処置ステップに適合し（特に、無電解堆積プロセスによるメッキ金属の堆積、以下を参照）、即ちそれらは、第１の電極層（メッキされた金属電極）を構成する導電性材料の優れた接着を与え、無電解メッキ槽により腐食されず、そして無電解メッキ槽において金属イオンによりドープされない。
誘電体材料は、エポキシド化合物を含むのが好ましい。
誘電体材料は、エポキシドモノマー及びエポキシドコポリマーの少なくとも１つを含むのが更に好ましい。
誘電体材料は、誘電体材料を重合するための試薬を含むのが便利である。この試薬は、トリフェニルスルフォニウム塩、ボロントリフルオライド−アミン付加物、多機能性アミン、カルボキシル酸アンヒドライド、及び多機能性チオールを含む。
誘電体材料が、誘電体材料を重合するための試薬を含む場合には、この方法は、誘電体材料を重合する付加的なステップを含むのが好ましい。
誘電体材料は、範囲１ないし１２の機能度を有するエポキシド化合物を含むのが好都合である。この化合物の機能度は、当業者に容易に明らかなように、各分子における反応グループの数に関係している。例えば、誘電体材料は、ＳＵ８エポキシ樹脂、アルキル鎖長さが１から２０のアルキル及びシクロアルキルグリシジルエーテル、アリルグリシジルエーテル、エチレングリコールビスグリシジルエーテル、プロピレングリコールビスグリシジルエーテル、トリメチルオルプロパントリグリシジルエーテル、グリシドルのエステル、ビスフェノルＡ／エピクロルヒドリン凝縮物、ビスフェノルＦ／エピクロルヒドリン凝縮物、並びにグリシジルアクリレート及びメタクリレートのポリマー及びコポリマーの少なくとも１つを含む。
誘電体層は、これに限定されないが、インクジェット印刷、スクリーン印刷、スピンコーティング、グラビア印刷、フレキソ印刷、又はリソグラフィー印刷を含む既知の手段によって堆積されてもよい。
好ましい実施形態では、パターン化材料が表面のヒドロキシルグループに取り付けられる。
パターン化材料は、金属の無電解堆積に対する触媒である材料を結合するものであるのが好都合である。例えば、パターン化材料は、スルフォン酸材料、トリハロシラン材料、及びトリアルコキシシラン材料の少なくとも１つを含み、これは、１つ以上のアミン、アミノカルボキシチオール、ジケトネート、オキシム又は置換ホスフィングループで置換されたものである。
支持層に導電性材料を付与するステップは、好ましくは少なくとも１つの遷移金属化合物（例えば、金、銀、銅、ニッケル、パラジウム、白金等）を含む溶液からの無電解堆積を含むのが便利である。
パターン化材料を付与するステップは、好ましくは、ソフトリソグラフィーステップを含み、更に好ましくは、マイクロコンタクトプリンティングステップを含む。
マイクロコンタクトプリンティング方法によれば、印刷されるべき映像を表すレリーフパターンを保持する適合スタンプが形成される。このようなスタンプは、例えば、既知の方法により、ホトレジスト、シリコン、又は金属でレリーフマスターパターンを作ることで製造される。ドウ・コーニング・シルガード(Dow Corning Sylgard)１８４のような硬化性プレポリマーをマスターパターン上に液体状態で配置して、硬化させる。このポリマーを剥離して、マスターパターンを陰画レリーフで複製するエラストマー適合スタンプを形成する。硬化性メチルフェニルシロキサン、ポリウレタン、ポリエーテル−アクリレート、及びポリアクリルを含む他の硬化性ポリマーを使用してもよい。このスタンプは、生の液体として又は溶液で印刷されるべき材料と共に処理され、過剰な材料が表面から除去される。処理されたスタンプは、パターンが印刷されるべき表面に接触して配置され、軽い圧力のもとに放置される。短い時間の後に、スタンプは、それを基板から持ち上げるか又は剥離することにより除去される。これで、基板は、希望の材料の薄い、おそらくは、単分子の、パターン化された堆積物を保持する。スタンプは、何回も再使用することができる。
本発明の別の態様によれば、有機薄膜トランジスタに電極を付与する方法において、
（ｉ）実質的に導電性のゲート電極を準備するステップと、
（ii）前記ゲート電極の少なくとも一部分にエポキシドポリマーを堆積してゲート絶縁層を形成するステップと、
（iii）前記ゲート絶縁層の選択されたエリアのみにパターン化材料を印刷し、このパターン化材料がそこに接着して、その付与された領域においてその表面エネルギーを変調するようにするステップと、
（iv）前記パターン化材料に応答する触媒を前記ゲート絶縁層に付与するステップと、
（ｖ）無電解堆積により前記ゲート絶縁層に金属材料を堆積し、前記触媒材料が付与された前記ゲート絶縁層の選択されたエリアのみにソース及びドレイン電極を形成するステップと、
を備えた方法、が新たに提案される。
実質的に導電性のゲート電極は、予め形成される。或いは又、実質的に導電性のゲート電極を準備する前記ステップは、実質的に導電性のゲート電極を、例えば、基板に堆積することを含むが、これに限定されない。
触媒は、パターン化材料に優先的に取り付けることによりパターン化材料に応答するようにしてもよい（即ち、触媒は、パターン化材料に対して高い化学的親和性を有する）。或いは又、触媒は、パターン化材料から優先的に取り外すことによりパターン化材料に応答するようにしてもよい（即ち、触媒は、パターン化材料に対して低い化学的親和性を有する）。
前記方法は、
（vi）前記ゲート絶縁層の少なくとも一部分に半導体層を設けて、それらの間にソース及びドレイン電極をサンドイッチすると共に、前記ソース及びドレイン電極を橋絡する、
というステップを更に含むのが便利である。
本発明の更に別の態様によれば、エポキシド材料を含むゲート絶縁層を有する薄膜トランジスタが新たに提案される。
エポキシド系の材料は、有機ＦＥＴにおいて誘電体材料として使用されるときに、物理的、化学的及び電子的特性の優れた組合せを所有することが分かった。これらの効果的な特性は、広い周波数範囲にわたり電気的抵抗が高く、環境的に安定しており、処理が容易で、毒性が低く、イオン性不純物を吸収又は結合する傾向が低く、デバイス製造に使用される溶媒及び処理化学薬品に対して耐性があり、機械的に頑丈であり、そしてデバイスが動作されるときに分極化作用及びフィールドバイアス欠陥を招く傾向が低いことを含む。製造に使用するために従来技術で提案された誘電体材料とは対照的に、エポキシ材料は、ソフトリソグラフィー及び無電解金属成長の両方に高度に適合し得る誘電体材料となる。特に、エポキシド誘電体材料は、無電解触媒をそれらの表面へ結合せず、ある範囲のパターン化材料を結合するのに適した表面エネルギー及び表面ヒドロキシルグループを有し、そして強力な酸性又は塩基性媒体における金属イオン、複合薬品及び還元剤の強力な溶液を含む無電解メッキ溶液に対して優れた耐性を有している。
好ましい実施形態では、エポキシド材料は、範囲１ないし１２の機能度を有するエポキシド化合物を含む。この化合物の機能度は、当業者に容易に明らかなように、各分子における反応グループの数に関係している。エポキシド材料は、ＳＵ８エポキシ樹脂、アルキル鎖長さが１から２０のアルキル及びシクロアルキルグリシジルエーテル、アリルグリシジルエーテル、エチレングリコールビスグリシジルエーテル、プロピレングリコールビスグリシジルエーテル、トリメチルオルプロパントリグリシジルエーテル、グリシドルのエステル、ビスフェノルＡ／エピクロルヒドリン凝縮物、ビスフェノルＦ／エピクロルヒドリン凝縮物、並びにグリシジルアクリレート及びメタクリレートのポリマー及びコポリマーの少なくとも１つを含む。
薄膜トランジスタは、ゲート絶縁層に堆積されたメッキ金属ソース及びドレイン電極を備えている。このようなメッキ電極は、高解像度のパターンで、例えば、１００℃未満の低い温度において、真空処理を必要とせずに、基板のホトリソグラフィー処理を必要とせずに、且つ低いコストで製造される電極を提供することで、デバイスに対して利益をもたらす。
明瞭化のために、メッキ電極とは、特に、無電解又は電解プロセスによって形成された電極を指すが、これに限定されない。例えば、このようなメッキ電極は、無電解メッキ溶液を使用して金属を堆積することにより形成されてもよい。
好ましくは、メッキ金属ソース及びドレイン電極は、遷移金属、好ましくは、金、銀、銅、ニッケル、パラジウム及び白金の１つを含む。
薄膜トランジスタは、櫛形(interdigitated)ソース及びドレイン電極を有してもよい。
本発明の別の態様によれば、本発明の上述した態様による複数の薄膜トランジスタデバイスを有する電子的集積回路が新たに提案される。
本発明の更に別の態様によれば、上述した電子式集積回路を有するディスプレイ装置が新たに提案される。
以下、添付図面を参照して、本発明を一例として詳細に説明する。
多数の図面全体にわたり対応素子又は同様の素子が同じ参照番号で示された添付図面を参照すれば、図１ａ−１ｅは、半導体デバイスを製造する本発明の方法の第１の実施形態による順次のステップを示す。この特定の実施形態における半導体デバイスは、薄膜トランジスタ２を含む。
図１ａを参照すれば、基板４には、最初に、導電層６が設けられ、これは、薄膜トランジスタデバイスのゲート電極を形成する。この実施形態では、単一の薄膜トランジスタを製造するが、当業者であれば、共通の基板に製造された複数の薄膜トランジスタデバイスの独立したスイッチングを許すように導電層をパターン化できることが明らかであろう。
任意であるが、１つの薄膜トランジスタから、別の薄膜トランジスタへ、受動的コンポーネント、半導体コンポーネントへ、又は接続端子へ至る相互接続の一部分又は全部を与えるように導電性パターンが拡張される。
導電層６は、印刷又はプロッタペンにより堆積される。これらの印刷技術は、導電性ポリ（アニリン）又はＰＥＤＯＴの堆積に特に適している。或いは又、導電層６を金属又はカーボン装填インクから形成すべき場合には、層６は、スクリーン印刷、リソグラフィー印刷、フレキソ印刷、又はグラビア印刷によって堆積される。導電層６が金属コロイドインクから形成する場合には、堆積の後に、堆積層の導電率を高めるように作用するアニールプロセスを行う。このようなアニールプロセスは、例えば、熱又はレーザー処理により行うことができる。任意であるが、堆積プロセスの後に、選択的エッチングが行われる。
導電性レイヤ６は、金属、ドープされた半導体、導電性ポリマー、インジウムスズ酸化物、及びカーボンを含む（これらに限定されないが）導電性金属で構成される。
一実施形態では、触媒又は化学的試薬が基板４の表面にコーティングされ、これを使用して、無電解又は電解プロセスにより金属の堆積を開始し、導電層６を形成する。任意であるが、触媒又は試薬は、従来の手段又はソフトリソグラフィーによってパターン化される。
図１ｂを参照すれば、基板上に誘電体材料がコーティングされて、誘電体層８を形成する。誘電体材料のコーティングは、連続的であってもよいし、パターン化されてもよい。図１ｂに示すように、誘電体層８は、多数の薄膜トランジスタデバイスを有する基板の場合に薄膜トランジスタのゲート電極（１つ又は複数）として使用される導電層６の少なくとも一部分を実質的にカバーする。
誘電体層８は、部分相互接続及び接続端子を形成するのに使用される導電層６の部分を完全にカバーしない。
誘電体層８は、インクジェット印刷、スクリーン印刷、スピンコーティング、グラビア印刷、フレキソ印刷、又はリソグラフィー印刷を含む（これらに限定されないが）複数の既知の手段のいずれかにより堆積される。
誘電体層８は、範囲１ないし１２の機能度をもつ有機エポキシド（オキシラン）化合物を含む。例えば、誘電体材料は、ＳＵ８エポキシ樹脂、アルキル鎖長さが１から２０のアルキル及びシクロアルキルグリシジルエーテル、アリルグリシジルエーテル、エチレングリコールビスグリシジルエーテル、プロピレングリコールビスグリシジルエーテル、トリメチルオルプロパントリグリシジルエーテル、グリシドルのエステル、ビスフェノルＡ／エピクロルヒドリン凝縮物、ビスフェノルＦ／エピクロルヒドリン凝縮物、並びにグリシジルアクリレート及びメタクリレートのポリマー及びコポリマーの少なくとも１つを含む。
一実施形態では、誘電体材料は、エポキシドモノマー又はコポリマーを含む。この場合に、誘電体層は、エポキシド単位をクロスリンク又は重合化する試薬、例えば、トリフェニルスルフォニウム塩、ボロントリフルオライド−アミン付加物、多機能性アミン、カルボキシル酸アンヒドライド、及び多機能性チオールを含む。
誘電体層８は、導電層６にコーティングされた後に硬化される。トリアリルスルヒウム塩のような感光性硬化剤の場合には、マスクを通して露光するか、又は走査光源を使用することにより、絶縁コーティングを任意に選択的に硬化し、非硬化材料を除去する。
図１ｃ及び１ｄを参照すれば、ここで、誘電体層８にパターン化材料が印刷される。パターン化材料は、少なくとも、薄膜トランジスタ構造体を設けるためにソース及びドレイン電極１２ａ、１２ｂを形成することが意図される誘電体層８のエリアに印刷される。任意であるが、パターン化材料は、部分的又は完全な相互接続及び／又は接続端子１０ａ、１０ｂを形成するために、誘電体層８及び／又は基板４のエリア上で拡張される。或いは又、相互接続又は接続端子１０ａ、１０ｂは、パターン化材料での処理の前又は後に堆積されてもよい。
パターン化材料は、少なくとも２つの化学的機能の存在により特徴付けられる。少なくとも１つの化学的機能は、誘電体層８内の表面ヒドロキシグループに化学的にリンクできることである。又、少なくとも１つの化学的機能は、金属の無電解堆積に対して触媒作用する材料を結合できることである。好ましいパターン化材料は、スルフォン酸材料と、トリアルコキシシランとを含む実在のインクを含み、トリアルコキシシランは、アミン、アミノカルボキシ、チオール、ジケトン、オキシム又は置換ホスフィングループで置換されたものである。パターン化材料は、高解像度で印刷され、このステップには、ソフトリソグラフィーが特に好ましい。
次いで、デバイス２は、触媒及び無電解メッキ溶液で次々に処理される。適当な触媒は、パラジウム、金及び銀のようなコロイド状貴金属を含むと共に、塩化スズ(II)のような塩及び銀やパラジウムのような選択された金属の塩とコロイド状金属との組合せも含む。無電解金属メッキ溶液は、American Electroplaters and Surface Finishers Societyにより出版されたＧマロリー及びＪ．Ｂハジュー著の“Electroless Plating: Fundamentals and Applications”に説明されたような既知の溶液でよい。
このプロセスにより、以前に堆積されたパターン化材料のパターンにより画成されたパターンで誘電体層８の表面に導電性金属パターンが堆積される。このパターンの少なくとも一部分は、薄膜トランジスタ構造体の金属ソース及びドレイン電極１２ａ、１２ｂを、それらの間に小さなギャップを伴って、設けるように構成される。ソース及びドレイン電極は、誘電体層８により導電性ゲート電極６から電気的に分離される（定義された電子的機能を達成するために希望される場合を除いて）。
図１ｅを参照すれば、ここで、半導体材料を堆積して、一対のソース電極及びドレイン電極１２ａ、１２ｂの少なくとも一部分を橋絡する実質的に連続的な半導体層１４を形成する。使用できる既知の半導体は、スパッタされたセレン化カドミウム、アモルファスシリコン、及び多結晶シリコンを含む。
典型的な材料は、ポリ（アルキルチオフェン）、ポリ（フェニレンビニレン）、可溶性ペンタセン先駆体、半導体ペロフスカイト、化学槽堆積硫化カドミウム、セレン化カドミウム、又は硫化鉛を含む溶液処理可能な半導体、並びにセレン化シリコン又はカドミウム、カルコゲニドの半導体ナノロッド及びナノリボンと、ロッド又はチューブの長手軸に垂直な少なくとも一次元においてナノメータースケールを有するカーボンナノチューブとの分散体を含む。
図２ａには、上部半導体層１４と、その下の導電性ゲート電極層６との間に配置された金属性ソース及びドレイン電極１２ａ、１２ｂを有する本発明の一実施形態による薄膜トランジスタが概略断面図で示されている。この特定の実施形態では、ソース及びドレイン電極は、無電解金属で構成される。導電性ゲート電極６は、酸化インジウムスズ（ＩＴＯ）層を含み、そして誘電体層８は、ＳＵ８ポリマーの５５０ｎｍ厚みの層を含む。デバイスは、ガラス基板４上に構成される。
図２ｂは、本発明の別の実施形態による反転型薄膜トランジスタ構造体の概略断面図である。この実施形態では、基板４は、１ないし１２の範囲の機能度をもつ有機エポキシド（オキシラン）化合物で構成される。或いは又、基板４は、有機エポキシド（オキシラン）材料の層が付与されたものでもよい。例えば、基板又はそれに付与される層は、ＳＵ８エポキシ樹脂、アルキル鎖長さが１から２０のアルキル及びシクロアルキルグリシジルエーテル、アリルグリシジルエーテル、エチレングリコールビスグリシジルエーテル、プロピレングリコールビスグリシジルエーテル、トリメチルオルプロパントリグリシジルエーテル、グリシドルのエステル、ビスフェノルＡ／エピクロルヒドリン凝縮物、ビスフェノルＦ／エピクロルヒドリン凝縮物、並びにグリシジルアクリレート及びメタクリレートのポリマー及びコポリマーの少なくとも１つを含む。
図３を参照すれば、ゲート誘電体層８にパターン化材料を印刷する本発明の方法の一連のステップは、エラストマースタンプ２２にパターン化材料２０を付与し（図３ａ）、パターン化材料２０をスタンプ２２から誘電体層８に転写し（図３ｂ）、パターン化材料２０が付与された誘電体層８のエリアに選択的に取り付けられる触媒２４を付与し（図３ｃ）、そしてその触媒２４が付与された誘電体層８のエリアに優先的に金属２６を堆積するように無電解メッキ溶液を付与することを含む。
図４は、本発明の方法を使用して製造された本発明の一実施形態による印刷薄膜トランジスタのソース−ドレイン電流（Ｉsd）・対・ソース−ドレイン電圧（Ｖsd）を示すグラフである。
図５は、本発明の方法を使用して製造された本発明の一実施形態による印刷薄膜トランジスタのソース−ドレイン電流（Ｉsd）又はソース−ゲート電流（Ｉsg）・対・ゲート電圧（Ｖg）を示すグラフである。
本発明によって製造された印刷ＴＦＴは、０．１ｃｍ2Ｖ-1ｓ-1より高い電界効果移動度、１０7の電流スイッチング比Ｉon／Ｉoff、及び＋５．５Ｖのターンオン電圧を含めて、従来技術で説明された他の印刷誘起チャンネルＴＦＴに比較したときに、優れた特性を有する。
本発明の一実施形態の特定例によれば、図２ｂの反転型薄膜トランジスタを製造する方法は、次のステップを含む。即ち、ガラス支持基板には、商業的に入手できるエポキシド派生物ＳＵ８の２００ｎｍ厚みの層をコーティングし、ＵＶ光に露出させ、次いで、硬化するために焼成する。エポキシド層をアセトン及びイソプロピルアルコールで洗浄し、そして乾燥させ、その後、表面をＵＶ／オゾン処理に５分間曝す。次いで、表面に、シリコーンゴムスタンプからのマイクロコンタクトプリンティングによりパターン化材料を刻印し、このスタンプは、処理後に薄膜トランジスタの櫛形ソース及びドレイン電極を画成するように構成された、各々、巾５μｍ、間隔５μｍ、及び長さ２００μｍの櫛形フィンガーのレリーフパターンを保持している。
マイクロコンタクトプリンティングステップに続いて、基板を１００℃で１分間焼成し、そして４０℃のパラジウム／スズ触媒槽に１分間、２０℃の１Ｍ塩酸溶液に１分間、更に、脱イオン水の３つの洗浄タンクに各々１分間、順次に浸漬した。次いで、基板を、４０℃の無電解金属メッキ槽に浸漬した。金属成長を開始した後に、それを１０秒間続けることが許され、次いで、脱イオン水で１分間洗浄し、１５０℃で乾燥し、室温に冷却し、そして１Ｍ塩酸で５分間洗浄した。基板を脱イオン水で洗浄し、１００℃で乾燥し、再びＵＶ／オゾン処理に５分間曝し、次いで、ヘクサメチルジシラザンの蒸気が飽和した室温の雰囲気に１８時間曝した。デバイスを蒸気槽から取り出し、１００℃で１０分間焼成し、そしてレジオレギュラーのポリ（３−ヘキシルチオヘン）に基づく有機半導体をスピンコーティングにより堆積した（ジクロロベンゼンの０．１％溶液を２００ｒｐｍで３０秒間コーティングした後に、１０００ｒｐｍで１０秒間コーティングした）。デバイスを乾燥し、溶媒を１００℃で３０秒間除去した。誘電体ポリマーをデバイスにスピンコーティングし（３０００ｒｐｍで３０分間）、１３５℃で３時間加熱することにより硬化した。それにより得られる誘電体面をＵＶ／オゾンにより２分間処理し、次いで、銀のコロイドインク（カボット社）を、インクジェットにより櫛形電極に重ねるようにデバイスに印刷し、１００℃で１０分間硬化した。
図６は、上述した方法により製造された反転型印刷薄膜トランジスタのソース−ドレイン電流（Ｉsd）・対・ゲート電圧（Ｖgate）を示すグラフである。
以上の説明に鑑み、当業者であれば、本発明の範囲内で種々の変更がなされ得ることが明らかであろう。
本開示の範囲は、ここに明示的又は暗示的に開示された新規な特徴又は特徴の組合せ、或いはそれを一般化したものを、それがここに請求する発明に係るものであるか、本発明により対処される問題のいずれか又は全てを軽減するものかに関わらず、包含する。本出願人は、本出願又はそこから派生する更に別の出願の遂行中に、このような特徴に対して新規な請求項が公式化され得ることを通告しておく。特に、特許請求の範囲を参照すれば、従属請求項からの特徴を独立請求項からの特徴と結合することができ、且つ各独立請求項からの特徴を、単に請求の範囲に列挙された特定の組み合わせではなく、適宜に結合することができる。
薄膜トランジスタを含む半導体デバイスを製造する本発明の方法の一実施形態を示す図で、ゲート電極を形成するステップを示す図である。 薄膜トランジスタを含む半導体デバイスを製造する本発明の方法の一実施形態を示す図で、ゲート誘電体層を堆積するステップを示す図である。 薄膜トランジスタを含む半導体デバイスを製造する本発明の方法の一実施形態を示す図で、ソース及びドレイン接触部を形成するステップを示す図である。 薄膜トランジスタを含む半導体デバイスを製造する本発明の方法の一実施形態を示す図で、ソース及びドレイン電極をゲート誘電体層に堆積するステップを示す図である。 薄膜トランジスタを含む半導体デバイスを製造する本発明の方法の一実施形態を示す図で、薄膜トランジスタに半導体層を付与するステップを示す図である。 本発明の一実施形態による薄膜トランジスタの概略断面図である。 本発明の別の実施形態による反転型薄膜トランジスタ構造体の概略断面図である。 図２ａに示す薄膜トランジスタのゲート誘電体にパターン化材料を印刷するための本発明の方法の一実施形態を示す図で、誘電体層に付与される準備のできたパターン化材料２０を保持するエラストマースタンプ２２を示す図である。 図２ａに示す薄膜トランジスタのゲート誘電体にパターン化材料を印刷するための本発明の方法の一実施形態を示す図で、パターン化材料２０をスタンプ２２から誘電体層８へ転写するステップを示す図である。 図２ａに示す薄膜トランジスタのゲート誘電体にパターン化材料を印刷するための本発明の方法の一実施形態を示す図で、パターン化材料２０が付与された誘電体層８のエリアに選択的に取り付けられる触媒２４を付与するステップを示す図である。 図２ａに示す薄膜トランジスタのゲート誘電体にパターン化材料を印刷するための本発明の方法の一実施形態を示す図で、触媒２４が付与された誘電体層８のエリアに優先的に金属２６を堆積するように無電解メッキ溶液を付与するステップを示す図である。 本発明の方法を使用して製造された本発明の一実施形態による印刷薄膜トランジスタのソース−ドレイン電流（Ｉsd）・対・ソース−ドレイン電圧（Ｖsd）を示すグラフである。 本発明の方法を使用して製造された本発明の一実施形態による印刷薄膜トランジスタのソース−ドレイン電流（Ｉsd）又はソース−ゲート電流（Ｉsg）・対・ゲート電圧（Ｖg）を示すグラフである。 本発明の方法の一実施形態を使用して製造された図２ｂの反転型印刷薄膜トランジスタのソース−ドレイン電流（Ｉsd）・対・ゲート電圧（Ｖgate）を示すグラフである。

Claims (32)

  1. 第１電極層が接触し且つ第２電極層が誘電体層(8)により分離されている半導体層(14)を含む多層半導体デバイスのための電極構造体を製造する方法において、
    （ｉ）支持層の選択されたエリアのみにパターン化材料(20)を付与して、前記第１電極層の構成体を画成するステップと、
    （ii）前記パターン化材料(20)に応答するようにされた触媒(24)を前記支持層に付与するステップと、
    （iii）前記支持層に導電性材料(26)を付与して、前記第１電極層を形成するステップと、
    を備え、前記支持層、前記パターン化材料(20)、及び前記触媒(24)が協働して、前記触媒(24)が付与された前記支持層の選択されたエリアのみに前記導電性材料(26)が堆積されるようにする方法。
  2. 前記支持層は、誘電体層(8)を含む、請求項１に記載の方法。
  3. 前記第２電極層を形成し、そこに誘電体材料を付与して、誘電体層(8)を形成する初期ステップを更に備えた、請求項２に記載の方法。
  4. 前記誘電体層(8)に導電性材料(26)を堆積して、第１及び第２の金属電極(12a,12b)を形成し、そして更に、
    （iv）前記誘電体層(8)の少なくとも一部分に半導体材料を付与することにより前記半導体層(14)を形成して、前記第１及び第２の金属電極(12a, 12b)との電気的接触をなすステップ、
    を備えた請求項３に記載の方法。
  5. 前記支持層は、基板層(4)を含む、請求項１に記載の方法。
  6. 前記基板層(4)に導電性材料(26)を堆積して、第１及び第２の金属電極(12a,12b)を形成し、そして更に、
    （iv）前記基板層(4)の少なくとも一部分に半導体材料を付与することにより前記半導体層(14)を形成して、前記第１及び第２の金属電極(12a,12b)との電気的接触をなすステップと、
    （ｖ）前記半導体層(14)に誘電体材料を付与して誘電体層(8)を形成するステップと、
    （vi）前記誘電体層(8)に実質的に導電性の電極(6)を付与することにより前記第２電極層を形成するステップと、
    を備えた請求項５に記載の方法。
  7. 前記半導体デバイスは、前記第２電極層が実質的に導電性のゲート電極(6)を形成し、そして前記第１及び第２の金属電極(12a,12b)が各々ソース及びドレインを形成するような薄膜トランジスタ(2)として構成された、請求項１から６のいずれかに記載の方法。
  8. 前記支持層は、エポキシド化合物を含む、請求項１から７のいずれかに記載の方法。
  9. 前記誘電体材料は、エポキシド化合物を含む、請求項３、４、６又は７に記載の方法。
  10. 前記誘電体材料は、エポキシドモノマー及びエポキシドコポリマーの少なくとも１つを含む、請求項９に記載の方法。
  11. 前記誘電体材料は、誘電体材料を重合する試薬を含む、請求項１０に記載の方法。
  12. 前記誘電体材料は、トリフェニルスルフォニウム塩、ボロントリフルオライド−アミン付加物、多機能性アミン、カルボキシル酸アンヒドライド、及び多機能性チオールの少なくとも１つを含む、請求項１１に記載の方法。
  13. 前記誘電体材料を重合する付加的なステップを備えた、請求項１１又は１２に記載の方法。
  14. 前記誘電体材料は、１ないし１２の範囲の機能度を有するエポキシド化合物を含む、請求項９から１３のいずれかに記載の方法。
  15. 前記誘電体材料は、ＳＵ８エポキシ樹脂を含む、請求項１４に記載の方法。
  16. 前記パターン化材料(20)は、表面ヒドロキシルグループに取り付けるようにされる、請求項１から１５のいずれかに記載の方法。
  17. 前記パターン化材料(20)は、金属の無電解堆積に対して触媒作用する材料を結合するようにされる、請求項１から１６のいずれかに記載の方法。
  18. 前記パターン化材料(20)は、スルフォン酸材料、トリハロシラン材料、及びトリアルコキシシラン材料の少なくとも１つを含み、トリアルコキシシランは、１つ以上のアミン、アミノカルボキシチオール、ジケトネート、オキシム又は置換ホスフィングループで置換されたものである、請求項１から１７のいずれかに記載の方法。
  19. 支持層に導電性材料(26)を付与する前記ステップは、無電解堆積を含む、請求項１７又は１８に記載の方法。
  20. 少なくとも１つの遷移金属化合物を含む溶液からの無電解堆積を含む、請求項１９に記載の方法。
  21. パターン化材料(20)を付与する前記ステップは、ソフトリソグラフィーステップを含む、請求項１から２０のいずれかに記載の方法。
  22. パターン化材料(20)を付与する前記ステップは、マイクロコンタクトプリンティングステップを含む、請求項２１に記載の方法。
  23. 有機薄膜トランジスタ(2)に電極(12a,12b)を付与する方法において、
    （ｉ）実質的に導電性のゲート電極(6)を準備するステップと、
    （ii）前記ゲート電極(6)の少なくとも一部分にエポキシドポリマーを堆積してゲート絶縁層(8)を形成するステップと、
    （iii）前記ゲート絶縁層(8)の選択されたエリアのみにパターン化材料(20)を印刷し、このパターン化材料(20)がそこに接着して、その付与された領域においてその表面エネルギーを変調するようにするステップと、
    （iv）前記パターン化材料に応答する触媒(24)を前記ゲート絶縁層(8)に付与するステップと、
    （ｖ）無電解堆積により前記ゲート絶縁層(8)に金属材料(26)を堆積し、前記触媒材料(24)が付与された前記ゲート絶縁層(8)の選択されたエリアのみにソース及びドレイン電極(12a,12b)を形成するステップと、
    を備えた方法。
  24. （vi）前記ゲート絶縁層(8)の少なくとも一部分に半導体層(14)を設けて、それらの間に前記ソース及びドレイン電極(12a,12b)をサンドイッチすると共に、前記ソース及びドレイン電極(12a,12b)を橋絡するステップ、
    を更に備えた請求項２３に記載の方法。
  25. エポキシド材料を含むゲート絶縁層(8)を有する薄膜トランジスタ(2)。
  26. 前記エポキシド材料は、１ないし１２の範囲の機能度を有するエポキシド化合物を含む、請求項２５に記載の薄膜トランジスタ(2)。
  27. 前記エポキシド材料は、ＳＵ８エポキシ樹脂を含む、請求項２５又は２６に記載の薄膜トランジスタ(2)。
  28. 前記ゲート絶縁層(8)に堆積されたメッキ金属のソース及びドレイン電極(12a,12b)を備えた請求項２５から２７のいずれかに記載の薄膜トランジスタ(2)。
  29. 前記メッキ金属のソース及びドレイン電極(12a,12b)は、遷移金属、好ましくは、金、銀、銅、ニッケル、パラジウム及び白金の少なくとも１つを含む、請求項２８に記載の薄膜トランジスタ(2)。
  30. 櫛形のソース及びドレイン電極(12a,12b)を有する請求項２５から２９のいずれかに記載の薄膜トランジスタ(2)。
  31. 税急行２５から３０のいずれかに記載の複数の薄膜トランジスタ装置(2)を備えた電子集積回路。
  32. 請求項３１に記載の電子集積回路を有するディスプレイ装置。
JP2008550830A 2006-01-18 2007-01-12 半導体デバイスの製造方法 Expired - Fee Related JP5276992B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
GB0601008.6 2006-01-18
GBGB0601008.6A GB0601008D0 (en) 2006-01-18 2006-01-18 Method of fabricating a semicondutor device
PCT/GB2007/000080 WO2007083087A1 (en) 2006-01-18 2007-01-12 Method of fabricating a semiconductor device

Publications (3)

Publication Number Publication Date
JP2009524231A true JP2009524231A (ja) 2009-06-25
JP2009524231A5 JP2009524231A5 (ja) 2010-03-04
JP5276992B2 JP5276992B2 (ja) 2013-08-28

Family

ID=36010525

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008550830A Expired - Fee Related JP5276992B2 (ja) 2006-01-18 2007-01-12 半導体デバイスの製造方法

Country Status (7)

Country Link
US (1) US20100320463A1 (ja)
EP (1) EP1974400B1 (ja)
JP (1) JP5276992B2 (ja)
KR (1) KR20080100195A (ja)
GB (1) GB0601008D0 (ja)
TW (1) TW200733207A (ja)
WO (1) WO2007083087A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009111000A (ja) * 2007-10-26 2009-05-21 Konica Minolta Holdings Inc 有機半導体素子の製造方法、及び有機半導体素子
JP2013055358A (ja) * 2012-12-05 2013-03-21 Japan Science & Technology Agency 電界効果トランジスタ及びその製造方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8608972B2 (en) 2006-12-05 2013-12-17 Nano Terra Inc. Method for patterning a surface
US9899339B2 (en) * 2012-11-05 2018-02-20 Texas Instruments Incorporated Discrete device mounted on substrate

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004505452A (ja) * 2000-07-19 2004-02-19 スリーエム　イノベイティブ　プロパティズ　カンパニー 超微細セラミック粒子を組込んだトランジスター絶縁体層
US20040262599A1 (en) * 2001-06-01 2004-12-30 Adolf Bernds Organic field effect transistor, method for production and use thereof in the assembly of integrated circuits
JP2005086147A (ja) * 2003-09-11 2005-03-31 Sony Corp 金属単層膜形成方法、配線形成方法、及び、電界効果型トランジスタの製造方法
JP2005236149A (ja) * 2004-02-20 2005-09-02 Seiko Epson Corp 薄膜トランジスタの製造方法、電気光学装置の製造方法、薄膜トランジスタ及び電気光学装置。

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001033649A1 (en) * 1999-11-02 2001-05-10 Koninklijke Philips Electronics N.V. Method of producing vertical interconnects between thin film microelectronic devices and products comprising such vertical interconnects
AU2001257121A1 (en) * 2000-04-21 2001-11-07 Science & Technology Corporation @ Unm Prototyping of patterned functional nanostructures
US6767828B2 (en) * 2001-10-05 2004-07-27 International Business Machines Corporation Method for forming patterns for semiconductor devices
US6617609B2 (en) * 2001-11-05 2003-09-09 3M Innovative Properties Company Organic thin film transistor with siloxane polymer interface
US6946676B2 (en) * 2001-11-05 2005-09-20 3M Innovative Properties Company Organic thin film transistor with polymeric interface
US6949762B2 (en) * 2002-01-11 2005-09-27 Xerox Corporation Polythiophenes and devices thereof
US20050279995A1 (en) * 2004-06-21 2005-12-22 Samsung Electronics Co., Ltd. Composition for preparing organic insulating film and organic insulating film prepared from the same
KR100560796B1 (ko) * 2004-06-24 2006-03-13 삼성에스디아이 주식회사 유기 박막트랜지스터 및 그의 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004505452A (ja) * 2000-07-19 2004-02-19 スリーエム　イノベイティブ　プロパティズ　カンパニー 超微細セラミック粒子を組込んだトランジスター絶縁体層
US20040262599A1 (en) * 2001-06-01 2004-12-30 Adolf Bernds Organic field effect transistor, method for production and use thereof in the assembly of integrated circuits
JP2005086147A (ja) * 2003-09-11 2005-03-31 Sony Corp 金属単層膜形成方法、配線形成方法、及び、電界効果型トランジスタの製造方法
JP2005236149A (ja) * 2004-02-20 2005-09-02 Seiko Epson Corp 薄膜トランジスタの製造方法、電気光学装置の製造方法、薄膜トランジスタ及び電気光学装置。

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009111000A (ja) * 2007-10-26 2009-05-21 Konica Minolta Holdings Inc 有機半導体素子の製造方法、及び有機半導体素子
JP2013055358A (ja) * 2012-12-05 2013-03-21 Japan Science & Technology Agency 電界効果トランジスタ及びその製造方法

Also Published As

Publication number Publication date
KR20080100195A (ko) 2008-11-14
GB0601008D0 (en) 2006-03-01
US20100320463A1 (en) 2010-12-23
TW200733207A (en) 2007-09-01
EP1974400A1 (en) 2008-10-01
EP1974400B1 (en) 2013-03-13
JP5276992B2 (ja) 2013-08-28
WO2007083087A1 (en) 2007-07-26

Similar Documents

Publication Publication Date Title
KR100707775B1 (ko) 박막 트랜지스터, 배선 기판, 표시 장치, 전자 기기 및 박막 트랜지스터의 제조 방법
JP4636921B2 (ja) 表示装置の製造方法、表示装置および電子機器
US7186634B2 (en) Method for forming metal single-layer film, method for forming wiring, and method for producing field effect transistors
JP5121264B2 (ja) 積層構造体及びその製造方法
JP2011216647A (ja) パターン形成体の製造方法、機能性素子の製造方法および半導体素子の製造方法
JP5638565B2 (ja) ポリマー薄膜における自己整合ビアホールの形成
JP5168845B2 (ja) 積層構造体、積層構造体を用いた電子素子、これらの製造方法、電子素子アレイ及び表示装置
CN101154712A (zh) 有机半导体元件及其制造方法、有机晶体管阵列及显示器
JP5276992B2 (ja) 半導体デバイスの製造方法
KR20170039306A (ko) 직교 패터닝 방법
JP2013016773A (ja) 配線部材、および、電子素子の製造方法と、それを用いた配線部材、積層配線、電子素子、電子素子アレイ及び表示装置。
JP4730275B2 (ja) 薄膜トランジスタおよび薄膜トランジスタの製造方法
US9023683B2 (en) Organic semiconductor transistor with epoxy-based organic resin planarization layer
JP5325465B2 (ja) 薄膜トランジスタおよびそれを用いた装置
JP2011259001A (ja) パターン形成体の製造方法、機能性素子の製造方法および半導体素子の製造方法
JP2008244363A (ja) 薄膜トランジスタ、電子回路、表示装置および電子機器
JP2006060113A (ja) 積層構造体、積層構造体を用いた電子素子、これらの製造方法、電子素子アレイ及び表示装置
WO2005008744A2 (en) A transistor device with metallic electrodes and a method for use in forming such a device
JP4907873B2 (ja) 電子素子の製造方法
GB2404082A (en) Semiconductor device with metallic electrodes and method of forming a device
JP4691545B2 (ja) 半導体装置の製造方法
DE102005005589A1 (de) Hybrider, organischer Feldeffekttransistor mit oberflächenmodifiziertem Kupfer als Source- und Drain-Elektrode
WO2012132487A1 (ja) 有機トランジスタの製造方法
Zschieschang et al. Organic thin film transistors with printed gate electrodes
CN111816767A (zh) 有机半导体晶体管

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100112

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100112

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101125

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120924

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121009

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20121211

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20121218

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130409

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130507

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130520

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees