JP2009515282A - 不揮発性メモリデバイス - Google Patents

Abstract

不揮発性メモリデバイス、及び不揮発性マイクロエレクトロメカニカルメモリセルを製造する方法。この方法は、原子層堆積法を用いて犠牲材料第１層を基板上に堆積させる第１の工程を有する。この方法の第２の工程は、犠牲材料第１層の少なくとも一部分上にカンチレバー（１０１）を設けることである。第３の工程は、原子層堆積法を用いて犠牲材料第２層を犠牲材料第１層上に、またカンチレバーの一部が犠牲材料によって囲まれるようにカンチレバーの一部の上に堆積させることである。第４の工程は、犠牲材料第２層の少なくとも一部分を覆う別材料層（１０７）を設けることである。最後に、最終工程は、カンチレバーを囲む犠牲材料をエッチングによって除去し、カンチレバーが内部に懸設されるキャビティ（１０２）を規定する工程である。
【選択図】図１

Description

本発明は、不揮発性メモリ（ＮＶＭ）デバイス分野に関する。

従来、スタンドアロンＮＶＭデバイスにはいくつかの既知のタイプが存在する。いくつかの利点を提供するＮＶＭの１つのタイプとして、カンチレバー型マイクロエレクトロメカニカルシステム（ＭＥＭＳ）デバイスがある。

ＭＥＭＳデバイスを用いることで、より良好なメモリ性能及びより容易なプロセス集積及び製造がもたらされ、製造コストが低減される。しかしながら、集積デバイスの製造のための最先端プロセスにおいてＭＥＭＳ型ＮＶＭを実装するためには、現在のカンチレバー型スイッチの劇的な小型化が要求される。ＭＥＭＳ型ＮＶＭは本質的にメカニカルデバイスであるため、集積デバイスに用いるための小型化が困難である。

ＭＥＭＳデバイスの横方向の寸法は、既知のリソグラフィプロセスを用いて容易にスケール変更（scaled）することができる。しかしながら、垂直方向のスケール変更は、極めて薄い機械的な層及び犠牲層の付設を伴う。このような層を設けることにより、カンチレバー自体の応力により誘起される湾曲に関していくつかの問題が生じる。

１つの問題は、極めて薄いカンチレバー層が、表面に対する応力差により影響を受けやすいことである。別の問題は、極めて薄い犠牲層が、カンチレバー層の上方及び下方に極めて狭い間隙を作り、これにより、デバイスの湾曲公差が低下することである。

さらなる問題は、スタンドアロン不揮発性メモリアーキテクチャに基づく集積デバイスを作製する際に、デバイスの縮小に用いることができ、且つ典型的なＣＭＯＳ製造施設で用いられるバック・エンド・オブ・ライン（ＢＥＯＬ）プロセスの材料にも適合する、そのような好適な材料が得られないことである。このため、埋め込み式不揮発性メモリデバイスの設計及び製造には、それらの小さいサイズ及び製造要件のため、いっそうの困難が伴う。

したがって、ＢＥＯＬプロセスを用いて製造可能な集積ＭＥＭＳ型不揮発性メモリユニットに対する明確な要求が存在する。

上記の問題の全てを解決するために、本発明は、不揮発性マイクロエレクトロメカニカルメモリセルを製造する方法として、以下の手順を含んで構成される。
基板の上に、原子層堆積法を用いて犠牲材料第１層を堆積させる工程と、
前記犠牲材料第１層の少なくとも一部の上にカンチレバーを設ける工程と、
前記犠牲材料第１層の上および前記カンチレバーの一部の上に、原子層堆積法を用いて、犠牲材料第２層を堆積させ、前記カンチレバーの一部を犠牲材料によって包囲させる工程と、
前記犠牲材料第２層の少なくとも一部分を覆う別材料層を設ける工程と、
前記カンチレバーを包囲する前記犠牲材料をエッチングによって除去し、カンチレバーが内部に宙吊りにされる(suspended)キャビティを規定する工程と。

前記別材料層は、絶縁材料の層であってもよい。
前記別材料層は、導電材料の層であってもよい。
前記カンチレバーは、原子層堆積法を用いて設けられてもよい。
前記カンチレバーは、化学蒸着法を用いて設けられてもよい。

前記犠牲材料第１層を堆積させる工程及び前記犠牲材料第２層を堆積させる工程により堆積される犠牲材料の一部が、前記カンチレバーの自由端を包囲する部分であることが好ましい。

前記犠牲材料は、炭素系材料であるのが好ましい。
前記別材料層は、原子層堆積法を用いて設けられるのが好ましい。
カンチレバー層を設ける工程は、原子層堆積法を用いて導電性コーティングによりカンチレバー層の少なくとも片側をコーティングする工程をさらに含むのが好ましい。

本発明は、不揮発性マイクロエレクトロメカニカルメモリセルであって、カンチレバーと、カンチレバーが内部に宙吊りにされ、その一部が、原子層堆積法を用いて堆積された犠牲材料を除去することにより形成されるキャビティとを有する、不揮発性マイクロエレクトロメカニカルメモリセルをさらに提供する。

前記カンチレバーは、原子層堆積法を用いて形成されていてもよい。
原子層堆積法を用いて堆積された犠牲材料を除去することにより形成されるキャビティの一部が、カンチレバーの自由端を囲むキャビティの部分であるのが好ましい。
前記カンチレバーは、原子層堆積法を用いて導電材料でコーティングされるのが好ましい。

本発明は、従来技術に対しいくつかの利点を提供する。例えば、その超薄層（すなわち、５〜２０ナノメートル）のため、電極デバイス構築物は、デバイスの読取操作時の低プログラミング電流に対し導電性を有する。原子層堆積法（ＡＬＤ）は、層ごとに堆積条件を制御することにより、デバイスの厚み方向にわたり均質な応力分布を確保できる。これは、応力により誘起される湾曲の影響を最小限にするために重要である。別の利点は、ＡＬＤ技術によって提供される（機械的な層及び犠牲層の両方に対する）極めて厳密な厚み制御であり、これにより、カンチレバーデバイスのためのより正確なスイッチ電圧が得られる。最後に、ＡＬＤは、ＭＥＭＳ／ＣＭＯＳ製造プロセスフローに直接導入することができる。

したがって、本発明は、極めて薄い層に、例外的な皮膜特性制御（例えば、組成、残留応力、厚み等）を可能にする優れた堆積制御を付与する。これらの特性により、メモリデバイスの性能、信頼性及びスケール変更を直接的に向上できる。

以下、添付の図面を参照して本発明の実施形態を説明する。
ここで、図１を参照して、本発明の第１実施形態を説明する。第１実施形態では、デバイス１００は、原子層堆積法（ＡＬＤ）によって部分的に製造された小型のマイクロエレクトロメカニカルカンチレバーデバイスである。誘電材料からなる基層１０９は、プルダウン電極１０４とカンチレバー電極１１０とを有する。

誘電材料の層１０９上において、犠牲材料（図示せず）によって囲まれるカンチレバー１０１は、犠牲材料及びカンチレバー材料を交互に堆積させることにより形成される。次に、導電材料の層１０３を犠牲材料第２層上に堆積させる。その後、２つの開放開口部１０５を導電層１０３中にエッチングする。その後、開放開口部１０５を介して、犠牲材料をエッチングする。犠牲材料をエッチングによって除去することでキャビティ１０２が生成され、その内部にカンチレバー１０１が宙吊りにされる。

導電層１０３上には絶縁層１０７が堆積され、この導電層１０３がプルアップ電極として機能する。このプルアップ電極１０３は、誘電材料からなる上層１０８に埋め込まれた端子１０６に電気的に接続される。

こうして、集積デバイスは３つの端子を備える。端子１１０はカンチレバー１０１に接続され、端子１０４はプルダウン電極として用いられ、端子１０６はプルアップ電極１０７（訳注：１０３の誤記）に接続される。

カンチレバー１０１自体は、Ｔｉ、Ａｌ、ＴｉＮ、ＴｉＡＩＮ、ＴａＮ、ＴａＳｉＮ、Ｗ、ＷＮ、ルテニウム、酸化ルテニウム又はコバルト等の材料の非常に薄いＡＬＤ層から成る。カンチレバー１０１は、前述した様々な材料の１つであってもよく、又は複数の層から成る複合カンチレバーとして形成することができる。
例えば、ルテニウムは、ＡＬＤ又は他の化学蒸着法を用いて堆積されてもよく、半導体施設のバックエンド（ＢＥＯＬ）に存在する他の材料との反応により揮発性フッ化物、塩化物、臭化物又はヨウ化物を形成しないという利点を有する。ルテニウムはまた、本発明の半導体デバイスにおける向上した接触抵抗をもたらす導電性酸化物を形成する。

カンチレバー１０１の周囲のキャビティ１０２は、犠牲層を除去又はエッチングすることによって形成される。本発明において、犠牲層を形成するのにＡＬＤが用いられる。ＡＬＤ犠牲材料としては、ＳｉＮ、ＳｉＯ_２、ＡＩ_２Ｏ_３、ＨｆＯ_２、Ｔａ_２Ｏ_５、ＴｉＯ、アルミン酸塩又はケイ酸塩が挙げられる。犠牲材料は、これに限られないが、非晶質炭素等の炭素系材料を用いてもよい。

犠牲層が非晶質炭素から形成される場合、犠牲層は、メタン（ＣＨ_４）又はアセチレンＣ_２Ｈ_２等の炭化水素（すなわち、炭素含有ガス）を分解することによって形成することができる。アセチレンが分解ガスである場合、アセチレンは、プラズマ中で分解して、基板の表面上に非晶質炭素の層を形成する。この例では、典型的な要求される厚み範囲が、２５ｎｍ〜５００ｎｍである。エッチング材料は金属層に対して不活性であるものとし、このため、材料特性は劣化しない。あるいは、フッ素含有皮膜の形成時、ＣＦ_４等のフッ化炭素ガスを用いてもよい。

典型的には、非晶質炭素層はまた、約２５ｎｍ〜約５００ｎｍの厚みを有する。非晶質炭素層はまた、化学／機械研磨技法のためのストップとして機能し得るハードマスクとして使用され、エッチング時の損傷から又は研磨法から誘電材料層等の下層材料を保護しつつ、材料を選択的に除去可能とする。

犠牲層に用いた非晶質炭素材料は、酸素（室温で適用されるか又は加熱される通常のプラズマ）、又は高密度水素（ここで、基板は１０Ｔｏｒｒで３００℃に加熱される）プラズマ等の水素含有プラズマによりエッチングによって除去可能である。エッチング速度は、アンダーカットが典型的に３０ｎｍ／分となるようにされる。

以下、図１を参照して、本発明の１つの実施形態によるデバイスの操作を説明する。
プルダウン電極１０４とカンチレバー１０１との間に電圧が印加されると、カンチレバー１０１は、プルダウン電極１０４に近づく方向に付勢され、カンチレバー１０１とプルダウン電極１０４とが接触することにより電荷移動が可能となる。これは、デバイスのＯＮ状態を規定する。電圧がカンチレバー１０１とプルアップ電極１０３との間に印加されると、カンチレバー１０１は、プルダウン電極１０４との接触から外れるように付勢される。これは、デバイスのＯＦＦ状態を規定する。

次に、図２を参照して、本発明の第２実施形態を説明する。この第２実施形態では、別の三端子メモリデバイスを説明する。初めに、基板２０５上に、下部電極２０６が堆積される。次に、下部電極２０６をパターニング及びエッチングする。

この第２実施形態では、カンチレバー２０２の自由端に、突出部２０３が形成される。１つを除く全ての層が、物理蒸着法（ＰＶＤ）及び化学蒸着法（ＣＶＤ）によって堆積される。突出部２０３の下方に間隙を形成する層は、ＡＬＤによって形成される。カンチレバー２０２の下方の間隙は、二段階の犠牲層堆積において形成される。

第１の工程は、「従来の」犠牲層を堆積させること（例えば、ＰＥＣＶＤ ＳＩＮ）、及び突出部２０３を規定する領域の下方の下部電極２０６に至る「経路」をエッチングによって除去することを含む。

第２の工程は、下部電極２０６と接触する、カンチレバー突出部２０３の下方の間隙を規定する超薄ＡＬＤ犠牲層を堆積させる工程を含む。超薄ＡＬＤ犠牲層はまた、カンチレバー２０２の自由端の上方に堆積される。これにより、非常に小さい間隙を、カンチレバー２０２の自由端と、後に堆積される導電キャップ２０１との間に形成することが可能となる。カンチレバー２０２の自由端の真上の犠牲層はＡＬＤによって堆積されるが、カンチレバー２０２の残部上の犠牲層は、任意の既知の手段によっても堆積されてもよい。

その後、絶縁層２０４が犠牲層上に形成される。絶縁層は、カンチレバー２０２の自由端の真上の領域を覆うだけでよい。絶縁層はまた、ＡＬＤを用いて堆積されてもよい。

最後に、導電キャップ２０１が、上部犠牲層及び絶縁層２０４上に堆積され、犠牲層はその後エッチングによって除去され、キャビティによって囲まれるカンチレバー２０２を残す。また、カンチレバー２０２の自由端の上方及び下方に非常に狭い間隙が存在することになる。

この実施形態では、突出部に狭い間隙が設けられることにより、カンチレバー２０２の動きが制限される。これにより、例えばファンデルワールス力及びカシミール力のような非線形力の影響が低減される等の多くの利点が得られる。

本発明の別の実施形態として、図２に示されるカンチレバーデバイスは、より厚い機械的な層（例えば、ＰＶＤ又はＣＶＤの通常材料）と、良好な接触特性を保証するカンチレバーの上面及び／又は下面に設けられた酸化ルテニウム等のＡＬＤ導電性コーティングとから成るとしてもよい。最も簡単な構成において、ＡＬＤ層は、別々ではなく、機械的な層と共に１つの工程でパターニングされて、多層カンチレバーを形成する。犠牲層は、（必要な厚みに応じて）ＡＬＤ層又は非ＡＬＤ層としてもよい。

ＡＬＤ接触コーティングは、カンチレバースイッチに適用可能なだけでなく、スイッチ用の他のマイクロメカニカル構造体にも適用可能であり、これによりＲＦスイッチ又はＩＮスイッチにおける接触を向上する。したがって、当業者は、本発明がキャビティに形成される他の移動可能及び移動不可能なマイクロメカニカル構造体、例えばヒューズ、スイッチ又は他の電荷移動素子に等しく適用され得ることを理解するであろう。

本発明の第１実施形態を示す図である。 本発明の第２実施形態を示す図である。

Claims (13)

1. 不揮発性マイクロエレクトロメカニカルメモリセルの製造方法であって、
   基板の上に、原子層堆積法を用いて犠牲材料第１層を堆積させる工程と、
   前記犠牲材料第１層の少なくとも一部の上にカンチレバーを設ける工程と、
   前記犠牲材料第１層の上および前記カンチレバーの一部の上に、原子層堆積法を用いて犠牲材料第２層を堆積させ、前記カンチレバーの一部を犠牲材料によって包囲させる工程と、
   前記犠牲材料第２層の少なくとも一部を覆う別材料層を設ける工程と、
   前記カンチレバーを包囲する前記犠牲材料をエッチングによって除去し、前記カンチレバーが内部に宙吊りにされるキャビティを規定する工程と
   を有することを特徴とする不揮発性マイクロエレクトロメカニカルメモリセルの製造方法。
2. 請求項１に記載の不揮発性マイクロエレクトロメカニカルメモリセルの製造方法であって、前記別材料層が、絶縁材料層であることを特徴とする不揮発性マイクロエレクトロメカニカルメモリセルの製造方法。
3. 請求項１に記載の不揮発性マイクロエレクトロメカニカルメモリセルの製造方法であって、前記別材料層が、導電材料層であることを特徴とする不揮発性マイクロエレクトロメカニカルメモリセルの製造方法。
4. 請求項請求項のいずれかに記載の不揮発性マイクロエレクトロメカニカルメモリセルの製造方法であって、前記カンチレバーが、原子層堆積法を用いて設けられることを特徴とする不揮発性マイクロエレクトロメカニカルメモリセルの製造方法。
5. 請求項１〜３のいずれかに記載の不揮発性マイクロエレクトロメカニカルメモリセルの製造方法であって、前記カンチレバーが、化学蒸着法を用いて設けられることを特徴とする不揮発性マイクロエレクトロメカニカルメモリセルの製造方法。
6. 前記請求項のいずれかに記載の不揮発性マイクロエレクトロメカニカルメモリセルの製造方法であって、前記犠牲材料第１層を堆積させる工程及び前記犠牲材料第２層を堆積させる工程において堆積される前記犠牲材料の部分が、前記カンチレバーの自由端を囲む部分であることを特徴とする不揮発性マイクロエレクトロメカニカルメモリセルの製造方法。
7. 前記請求項のいずれかに記載の不揮発性マイクロエレクトロメカニカルメモリセルの製造方法であって、前記犠牲材料は、炭素系材料であることを特徴とする不揮発性マイクロエレクトロメカニカルメモリセルの製造方法。
8. 前記請求項のいずれかに記載の不揮発性マイクロエレクトロメカニカルメモリセルの製造方法であって、前記別材料層が、原子層堆積法を用いて設けられることを特徴とする不揮発性マイクロエレクトロメカニカルメモリセルの製造方法。
9. 請求項５〜８のいずれかに記載の不揮発性マイクロエレクトロメカニカルメモリセルの製造方法であって、前記カンチレバー層を設ける工程が、原子層堆積法を用いて導電性コーティングにより前記カンチレバー層の少なくとも片側をコーティングする工程をさらに含むことを特徴とする不揮発性マイクロエレクトロメカニカルメモリセルの製造方法。
10. 不揮発性マイクロエレクトロメカニカルメモリセルであって、
    カンチレバーと、
    前記カンチレバーが内部に宙吊りにされ、その一部が、原子層堆積法を用いて堆積された犠牲材料を除去することによって形成されるキャビティと
    を有することを特徴とする不揮発性マイクロエレクトロメカニカルメモリセル。
11. 請求項１０に記載の不揮発性マイクロエレクトロメカニカルメモリセルであって、前記カンチレバーは、原子層堆積法を用いて形成されることを特徴とする不揮発性マイクロエレクトロメカニカルメモリセル。
12. 請求項１０〜１３（訳注：「請求項１０〜１１」の誤記）のいずれかに記載の不揮発性マイクロエレクトロメカニカルメモリセルであって、原子層堆積法を用いて堆積された犠牲材料を除去することにより形成される前記キャビティの部分が、前記カンチレバーの自由端を囲むキャビティの部分であることを特徴とする不揮発性マイクロエレクトロメカニカルメモリセル。
13. 請求項１０〜１４（訳注：「請求項１０〜１２」の誤記）のいずれかに記載の不揮発性マイクロエレクトロメカニカルメモリセルであって、前記カンチレバーが、原子層堆積法を用いて導電材料でコーティングされることを特徴とする不揮発性マイクロエレクトロメカニカルメモリセル。

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