JP6165730B2 - Ｍｅｍｓデバイス・アンカリング - Google Patents

Description

本発明の実施形態は、一般に、封止層及びプルオフ電極の両方を形成するために使用される層を使用してアンカー固定される、マイクロ電気機械（ＭＥＭＳ）デバイスに関する。

半導体のサイズが縮み続けるように、半導体につながれるＭＥＭＳデバイスのサイズも縮んでいる。ＭＥＭＳデバイスは、マイクロ・リレー・スイッチ、静電容量スイッチ、不揮発性メモリ素子として、及びさらに多くの用途のために使用可能である。ＭＥＭＳデバイスは、スイッチを通り流れる電流の許可又は拒否のいずれかを行うために少なくとも２つの位置間を移動するスイッチあるいは片持ばりを有する。

ＭＥＭＳデバイスは、半導体製造業で見られるものと同様の処理ステップを使用して作製され、よって、ウエハ規模での費用効果で製造可能である。数マイクロメーター未満のサイズへ縮小しているＭＥＭＳデバイスで見られる論点の一つは、スイッチあるいは片持ばりが繰り返し及び確実に電極との接触に引き込まれ、次に元の状態へ戻るように解放されるという能力である。片持ばりあるいはスイッチの柔軟性を生成するのに必要な、片持ばりあるいはスイッチの長さに起因して、スイッチあるいは片持ばりはアンカー部で壊れてＭＥＭＳデバイスを故障させる可能性がある。

したがって、ＭＥＭＳデバイスの技術分野では、アンカー位置で壊れずに２つの電極間で移動可能であるという必要がある。また、そのようなデバイスを製造する方法に関する技術分野においても必要がある。

本発明は、一般的に空胴封止層を形成するために堆積される層を使用してアンカー固定される、及び／又はプルオフ電極を形成するために堆積される層でアンカー固定されるＭＥＭＳデバイスに関する。ＭＥＭＳデバイスのスイッチング素子は、２つの電極間で移動する柔軟なあるいは移動可能な部分を有するだろう。スイッチング素子はまた、グランドに電気的につながれる固定部あるいはアンカー部をも有するだろう。スイッチング素子が配置される空胴を密閉するために使用される層はまた、固定部あるいはアンカー部を空胴内にアンカー固定するため、スイッチング素子の固定部あるいはアンカー部に連結することができる。追加的に、電極の一つを形成するために使用される層は、固定部あるいはアンカー部を空胴内にアンカー固定する追加のてこを設けるのに使用されてもよい。いずれの状況においても、柔軟なあるいは移動可能な部分の動きは妨害されない。

一つの実施形態では、ＭＥＭＳデバイスは、第１電極、第２電極、及び第１電極と第２電極との間で移動可能なスイッチング素子を含む。スイッチング素子は、空胴内に配置される。ＭＥＭＳデバイスはまた、空胴を密閉する封止層をも含む。封止層の少なくとも一部は、スイッチング素子の少なくとも一部に接している。

別の実施形態では、ＭＥＭＳデバイスは、空胴内に配置されたワッフル型のスイッチング素子を含んでいる。スイッチング素子は、少なくとも一つのアンカー部及び可撓性部を有する。ＭＥＭＳデバイスはまた、空胴を閉ざす複数の壁を含んでいる。複数の壁の少なくとも一つの壁の少なくとも一部は、少なくとも一つのアンカー部に連結される。

別の実施形態では、ＭＥＭＳデバイスは、基板内に埋め込まれた一もしくは複数の第１電極と、一もしくは複数の第１電極から間隔を置いて配置され基板内に埋め込まれた電気コンタクトに電気的に接続される第２電極とを含む。ＭＥＭＳデバイスはまた、空胴内の一もしくは複数の第１電極と第２電極との間で各々移動可能な複数のスイッチを含んでいる。

別の実施形態において、ＭＥＭＳデバイスの組立方法は、基板上にスイッチング素子を作り上げることを含む。スイッチング素子は、一もしくは複数のプルイン電極の上方に配置され、アンカー部及び可撓性部の両方を有する。この方法はまた、スイッチング素子の上方でアンカー部に接触する電気的導電層を堆積することも含む。この方法は、アンカー部と接触して残る第１部分、及び第１部分から電気的に分離されたプルオフ電極を形成するために電気的導電層をパターニングすることを追加的に含む。

一つの実施形態によるＭＥＭＳデバイスの概略の横断面図である。 図１ＡのＭＥＭＳデバイスの平面図である。 別の実施形態によるＭＥＭＳデバイスの平面図である。 図２ＡのＭＥＭＳデバイスの一部をクローズアップした図である。 図２Ｂのクローズアップ図の概略の横断面図である。 一つの実施形態によるＭＥＭＳデバイスの梱包された部分の概略の横断面図である。 一つの実施形態によるＭＥＭＳデバイスの梱包された部分の概略の横断面図である。 ここで議論する特徴のいずれも有さないリリース前後の異なる幅の空間の形状を概略説明するグラフである。 ここで議論する特徴のいずれも有さないリリース前後の異なる幅の空間の形状を概略説明するグラフである。 ここで議論する特徴のいずれも有さないリリース前後の異なる幅の空間の形状を概略説明するグラフである。

本発明の上で述べた特徴が詳しく理解可能なように、上で簡単に要約した発明のさらに特別な記述が複数の実施形態、そのうちの幾つかは添付の図面において説明されている、を参照してなされてもよい。しかしながら、添付図面は、本発明の典型的な実施形態のみを説明しており、よって、発明の範囲を限定するように考えるべきではなく、発明は他の等しく有効な実施形態を認めることができるということに注意すべきである。

理解を容易にするために、同一の参照符号が使用されており、ここでは、各図に共通の同一の要素を指定することが可能である。一つの実施形態に開示された要素は、特別な記述なしで他の実施形態において有益に利用されてもよい。

本発明は、一般的に、空胴封止層を形成するために堆積される層を使用してアンカー固定される、及び／又はプルオフ電極を形成するために堆積される層でアンカー固定されるＭＥＭＳデバイスに関する。ＭＥＭＳデバイスのスイッチング素子は、２つの電極間で移動する柔軟なあるいは移動可能な部分を有するだろう。スイッチング素子はまた、グランドに電気的につながれた固定部あるいはアンカー部も有するだろう。スイッチング素子が配置される空胴を密閉するために使用される層はまた、固定部あるいはアンカー部を空胴内にアンカー固定するため、スイッチング素子の固定部あるいはアンカー部にも連結可能である。さらに、電極の一つを形成するために使用される層は、固定部あるいはアンカー部を空胴内にアンカー固定する追加のてこを設けるのに使用されてもよい。いすれの状況でも、柔軟なあるいは移動可能な部分の動きは妨害されない。

図１Ａは、一つの実施形態によるＭＥＭＳデバイス１００の概略の横断面図である。ＭＥＭＳデバイス１００は、基板１０２内に複数の電極１０４Ａ−１０４Ｅを形成することによって作製される。基板１０２は、スタンド・アロンのＭＥＭＳデバイス用の半導体ベース基板のような単一の層材料、あるいは一般的にバックエンド・オブ・ライン（ＢＥＯＬ）プロセスで生産されるような多層構造を備える。電極１０４Ａ−１０４Ｅ用に使用されてもよい適切な材料は、銅、アルミニウム、チタン、タンタル、タングステン、窒化チタン、タンタル窒化物、タングステン窒化物、窒化アルミニウム、及びこれらの組み合わせのようなＢＥＯＬプロセスで一般に利用される電気的導電材料を含む。電極１０４Ａ−１０４Ｅは、物理蒸着（ＰＶＤ）、化学蒸着（ＣＶＤ）、電気めっき、及び原子層堆積（ＡＬＤ）のようなよく知られた堆積方法によって、並びにエッチング及びデュアルダマシンプロセス・ステップのようなよく知られたパターニング方法によって形成されてもよい。電極１０４Ｂ、１０４Ｄの２つは、スイッチング素子を高周波電極１０４Ｃに隣接する位置へ移動させるためプルイン電極として機能するだろう。他の２つの電極１０４Ａ、１０４Ｅは、電気的にアースされるだろう。５つの電極１０４Ａ−１０４Ｅが示されているが、一つの接地電極が存在してもよく、一つのプルイン電極が存在してもよく、及び一つの高周波電極が存在してもよいということが考えられることを理解すべきである。

電極１０４Ａ−１０４Ｅを覆い、薄い誘電体層１０６が堆積され、その後、外側電極１０４Ａ、１０４Ｅを露出するようにパターン化される。薄い誘電体層１０６用に利用されてもよい適切な材料は、窒化ケイ素、酸化シリコン、炭化ケイ素、アルミナ、オキシ窒化ケイ素、及びＣＭＯＳデバイスで使用するのに適した他の誘電材料を含んでいる。誘電体層１０６は、ＣＶＤ及びＡＬＤを含むよく知られた堆積方法によって堆積されてもよい。薄い誘電体層１０６は、スイッチング素子１１０と電極１０４Ｂ−１０４Ｄとの間の電気的分離、及び犠牲材料を除去するときのエッチングガス・イオンの再結合の低減を含む幾つかの理由で有益である。

薄い誘電体層１０６を覆い、電気的導電材料がブランケット堆積され、その後、外側電極１０４Ａ、１０４Ｅに電気的相互接続１０８Ａを形成するためパターン化される。さらに、後で堆積される固定用材料の堆積用シード材料として利用されてもよいパッド１０８Ｂを形成するために、電気的導電材料はパターン化されてもよい。電気的相互接続１０８Ａ及びパッド１０８Ｂ用に適切な材料は、銅、アルミニウム、チタン、タンタル、タングステン、窒化チタン、及びこれらの組み合わせのような、ＢＥＯＬプロセスで一般に利用される電気的導電材料を含む。この電気的導電材料は、ＰＶＤ、ＣＶＤ、及びＡＬＤのようなよく知られた堆積方法によって堆積されてもよく、及びエッチングのようなよく知られたパターニング方法によってパターン化されてもよい。

その後、犠牲材料が、電気的相互接続１０８Ａ及びパッド１０８Ｂはもちろん、露出した誘電体層１０６を覆い堆積される。この犠牲材料は、相互接続１０８Ａを露出するためパターン化する。犠牲材料に適切な材料は、炭素骨格を有する長鎖分子を含むスピンオンガラスあるいはスピンオン誘電体を含む。犠牲材料がシリコンを含む場合、炭素系合成物を除去するための犠牲材料のエッチングはしばしば残留物を残すことから、そのような材料は、低シリコン含有量を有する必要があるだろう。犠牲材料は、スピンコーティング、ＣＶＤ、及びＡＬＤのようなよく知られた堆積方法によって堆積されてもよい。犠牲材料は少なくとも部分的に空胴を形成するために使用され、生産プロセスにおける後のステップで除去されることから、犠牲材料は犠牲材料と名付けられる。したがって、犠牲材料は、空胴を形成するために使用され、「犠牲にされる」つまり除去される。

その後、スイッチング素子１１０が形成されてもよい。スイッチング素子１１０は、第１構造層１１２を含む複数層構造を備えてもよい。第１構造層１１２は、電気的相互接続１０８Ａに連結され、電気的相互接続１０８Ａ間の長さに及ぶ。その後、第２構造層１１４が第１構造層１１２を覆って配置され、複数のポスト１１６によって第１構造層１１２に連結される。第１構造層１１２、第２構造層１１４、及びポスト１１６用に使用されてもよい適切な材料は、窒化チタン、チタン・アルミニウム、タングステン、銅、チタン窒化アルミニウム、窒化アルミニウム、アルミニウム、及びこれらの組み合わせ、並びに、窒化チタン／チタン窒化アルミニウム／窒化チタンのような複数層構造を含む。第１スイッチング素子１１０は、ＰＶＤ、ＣＶＤ、及びＡＬＤのようなよく知られた堆積方法を使用して材料を堆積し、その後、エッチングのようなよく知られたパターニング方法によってその材料をパターニングすることによって形成されてもよい。第２構造層１１４は、外側電極１０４Ａ、１０４Ｅと軸方向に整列した第１部分１１８Ａを有するようにパターン化される。図１Ａから見ることができるように、第１部分１１８Ａは、第１構造層１１２の全長に延在しておらず、したがってレッジ１４０が形成される。レッジ１４０は、第１部分１１８Ａによってカバーされない、第１構造層１１２の部分である。第２構造層１１４はまた、スイッチング素子１１０の可撓性部１２０Ａの一部になる第２部分１１８Ｂも有する。完成したとき、スイッチング素子１１０はワッフルのような外観を有する。図１Ｂは、図１ＡのＭＥＭＳデバイス１００の平面図である。ＭＥＭＳデバイス１００の平面図では、ポスト１１６は、ずらして配置されてワッフルのような外観を生成しスイッチング素子１１０の構造的完全性を増すように示されている。

追加の犠牲材料がスイッチング素子１１０を覆いかつ第１構造層１１２と第２構造層１１４との構成間に堆積されてもよい。堆積された第１犠牲材料とともに追加の犠牲材料は、スイッチング素子１１０が移動する空胴の形状及び境界を形成する。最後に堆積された犠牲材料を覆い、その後、第２誘電体層１２２が堆積されてもよい。第２誘電体層１２２は、よく知られた堆積方法及び誘電体層１０６に関して上述したような材料を用いて堆積されてもよい。

その後、第２誘電体層１２２は、空胴の外形を形成するためにパターン化されエッチングされる。同じステップにおいて、犠牲層がエッチングされ、それによって構造層１１８Ａ、１１２は、ハードマスクとしての役目を果たし空胴側壁の段階的な減少を提供する。この多数の減少は、空胴壁１２６の健全性を改善する。

その後、電気的導電材料が堆積される。この電気的導電材料は、スイッチング素子１１０を高周波電極１０４Ｃから離れた位置へ移動させるためにプルオフ電極１２４を形成するだけでなく、スイッチング素子１１０のアンカー部１２０Ｂに直接的に連結してアンカー部１２０Ｂが外側電極１０４Ａ、１０４Ｅから取り外されるのを防ぐために少なくとも幾つかのてこ（leverage）を提供する。この電気的導電材料は、少なくとも第１部分１１８Ａの一部はもちろんレッジ１４０にも堆積される。したがってこの電気的導電材料は、スイッチング素子１１０のアンカー部１２０Ｂをアンカー固定するために追加のてこを設ける。電気的導電材料は、さらに空胴を囲む壁の少なくとも一部も形成する。したがって、プルオフ電極１２４を形成するために堆積されるのと同じ層が空胴壁１２６を形成するため、及びスイッチング素子１１０のアンカー部１２０Ｂをアンカー固定するために利用される。プルオフ電極１２４はスイッチング素子１１０の上方に存在するように示されているが、プルオフ電極はスイッチング素子１１０の下に配置される材料に電気的に接続されてもよいことを理解するべきである。さらに空胴壁１２６は、外側電極１０４Ａ、１０４Ｅを通してアースされる。電気的導電材料にふさわしい材料は、銅、アルミニウム、チタン、タンタル、タングステン、窒化チタン、及びこれらの組み合わせのような、ＢＥＯＬプロセスで一般に利用される電気的導電材料を含む。この電気的導電材料は、ＰＶＤ、ＣＶＤ及びＡＬＤのようなよく知られた堆積方法によって堆積され、次に、エッチングのようなよく知られたパターニング方法によってパターン化されてもよい。

この電気的導電材料は、壁１２６から間隔を置いたプルオフ電極１２４を形成するため、電気的導電材料を通してエッチングすることによってパターン化される。電気的導電材料がパターン化された後、誘電性ルーフ１２８が電気的導電材料及び壁１２６とプルオフ電極１２４との間にある露出した第２誘電体層１２２を覆って堆積されてもよい。誘電性ルーフ１２８は、プルオフ電極１２４と電気的導電材料を備える壁１２６との間の電気的分離を提供する。誘電性ルーフ１２８は、ＭＥＭＳデバイス１００を梱包する。壁１２６は存在する必要がなく、むしろ誘電性ルーフ１２８が梱包だけでなく空胴の壁としても機能するように堆積されてもよいことが理解されるべきである。誘電性ルーフ１２８は、よく知られた堆積方法、及び誘電体層１０６に関して上述したような材料を使用して堆積されてもよい。

その後、一もしくは複数のリリース穴１６０が、誘電性ルーフ１２８及び第２誘電体層１２２を通り形成されてもよい。リリース穴１６０は、第１部分１１８Ａと軸方向／垂直方向に一致する場所、よってアンカー部１２０Ｂに形成される。その後、エッチングガスは、犠牲材料を除去するため、及び空胴内でのスイッチング素子の移動を自由にするために導入される。使用されてもよい適切なエッチングガスは、Ｈ_２、ＮＨ_３、Ｏ_２、Ｏ_３、Ｎ_２ＯあるいはＨ、Ｏを生産する他の任意のエッチングガスのような水素あるいは酸素系のガスを含む。

その後、誘電性ルーフ１２８を覆い及びリリース穴１６０内に封止層１３０を堆積することによって、空胴は密閉される。封止層１３０は、追加のてこを設け及びアンカー部１２０Ｂが外側電極１０４Ａ、１０４Ｅから取り外されるのを防ぐために、リリース穴１６０を通り堆積されアンカー部１２０Ｂに接している。リリース穴１６０を通って延在しアンカー部１２０Ｂに接している封止材料は、軸方向／垂直方向に第１部分１１８Ａと一致している。封止層１３０のふさわしい材料は、二酸化ケイ素及び窒化ケイ素を含む。封止層１３０は、低圧（すなわちｍＴｏｒｒの範囲内）及び摂氏約２００度の温度で操作されるＨＤＰ−ＣＶＤプロセスによって堆積されてもよい。ＨＤＰ−ＣＶＤは、リリース穴１６０のような高アスペクト比の開口に材料を堆積するのに有益なプロセスである。リリース穴１６０は、約２．４：１のアスペクト比を有し、それによってリリース穴１６０の高さは約３μｍであり、幅は約１．２５μｍである。封止層１３０を堆積するため、シランのようなシリコン系の処理ガスが、二酸化ケイ素を堆積するためのＮ_２ＯあるいはＯ_２のような酸素を含むガス、あるいは窒化ケイ素を堆積するためのＮ_２及び／又はＮＨ_３のような窒素を含むガスのどちらかと共に導入される。

ＨＤＰ−ＣＶＤは一般的に指向性のある堆積方法であり、よって材料は、リリース穴の側壁に堆積するあるいは空胴内へ広がる最小量の材料で、露出面（つまり第１部分１１８Ａ及び誘電性ルーフ１２８）に堆積する傾向を有することから、ＨＤＰ−ＣＶＤは、封止層１３０を堆積することにおいて有益である。したがって、ＨＤＰ−ＣＶＤは、ボイド形成（これは、高アスペクト比開口の底に材料が形成されるのとほぼ同じ位の速さで高アスペクト比の側壁に材料が形成されるときに発生する）することなく封止層１３０を堆積するだろう。ＨＤＰ−ＣＶＤはまた、空胴内へ広がることなく構造部分１１８Ｂへ堆積して封止層１３０を堆積するだろう。他の堆積方法が考慮されてもよいが、ＨＤＰ−ＣＶＤが好ましい。考えられる他の方法は、スパッタリング（再スパッタリングを含む）及びＰＥＣＶＤを含む。しかしながら、上の任意のＡＲに関して、ユニティー（unity）、スパッタリング、及びＰＥＣＶＤは、リリース穴内の堆積された材料内にボイドを残し、よってアンカー部１２０Ｂをアンカー固定するための強度を減少させるかもしれない。さらにＰＥＣＶＤは、空胴内に広がり、また構造層１１８Ｂ、１１２上のような望まない領域上に堆積するかもしれない。

動作では、スイッチング素子１１０は、プルイン電極１０４Ｂ、１０４Ｄ、あるいはプルオフ電極１２４のどちらかへ電気的なバイアスをかけることによって動かされる。スイッチング素子１１０の可撓性部１２０Ａは移動し、一方、アンカー部１２０Ｂは、外側電極１０４Ａ、１０４Ｅに固定して取り付けられている。封止層１３０、誘電性ルーフ１２８、及び電気的導電壁１２６はすべて、アンカー部１２０Ｂが外側電極１０４Ａ、１０４Ｅから分離しないことを確保するために追加のてこを提供する。図１Ａに示すように、スイッチング素子１１０の両端はアンカー部１２０Ｂを有し、両方のアンカー部１２０Ｂは、プルオフ電極１２４及び導電性側壁１２６を形成するために堆積された電気的導電材料はもちろん、封止層１３０、誘電性ルーフ１２８の両方に直接的に連結される。

図２Ａは、別の実施形態によるＭＥＭＳデバイス２００の平面図である。図２Ａに示されるように、複数のスイッチング素子２０２が一つの空胴内に配置される。このスイッチング素子２０２は、上述した組立方法に従って作製される。左側には、デバイス２０２が空胴において示されている。右側には、プルオフ電極接続２０４は、外側電極接続２０６に関して示されている。図２Ａからわかるように、スイッチング素子２０２の上方に存在するプルオフ電極は、空胴の側面に配置された電気的接続を通してスイッチング素子２０２の下に配置された電気的導電材料に電気的に接続される。外側電気的接続２０６は、プルオフ電極接続２０４から電気的に分離され、プルオフ電極接続２０４を囲む。

図２Ｂは、図２ＡのＭＥＭＳデバイス２００の一部をクローズアップした図である。図２Ｃは、図２Ｂのクローズアップ図の概略の横断面図である。ＭＥＭＳデバイス２００は、基板２１０内に埋め込まれたプルオフ電極２０８及び外側電極２１２を含んでいる。空胴封止層２１８及び誘電性ルーフ２１６もまた存在する。電気的導電材料２１４Ａは、プルオフ電極２０８に電気的につながれる。さらに、電気的導電材料２１４Ａと共に堆積された電気的導電材料２１４Ｂは、外側電極２１２に連結される。電気的導電材料２１４Ｂは側壁に存在する必要がなく、むしろ、誘電性ルーフ２１６が空胴の壁として機能するように堆積されてもよいことが理解されるべきである。また図２Ｃには、スイッチング素子を形成するために堆積された多層２２０が示されている。図２Ａ−図２Ｃに示されるように、スイッチング素子２０２の上方に配置されるプルオフ電極は、スイッチング素子の下にある電気的接続に電気的につながれる。

ＭＥＭＳ応用システムは、化学的及び環境的に保護されること（即ち、水、ダスト粒子などのような外部汚染物がない環境）を要求する。化学的及び環境的に保護されることは、空胴を使用することにより達成することができる。化学的及び環境的に保護されることはまた、後のプロセスが空胴へあるいは封入されたＭＥＭＳデバイスへいずれの機械的損傷ももたらさないことを保証する機械的保護を要求する。さらに、いくつかの用途、例えばＲＦ可変コンデンサ、に関して、所要のＲＦ性能を得るため高い可制御性を有する空胴のルーフ形状を制御することはまた重要である。

空胴の形をコントロールする方法が記述されるだろう。空胴の形のコントロールは、様々な層のスタックを使用することにより達成される。スタックの最適形状は、適切な材料の選択及びそれらの厚さと堆積応力の調節によって仕立てることができる。空胴の形をコントロールするために材料の多重層スタックを利用することには、いくつかの利点がある。一つの利点は、多重層スタックが環境的及び機械的な保護を提供するということである。他の利点は、空胴の全体形状（例えばドーム）をコントロールすることが可能であるということである。多重層スタックは、犠牲層の非平面性によって引き起こされた全体のドーム形成を排除／低減することができる。多重層スタックはまた、ドーム（正のあるいは負の）方向を増加するためにも使用することができる。ここで議論したプロセスは、空胴を築くことに２段階のアプローチの使用を許容する。第１段階では、これはスイッチング素子をリリースする前に生じ、リリース中及びリリース後に、空胴が安定しておりゆがまないように空胴を十分に強くすることを含む。第２段階では、これはスイッチング素子をリリースした後に生じ、形状制御層及び不活性化層が加えられる。不動態化後（post passivation）に得られた空胴は、フリップチップ実装又はプラスチック成形からのアンダーフィルのような様々なパッケージング技法の圧力に耐えるように十分に強固に作製可能である。ここで議論したプロセスは、ＣＭＯＳと互換性があり及び低コストである。しかしながら、多層の堆積により、リリース穴を開口することが単一層と比較してわずかにより複雑であると考えることができることに注意すべきである。さらに、犠牲材料が除去された後、リリース穴を満たすことは、リリース穴が閉じられる前に、リリース穴を満たす材料が空胴内にどれ位移動するかを制御することを含む。

図３Ａ及び図３Ｂは、一つの実施形態によるＭＥＭＳデバイスの梱包部分の概略の横断面図である。図３Ａに示すように、犠牲材料３０２が包括的に示され、第２構造層１１４の第１部分１１８Ａが同様に示されている。第１構造層と同様に第２構造層１１４の残余物は、単純化のため示されていない。

最後の犠牲層が堆積されたならば、上部あるいはプルオフ電極１２４が形成されてもよい。しかしながら、上部あるいはプルオフ電極１２４は、犠牲材料３０２を除去するとき、空胴内の残留物あるいは低エッチング速度をもたらす可能性のある導電材料を備える。したがって、誘電材料は、上述したように、上部あるいはプルオフ電極１２４になる電気的導電層３１０を形成する前に犠牲材料３０２を覆って堆積される。図３Ａ及び図３Ｂに示す実施形態では、誘電材料は、二つの層３０６、３０８を備えるが、単一の誘電体層が利用されてもよいことが理解されるべきである。図３Ａ及び図３Ｂに示される実施形態では、層３０６は、約４０ｎｍのように約２０ｎｍと約５０ｎｍとの間の厚さに堆積された酸化シリコンのような酸化物層である。層３０８は、約２００ｎｍと約４００ｎｍとの間の厚さに堆積された窒化ケイ素のような窒化物層である。層３０６、３０８は、ＰＥＣＶＤのようなよく知られた堆積プロセスによって堆積されてもよい。単一の誘電体層だけが使用される場合、単一の誘電体層は、酸化シリコンのような酸化物あるいは窒化ケイ素のような窒化物を備えてもよい。単一層の誘電材料の全体厚さは、約２８０ｎｍと約３２０ｎｍとの間のような、約２００ｎｍと約４００ｎｍとの間にあるべきである。

誘電体層の上方に、電気的導電層３１０が約５００ｎｍのように約４００ｎｍと約５５０ｎｍとの間の厚さに堆積される。電気的導電層３１０の材料は、上で議論されたものである。電気的導電層３１０は、上述したように堆積されてもよい。電気的導電層３１０の上方に、誘電性の共形層（conformal layer）３１２が堆積される。共形層３１２の適切な厚みは、約２０００ｎｍのように約１８００ｎｍと約２１００ｎｍとの間にある。一つの実施形態では、共形層３１２は、テトラエチルオルトケイ酸塩（ＴＥＯＳ）系酸化物を備えてもよい。共形層３１２は、ＰＥＣＶＤのようなよく知られた堆積プロセスによって堆積されてもよい。電気的導電層３１０及び共形層３１２の全体の厚さは、犠牲材料３０２が除去されても空胴ルーフが崩壊しないことを確保するように選択される。共形層３１２を堆積した後、犠牲材料３０２を露出するために、リリース穴３０４が層３０６、３０８、３１０、３１２を通って形成される。その後、犠牲材料は上述したように除去される。

犠牲材料３０２を外した後に、図３Ｂに示すように別の多重層スタックが形状調整のために堆積される。リリース穴３０４を密閉するため、上述したようにＨＤＰ−ＣＶＤによって第１層３１４が堆積される。ＨＤＰ−ＣＶＤ材料は、第１部分１１８Ａに降り、第１部分１１８Ａの端部３２０よりも空胴内に延在せず、よってスイッチング素子の動作と干渉しない。実際、上述したように、第１層３１４が第１部分１１８Ａに堆積されるので、層３１４は、空胴内のデバイスをアンカー固定するのを支援する。一つの実施形態では、層３１４は、約１０００ｎｍのように約９００ｎｍと約１０５０ｎｍとの間の厚さを有する。封止層３１４のふさわしい材料は上述されている。

ＨＤＰ−ＣＶＤ封止層３１４は、均一な表面を有しないかもしれない。したがって、共形層３１６がそこから上に堆積される。一つの実施形態では、共形層３１６は、ＴＥＯＳ系の酸化物を備え、約１０００ｎｍのように、約９００ｎｍと約１０５０ｎｍとの間の厚さを有する。その後、不活性化層３１８は、そこから上に堆積される。一つの実施形態では、不活性化層３１８は、窒化ケイ素を備えてもよく、約８５０ｎｍのように約８００ｎｍと約１０００ｎｍとの間の厚さを有してもよい。

図４Ａ−図４Ｃは、リリースしない及びリリースした場合に関して異なる幅の空胴にて測定された外形を示す。図４Ａは、スイッチング素子をリリースしていない場合の偏位（deflection）試験構造の結果を示す。図４Ｂは、スイッチング素子をリリースした後の偏位試験構造の結果を示す。図４Ｂに示されるように、空胴の幅を増加させることは、最大値を有するより大きな偏位を生じる。図４Ｃは、２８マイクロメーターの空胴に関する偏位−空胴幅の関係を示す。

最終の梱包層は、７つの層（即ち、３０６、３０８、３１０、３１２、３１４、３１６、及び３１８）のスタックである。各層の堆積条件とともに各層に関して選択された材料も空胴の偏位に影響する。例えば、スイッチング素子をアンカー固定するのを支援するために空胴内に広がり、また第１部分１１８Ａに堆積する、封止層３１４用のＨＤＰ−ＣＶＤの利用は、材料の量を制限する。電気めっき、ＣＶＤあるいはＰＶＤのような、他の堆積プロセスは、空胴の望まない領域への堆積、あるいは第１部分１１８Ａのアンカー固定無しのいずれかに帰着可能かもしれない。

剥離領域が応力にさらされる場合、面外偏位（一般に呼ばれる座屈）が生じる可能性がある。その座屈が生じる閾値は次の関数、即ち、（ａ）剥離領域（支柱なしのキャップ）の形状及びサイズ、（ｂ）キャップの材料及び厚さ、（ｃ）キャップにおける応力、（ｄ）キャップの温度変化、及び（ｅ）アンカリング、の関数である。

ポスト座屈応答と同様に座屈発生の可能性の閾値は、２つの単純な形状、つまり一様な幅の細長い片及び円形パッチの場合に関して、容易に計算することができる。一様な幅の細長い片の場合、サイズがａ_ｍの剥離されたゾーンを有するフィルムにおいて面外偏位を引き起こすのに必要な圧縮レベルは次のとおりである。

ここで、Ｅ_ｆは弾性係数、υ_ｆはポアソン比、ａ_ｍは剥離ゾーン幅、及びｈ_ｆはフィルム厚である。円形パッチの場合には、その関係は次の式で近似される。

摂氏３５０度で堆積された１μｍの酸化物キャップで、堆積温度で８０ＭＰａの圧縮力の内在応力を有する酸化物キャップを仮定する。リリースエッチングの後、酸化物キャップの広面積が故意に剥離され、小領域のみがまだシリコンにアンカー固定され続ける。直径で６０μｍの最大の剥離領域を仮定する場合、後続の処理及び封止ステップは、面外偏位が生じないであろうことを保証する温度範囲で行なわれなければならないだろう。ヤング率が７０ＧＰａ及びポアソン比が０．２の酸化物を仮定すると、一旦１００ＭＰａの圧縮応力に到達したならば、不整合応力はフィルムに座屈を引き起こすだろう。対応する熱応力は次のとおりである。

摂氏１１０度の温度差が得られた。

このことは、基板は、キャップが部分的に剥離される時刻（リリースエッチングステップの終わり）から十分に強い封止が行なわれる時刻（カーテン（curtain）プロセスの終わり／封止の始まり）まで摂氏２４０度から摂氏３５０度内に留まるべきであることを意味する。リリースエッチング及び封止は、３つのチャンバ、つまりリリースエッチングを行なうＰＥＣＶＤチャンバ、封止ステップ及びギャップ充満を行なうＨＤＰ−ＣＶＤチャンバ、及び後のＣＭＰの前にキャップ酸化物堆積を行なうＰＥＣＶＤチャンバ、を含んでいるモジュールで理想的に行なわれるだろう。

プルオフ電極を形成するために使用される封止層及び電気的導電材料の両方がスイッチング素子のアンカー部につながれることから、スイッチング素子のアンカー部は、外側電極から分離し難い。

上述のものは本発明の実施形態に向けられているが、発明の他の及びさらなる実施形態がその基本的な権利範囲から外れることなく案出されてもよく、その権利範囲は、以下の請求範囲によって決定される。

Claims (27)

1. 第１電極と、
   第２電極と、
   上記第２電極の上方に配置された誘電性ルーフと、
   上記誘電性ルーフを通り形成された一もしくは複数のリリース穴と、
   上記第１電極と上記第２電極との間で移動可能であり空胴内に配置されたスイッチング素子と、
   上記誘電性ルーフを覆い、及び一もしくは複数の上記リリース穴内に配置された封止層と、ここで該封止層の少なくとも一部は、上記スイッチング素子の少なくとも一部に接している、
   を備えたマイクロ電気機械デバイス。
2. 上記第２電極は、上記スイッチング素子の上方に配置され、上記スイッチング素子の下に配置される電気コンタクトに電気的に接続されている、請求項１に記載のデバイス。
3. 上記空胴は、グランドにつながれた電気的導電材料を備えた壁によって形成されている、請求項２に記載のデバイス。
4. 上記空胴は、誘電材料を備えた壁によって形成されている、請求項１に記載のデバイス。
5. 上記誘電材料は、スイッチング素子に接している、請求項４に記載のデバイス。
6. 上記空胴は、グランドにつながれた電気的導電材料を備えた壁によって形成されている、請求項１に記載のデバイス。
7. 上記電気的導電材料は、スイッチング素子に接している、請求項６に記載のデバイス。
8. 第１電極と、
   第２電極と、
   上記第１電極と上記第２電極との間で移動可能であり空胴内に配置されたスイッチング素子と、
   封止層と、ここで該封止層の少なくとも一部は、上記スイッチング素子の少なくとも一部に接している、
   上記スイッチング素子と上記第２電極との間で上記第２電極に配置された第１誘電体層と、
   上記第１誘電体層に対向し上記第２電極に配置された第２誘電体層と、
   上記第２誘電体層に配置された上記封止層と、
   上記封止層に配置された第３誘電体層と、
   上記第３誘電体層に配置された不活性化層と、
   を備えたマイクロ電気機械デバイス。
9. 上記第１誘電体層は、多数の誘電体層を備え、この多数の誘電体層は、窒化物層及び酸化物層の少なくとも一つを備える、請求項８に記載のデバイス。
10. 上記第３誘電体層は、共形で堆積された誘電体層である、請求項８に記載のデバイス。
11. 空胴内に配置された第１ワッフル型スイッチング素子と、ここでこのスイッチング素子は少なくとも一つのアンカー部及び可撓性部を有する、
    上記空胴を囲む壁と、ここで複数の壁の少なくとも一つの壁の少なくとも一部は、少なくとも一つのアンカー部につながれている、
    を備えたマイクロ電気機械デバイス。
12. 上記空胴内に配置された第２ワッフル型スイッチング素子をさらに備えた、請求項１１に記載のデバイス。
13. 複数の上記壁は電気的導電性である、請求項１２に記載のデバイス。
14. 複数の上記壁はグランドにつながれている、請求項１３に記載のデバイス。
15. 上記空胴を梱包する封止層をさらに備え、ここでこの封止層は、少なくとも一つのアンカー部と直接に接触している、請求項１４に記載のデバイス。
16. 上記空胴は誘電材料を備える壁によって形成されている、請求項１１に記載のデバイス。
17. 上記誘電材料はスイッチング素子に接している、請求項１６に記載のデバイス。
18. 基板内に形成された一もしくは複数の第１電極と、
    一もしくは複数の上記第１電極から間隔を置いて、上記基板内に埋め込まれた電気コンタクトに電気的に接続された第２電極と、
    空胴内で一もしくは複数の上記第１電極と上記第２電極との間で各々移動可能な複数のスイッチと、
    上記第２電極の上方に配置された誘電性ルーフと、
    上記誘電性ルーフを通り形成された一もしくは複数のリリース穴と、
    上記誘電性ルーフを覆い、及び一もしくは複数の上記リリース穴内に配置された封止層と、ここで該封止層の少なくとも一部は、複数の上記スイッチの少なくとも一部に接している、
    を備えたマイクロ電気機械デバイス。
19. 上記空胴は壁によって閉ざされ、この壁は複数のスイッチと直接に接触している、請求項１８に記載のデバイス。
20. 上記空胴は、複数の上記スイッチと直接に接触する封止層で梱包されている、請求項１９に記載のデバイス。
21. 上記壁は電気的にアースされている、請求項２０に記載のデバイス。
22. 基板内に形成された一もしくは複数の第１電極と、
    一もしくは複数の上記第１電極から間隔を置いて、上記基板内に埋め込まれた電気コンタクトに電気的に接続された第２電極と、
    空胴内で一もしくは複数の上記第１電極と上記第２電極との間で各々移動可能な複数のスイッチと、を備え、
    ここで上記空洞は、壁によって閉ざされており、この壁は複数の上記スイッチと直接に接触しており、上記空洞は、複数の上記スイッチと直接に接触している封止層で梱包されており、上記壁は電気的にアースされており、
    上記第２電極は、上記封止層によって上記壁から間隔を置いている、
    マイクロ電気機械デバイス。
23. 基板にスイッチング素子を組み上げること、ここでスイッチング素子はアンカー部及び可撓性部を備える、
    上記スイッチング素子の上方で上記アンカー部に接して電気的導電層を堆積すること、
    上記アンカー部に接して残る第１部分、及び上記第１部分から電気的に分離されるプルオフ電極を形成するため、上記電気的導電層をパターニングすること、
    を備えたマイクロ電気機械デバイスの組立方法。
24. 上記プルオフ電極は、上記スイッチング素子の下に配置される電気コンタクトに電気的につながれる、請求項２３に記載の方法。
25. 上記スイッチング素子は空胴内に配置され、
    当該方法は、上記空胴を梱包するために封止層を堆積することをさらに備え、ここで上記封止層は上記アンカー部に接触する、請求項２４に記載の方法。
26. 上記スイッチング素子は空胴内に配置され、
    当該方法は、さらに、
    上記電気的導電層を覆い誘電性ルーフを堆積すること、
    上記アンカー部に沿って軸方向に配列される上記誘電性ルーフを通ってリリース穴を形成すること、
    上記リリース穴内で上記アンカー部に接して、上記誘電性ルーフを覆い封止層を堆積すること、
    を備える、請求項２３に記載の方法。
27. 上記第１部分は電気的にアースされる、請求項２６に記載の方法。

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