KR20140082962A - Ｍｅｍｓ 장치의 고정 방법 - Google Patents

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카벤디시 키네틱스, 인크.
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Abstract

본 발명의 구현예는 일반적으로 캐비티 실링층을 형성하도록 적층된 층 및/또는 풀-오프 전극을 형성하도록 적층된 층을 사용하여 고정되는 MEMS 장치에 관한 것이다. 상기 MEMS 장치의 스위칭 소자는 가요성 또는 이동성 부분을 가질 것이고, 또한 접지에 전기적으로 결합된 고정 또는 앵커 부분을 가질 것이다. 상기 스위칭 소자가 배치되는 캐비티를 실링하는 데 사용되는 층도 상기 스위칭 소자의 고정 또는 앵커 부분에 결합하여 캐비티내의 고정 또는 앵커 부분을 고정할 수도 있다. 또한, 전극들 중의 하나를 형성하는 데 사용되는 층은 캐비티내의 고정 또는 앵커 부분을 고정시키기 위한 추가의 레버리지를 제공하는 데 사용될 수 있다. 어느 상황에서도, 상기 가요성 또는 이동성 부분의 운동은 방해받지 않는다.

Description

ＭＥＭＳ 장치의 고정 방법{MEMS DEVICE ANCHORING}
본 발명의 구현예는 일반적으로 실링층과 풀-오프 전극을 형성하는 데 사용되는 층들을 사용하여 고정되는 미세 전자기계 시스템(MEMS)장치에 관한 것이다.
반도체의 크기는 계속 축소되고 있기 때문에, 반도체에 결합되는 MEMS 장치도 마찬가지다. MEMS 장치는 미니어쳐 릴레이 스위치, 정전용량 스위치, 비휘발성 메모리 소자로서 및 다수의 추가 응용 분야에 사용될 수 있다. 상기 MEMS 장치는 2개 이상의 위치 사이에서 이동하여 스위치를 통해 흐르는 것으로부터 전류를 허용하거나 부인하는 스위치 또는 캔틸레버를 가진다.
MEMS 장치는 반도체 공장에서 볼 수 있는 것들과 유사한 가공 단계를 사용하여 제조되며, 그러므로, 웨이퍼 규모로 그리고 효율적인 비용으로 제조될 수 있다. 몇 마이크로미터 미만의 크기로 축소되는 MEMS 장치에서 발견되는 문제들 중 하나는 스위치 또는 캔틸레버가 전극과 접촉 상태로 견인된 다음 그 본래의 상태로 다시 릴리스되는 것을 반복적이고 신뢰성 있게 할 수 있는 능력이다. 캔틸레버 또는 스위치의 가요성을 생성시키는 데 필요한 캔틸레버 또는 스위치의 길이로 인해, 상기 스위치 또는 캔틸레버는 앵커 부분에서 부서지고, MEMS 장치가 실패될 수 있다.
그러므로, 당해 분야에서는 앵커 위치에서 파괴되지 않고 두 전극 사이에서 이동할 수 있는 MEMS 장치에 대한 수요가 있다. 당해 분야에서는 그러한 장치를 제조하는 방법에 대한 수요도 있다.
본 발명은 일반적으로 캐비티 실링층을 형성하도록 적층(deposit: 증착, 침착)된 층 및/또는 풀-오프 전극을 형성하도록 적층된 층을 사용하여 고정되는 MEMS 장치에 관한 것이다. 상기 MEMS 장치의 스위칭 소자는 두 전극들 사이에서 이동하는 가요성 또는 이동성 부분을 가질 것이다. 상기 스위칭 소자는 또한 접지에 전기적으로 결합된 고정 또는 앵커 부분을 가질 것이다. 상기 스위칭 소자가 배치되는 캐비티를 실링하는 데 사용되는 층도 상기 스위칭 소자의 고정 또는 앵커 부분에 결합하여 캐비티내의 고정 또는 앵커 부분을 고정할 수도 있다. 또한, 전극들 중의 하나를 형성하는 데 사용되는 층은 캐비티내의 고정 또는 앵커 부분을 고정시키기 위한 추가의 레버리지를 제공하는 데 사용될 수 있다. 어느 상황에서도, 상기 가요성 또는 이동성 부분의 운동은 방해받지 않는다.
일 구현예로, MEMS 장치는 제1 전극, 제2 전극 및 이들 두 전극 사이에서 이동 가능한 스위칭 소자를 포함한다. 상기 스위칭 소자는 캐비티내에 배치된다. 상기 MEMS 장치는 또한 캐비티를 실링하는 실링층을 포함한다. 상기 실링층의 적어도 일부는 상기 스위칭 소자의 적어도 일부와 접촉한다.
또 다른 구현예로, MEMS 장치는 캐비티내에 배치된 와플 모양의 스위칭 소자를 포함한다. 상기 스위칭 소자는 하나 이상의 앵커 부분 및 가요성 부분을 가진다. 상기 MEMS 장치는 또한 캐비티를 둘러싸는 복수의 월을 포함한다. 복수의 월 중 하나 이상의 월의 적어도 일부는 하나 이상의 앵커 부분에 결합된다.
또 하나의 구현예로, MEMS 장치는 기판내에 매립된 하나 이상의 제1 전극 및 상기 기판내에 매립된 전기적 접촉부에 전기적으로 접속되며 상기 하나 이상의 제1 전극으로부터 이격된 제2 전극을 포함한다. 상기 MEMS 장치는 또한 캐비티내에서 상기 하나 이상의 제1 전극과 상기 제2 전극 사이에서 각각 이동 가능한 복수의 스위치를 포함한다.
또 다른 구현예로, MEMS 장치 제조 방법은 기판 위로 스위칭 소자를 제조하는 단계를 포함한다. 상기 스위칭 소자는 하나 이상의 풀-인(pull-in) 전극 위로 배치되고, 앵커 부분 및 가요성 부분을 둘다 가진다. 상기 방법은 또한 전기 전도성 층을 상기 스위칭 소자 위로 및 상기 앵커 부분과 접촉 상태로 적층시키는 단계를 포함한다. 상기 방법은 또한 상기 전기 전도성 층을 패턴화하여 상기 앵커 부분과 접촉 상태에 있는 제1 부분 및 이 제1 부분으로부터 전기적으로 분리된 풀-오프 전극을 형성하는 단계를 포함한다.
본 발명의 특징들을 상세히 이해할 수 있도록, 상기에 간략히 요약한 본 발명의 보다 구체적인 내용이 구현예를 통해 설명되어 있는데, 그 일부가 첨부 도면에 예시되어 있다. 그러나, 첨부 도면은 본 발명의 대표적인 구현예를 예시할 뿐이므로, 본 발명이 다른 동등하게 유효한 구현예에 대해 인정될 수 있는 범위를 제한하는 것으로 간주되어서는 안된다.
도 1a는 일 구현예에 따른 MEMS 장치의 개략적 횡단면도이다.
도 1b는 도 1a의 MEMS 장치의 평면도이다.
도 2a는 또 다른 구현예에 따른 MEMS 장치의 평면도이다.
도 2b는 도 2a의 MEMS 장치의 일부의 확대도이다.
도 2c는 도 2b의 확대도의 개략적 횡단면도이다.
도 3a 및 도 3b는 일 구현예에 따른 MEMS 장치의 캡슐화 부분의 개략적 횡단면도이다.
도 4a 내지 도 4c는 본원에 논의된 특징들은 하나도 없이 릴리스 전후에 상이한 폭의 캐비티의 프로필을 예시하는 그래프이다.
이해를 돕기 위해, 도면들에 공통인 동일한 소자들을 지칭하는 경우 가능한 동일한 도면 부호를 사용하였다. 일 구현예에서 개시된 소자들이 구체적인 인용 없이 다른 구현예에 유용하게 이용될 수 있다.
본 발명은 일반적으로 캐비티 실링층을 형성하도록 적층된 층 및/또는 풀-오프 전극을 형성하도록 적층된 층을 사용하여 고정되는 MEMS 장치에 관한 것이다. 상기 MEMS 장치의 스위칭 소자는 두 전극들 사이에서 이동하는 가요성 또는 이동성 부분을 가질 것이다. 상기 스위칭 소자는 또한 접지에 전기적으로 결합된 고정 또는 앵커 부분을 가질 것이다. 상기 스위칭 소자가 배치되는 캐비티를 실링하는 데 사용되는 층도 상기 스위칭 소자의 고정 또는 앵커 부분에 결합하여 캐비티내의 고정 또는 앵커 부분을 고정할 수도 있다. 또한, 전극들 중의 하나를 형성하는 데 사용되는 층은 캐비티내의 고정 또는 앵커 부분을 고정시키기 위한 추가의 레버리지를 제공하는 데 사용될 수 있다. 어느 상황에서도, 상기 가요성 또는 이동성 부분의 운동은 방해받지 않는다.
도 1a는 일 구현예에 따른 MEMS 장치(100)의 개략적 횡단면도이다. 상기 MEMS 장치(100)는 기판(102)내에 복수의 전극(104A-104E)을 형성함으로써 제조된다. 상기 기판(102)은 독립형 MEMS 장치용으로 반도체 기반의 기판과 같은 단일층 재료 또는 라인(BEOL) 공정의 후단에서 제조되는 것과 같이 전체적으로 다층의 구조를 포함할 수 있다. 전극(104A-104E)에 사용될 수 있는 적합한 재료로는 구리, 알루미늄, 티타늄, 탄탈륨, 텅스텐, 티타늄 나이트라이드, 탄탈륨 나이트라이드, 텅스텐 나이트라이드, 알루미늄 나이트라이드 및 이들의 조합과 같이 BEOL 공정에 통상 이용되는 전기 전도성 재료를 포함한다. 상기 전극(104A-104E)은 물리적 증착(PVD), 화학적 증착(CVD), 전기도금 및 원자층 적층(ALD)과 같은 널리 알려진 적층 방법 및 에칭및 이중 다마신 가공 단계와 같은 널리 알려진 패턴화 방법에 의해 형성될 수 있다. 상기 두 전극(104B, 104D)은 풀-인 전극으로서 기능하여 스위칭 소자를 상기 RF 전극(104C)에 인접한 위치로 이동시킬 것이다. 나머지 두 전극(104A, 104E)은 전기적으로 접지될 것이다. 5개의 전극(104A-104E)이 도시되어 있지만, 단일 접지 전극이 존재할 수 있고, 단일의 풀-인 전극이 존재할 수 있으며, 단일의 RF 전극이 존재할 수 있다는 것이 고려됨을 이해하여야 한다.
상기 전극(104A-104E) 위로, 얇은 유전층(106)을 적층(deposit: 증착, 침착)시킨 다음 패턴화하여 접지 전극(104A, 104E)을 노출시킨다. 얇은 유전층(106)에 이용될 수 있는 적합한 재료로는 실리콘 나이트라이드, 실리콘 옥사이드, 실리콘 카바이드, 알루미나, 실리콘 옥시나이트라이드 및 CMOS 장치에 사용하기 적합한 기타 유전체가 있다. 상기 유전층(106)은 CVD 및 ALD를 포함하는 널리 알려진 적층 방법에 의해 적층시킬 수 있다. 얇은 유전층(106)은 스위칭 소자(110)와 전극(104B-104D) 사이의 전기적 절연 및 희생 재료의 제거시 에칭 가스 이온의 재조합의 감소를 포함하는 여러 가지 이유로 유용하다.
상기 얇은 유전층(106) 위로, 전기 전도성 재료를 블랭킷 적층시킨 다음 패턴화하여 접지 전극(104A, 104E)으로의 전기 인터커넥트(108A)를 형성할 수 있다. 또한, 전기 전도성 재료를 패턴화하여 나중에 적층될 앵커링 재료의 적층용 시드 재료로서 이용될 수 있는 패드(108B)를 형성할 수 있다. 전기 인터커넥트(108A) 및 패드(108B)용으로 적합한 재료로는 구리, 알루미늄, 티타늄, 탄탈륨, 텅스텐, 티타늄 나이트라이드 및 이들의 조합과 같이 BEOL 공정에 통상 이용되는 전기 전도성 재료가 있다. 상기 전기 전도성 재료는 PVD, CVD 및 ALD와 같은 널리 알려진 적층 방법에 의해 적층시킬 수 있고, 에칭과 같은 널리 알려진 패턴화 방법에 의해 패턴화할 수 있다.
그 다음, 희생 재료는 노출된 유전층(106)과 전기 인터커넥트(108A) 및 패드(108B) 위로 적층된다. 상기 희생 재료를 패턴화하여 상기 인터커넥트(108A)를 노출시킨다. 상기 희생 재료에 적합한 재료로는 스핀-온 유리 또는 탄소 골격(carbon backbone)을 가진 장쇄 분자(long chain molecule)를 보유하는 스핀-온(spin-on) 유전체를 포함한다. 상기 희생 재료가 실리콘을 함유하는 경우 탄소 기반 화합물을 제거하기 위한 희생적 에칭이 종종 잔류물을 남기기 때문에 그러한 재료는 낮은 실리콘 함량을 가질 필요가 있다. 상기 희생 재료는 스핀 코팅, CVD 및 ALD와 같은 널리 알려진 적층 방법에 의해 적층될 수 있다. 상기 희생 재료는 그것이 적어도 부분적으로 캐비티를 형성(define)하는 데 사용되고 제조 공정에서 나중에 제거될 것이기 때문에 희생 재료라 명명된다. 따라서, 상기 희생 재료는 사용되고 '희생되거나' 또는 제거되어 캐비티를 형성한다.
그 다음, 상기 스위칭 소자(110)가 형성될 수 있다. 상기 스위칭 소자(110)는 제1 구조층(112)을 포함하는 다층 구조를 포함할 수 있다. 상기 제1 구조층(112)은 전기 인터커넥트(108A)에 결합되고 전기 인터커넥트(108A)들 사이의 길이를 따라 형성된다. 그 다음, 제2 구조층(114)이 상기 제1 구조층(112) 위로 배치되고 복수의 기둥(116)에 의해 상기 제1 구조층(112)에 결합된다. 상기 제1 구조층(112), 제2 구조층(114) 및 기둥(116)에 사용될 수 있는 적합한 재료로는 티타늄 나이트라이드, 티타늄 알루미늄, 텅스텐, 구리, 티타늄 알루미늄 나이트라이드, 알루미늄 나이트라이드, 알루미늄 및 이들의 조합과 다층 구조, 예컨대, 티타늄 나이트라이드/티타늄 알루미늄 나이트라이드/티타늄 나이트라이드가 있다. 상기 제1 스위칭 소자(110)는 PVD, CVD 및 ALD와 같은 널리 알려진 적층 방법을 사용하여 상기 재료를 적층시킨 다음, 상기 재료를 에칭과 같은 널리 알려진 패턴화 방법에 의해 패턴화함으로써 형성될 수 있다. 상기 제2 구조층(114)은 패턴화되어 접지 전극(104A, 104E)과 축방향으로 정렬되는 제1 부분(118A)을 가진다. 도 1a로부터 볼 수 있는 바와 같이, 상기 제1 부분(118A)은 상기 제1 구조층(112)의 길이 전체에 대해 뻗어나가지 않고, 따라서 선반부(140)(ledge)가 형성된다. 상기 선반부(140)는 상기 제1 부분(118A)에 의해 덮이지 않는 상기 제1 구조층(112)의 부분이다. 상기 제2 구조층(114)은 상기 스위칭 소자(110)의 가요성 부분(120A)의 일부가 될 제2 부분(118B)을 가진다. 완성시, 상기 스위칭 소자(110)는 와플 유사 모양을 가진다. 도 1b는 도 1a의 상기 MEMS 장치(100)의 평면도이다. 상기 MEMS 장치(100)의 평면도에서, 상기 기둥(116)은 와플과 비슷한 모양을 형성하고 상기 스위칭 소자(110)의 구조적 완전성을 증가시키도록 엇갈리게 배치된(staggered) 것으로 도시되어 있다.
추가의 희생 재료를 상기 스위칭 소자(110) 상에서 제1 구조층(112)과 제2 구조층(114)을 형성하는 사이에 적층시킬 수 있다. 추가의 희생 재료는 적층된 제1 희생 재료와 함께 상기 스위칭 소자(110)가 이동할 캐비티의 모양 및 경계를 획정한다. 마지막에 적층된 희생 재료 위로, 제2 유전층(122)을 적층시킬 수 있다. 상기 제2 유전층(122)은 유전층(106)과 관련하여 전술한 널리 알려진 적층 방법 및 재료를 사용하여 적층시킬 수 있다.
그 다음, 상기 제2 유전층(122)은 패턴화하고 에칭하여 캐비티의 윤곽을 형성(define)한다. 동일한 단계에서, 상기 희생층은 에칭함으로써 구조층(118A, 112)이 하드마스크로서 작용하여 캐비티 측벽의 점진적인 감소를 제공하게 한다. 이러한 다단계 감소는 캐비티 월(126)의 완전성을 개선한다.
그 다음, 전기 전도성 재료를 적층시킨다. 상기 전기 전도성 재료는 상기 스위칭 소자(110)를 상기 RF 전극(104C)으로부터 이격된 위치로 이동시키기 위한 풀-오프 전극(124)을 형성할 뿐만 아니라, 상기 스위칭 소자(110)의 앵커부(120B)에 직접 결합하고 적어도 일부의 레버리지를 제공하여 상기 앵커부(120B)가 상기 접지 전극(104A, 104E)로부터 탈착되는 것을 방지하는 데 이용될 것이다. 상기 전기 전도성 재료는 상기 제1 부분(118A)의 적어도 일부상에 뿐만 아니라 상기 선반부(140)상에 적층된다. 따라서, 상기 전기 전도성 재료는 상기 스위칭 소자(110)의 앵커부(120B)를 고정시키기 위한 추가의 레버리지를 제공한다. 상기 전기 전도성 재료는 또한 상기 캐비티를 둘러싸는 월의 적어도 일부를 형성한다. 그러므로, 상기 풀-오프 전극(124)을 형성하기 위해 적층되는 동일한 층을 이용하여 상기 캐비티 월(126)을 형성하고 상기 스위칭 소자(110)의 앵커부(120B)를 고정시킨다. 상기 풀-오프 전극(124)이 상기 스위칭 소자(110) 위에 있는 것으로 도시되어 있지만, 상기 풀-오프 전극은 상기 스위칭 소자(110) 아래에 배치된 재료에 전기적으로 접속될 수 있다는 것을 이해하여야 한다. 또한, 상기 캐비티 월(126)은 상기 접지 전극(104A, 104E)을 통해 접지된다. 상기 전기 전도성 재료에 적합한 재료로는 구리, 알루미늄, 티타늄, 탄탈륨, 텅스텐, 티타늄 나이트라이드, 및 이들의 조합과 같이 BEOL공정에 통상 이용되는 전기 전도성 재료를 포함한다. 상기 전도성 재료는 PVD, CVD 및 ALD와 같은 널리 알려진 적층 방법을 사용하여 적층시킨 다음, 상기 재료를 에칭과 같은 널리 알려진 패턴화 방법에 의해 패턴화할 수 있다.
상기 전기 전도성 재료는 이를 통한 에칭에 의해 패턴화하여 상기 월(126)로부터 이격되어 있는 풀-오프 전극(124)을 형성한다. 상기 전기 전도성 재료가 패턴화된 후, 유전체 루프(128)는 상기 전기 전도성 재료 상에서 그리고 상기 월(126)과 상기 풀-오프 전극(124) 사이에 있는 노출된 제2 유전층(122) 상에 적층시킬 수 있다. 상기 유전체 루프(128)는 풀-오프 전극(124)과 상기 전기 전도성 재료를 포함하는 상기 월(126) 사이에 전기적 절연을 제공한다. 상기 유전체 루프(128)는 상기 MEMS 장치(100)를 캡슐화한다. 상기 월(126)은 존재할 필요가 없으나 유전체 루프(128)는 그것이 캡슐화할 뿐만 아니라 상기 캐비티용 월로서 기능하도록 적층될 수 있다는 것을 이해하여야 한다. 상기 유전체 루프(128)는 유전층(106)과 관련하여 상기한 바와 같이 널리 알려진 적층 방법 및 재료를 사용하여 적층시킬 수 있다.
그 다음, 하나 이상의 릴리스 홀(release hole)을 상기 유전체 루프(128) 및 제2 유전층(122)을 통해 형성할 수 있다. 상기 릴리스 홀(160)은 상기 제1 부분(118A) 및 상기 앵커부(120B)와 축방향으로/수직으로 정렬되는 위치에 형성된다. 그 다음, 에칭 가스를 주입하여 상기 희생 재료를 제거하고 상기 스위칭 소자가 캐비티내에서 이동하도록 유리시킨다. 사용될 수 있는 적합한 에칭 가스로는 H2, NH3, O2, O3, N2O와 같은 수소 또는 산소 기반의 가스, 또는 H, O를 생성시키는 임의의 기타 에칭 가스가 있다.
그 다음, 상기 캐비티는 실링층(130)을 상기 유전체 루프(128) 위로 및 상기 릴리스 홀(160) 내부에 적층시킴으로써 실링한다. 상기 실링층(130)은 상기 릴리스 홀(160)을 통해 적층시키며, 앵커부(120B)와 접촉하여 추가의 레버리지를 제공하고 상기 앵커부(120B)가 상기 접지 전극(104A, 104E)로부터 탈착되는 것을 방지한다. 상기 릴리스 홀(160)을 통해 연장하고 상기 앵커부(120B)와 접촉하는 상기 실링 재료는 상기 제1 부분(118A)과 축방향으로/수직으로 정렬된다. 상기 실링층(130)에 적합한 재료로는 실리콘 디옥사이드 및 실리콘 나이트라이드가 있다. 상기 실링층(130)은 저압(즉, mTorr 범위내) 및 약 200℃의 온도에서 작동되는 HDP-CVD 공정에 의해 적층시킬 수 있다. HDP-CVD는 상기 릴리스 홀(160)과 같은 높은 종횡비의 개구부에 재료를 적층시키는 데 유용한 공정이다. 상기 릴리스 홀(160)은 약 2.4:1의 종횡비를 가짐으로써 상기 릴리스 홀(160)의 높이가 약 3 ㎛이고, 폭은 약 1.25 ㎛가 된다. 상기 실링층(130)을 적층시키기 위하여, 실리콘 디옥사이드의 적층에는 N2O 또는 O2와 같은 산소 함유 가스, 또는 실리콘 나이트라이드의 적층에는 N2 및/또는 NH3와 같은 질소 함유 가스와 함께, 실란과 같은 실리콘 기반의 처리 가스를 주입한다.
HDP-CVD는 일반적으로 방향성 적층 방법으로서 재료들이 상기 릴리스 홀의 측벽상에 적층하거나 또는 캐비티내로 확산하는 최소량의 재료와 함께 노출된 표면(즉, 제1 부분(118A) 및 유전체 루프(128))상에 적층되는 경향이 있기 때문에, HDP-CVD는 상기 실링층(130)을 적층시키는 데 유용하다. 따라서, HDP-CVD는 공동(void) 형성(재료가 높은 종횡비 개구부의 바닥상에 축적되는 것과 거의 같은 빠르기로 재료가 높은 종횡비의 개구부의 측벽상에 축적될 때 발생함) 없이 상기 실링층(130)을 적층시킬 것이다. HDP-CVD는 또한 캐비티내로 확산하고 구조 부분(118B)상에 적층하지 않고 상기 실링층(130)을 적층시킬 것이다. 다른 적층 방법이 고려될 수 있지만, HDP-CVD가 바람직하다. 고려되는 다른 방법으로는 스퍼터링(재스퍼터링을 포함) 및 PECVD가 있다. 그러나, 1 이상의 AR의 경우, 스퍼터링 및 PECVD는 상기 릴리스 홀내의 적층된 재료내에 공동을 남기고, 따라서 앵커부(120B)를 고정하기 위한 강도를 약화시킬 수 있다. 또한, PECVD는 캐비티내에서 확산되고 상기 구조층(118B, 112)상에서와 같이 의도하지 않은 영역상에 적층할 수 있다.
작동시에, 상기 스위칭 소자(110)는 풀-인 전극(104B, 104D)에 또는 풀-오프 전극(124)에 전기적 바이어스를 가함으로써 이동시킨다. 앵커부(120B)가 접지 전극(104A, 104E)에 고정 부착되는 동안, 상기 스위칭 소자(110)의 가요성 부분(120A)이 이동한다. 상기 실링층(130), 상기 유전체 루프(128) 및 상기 전기 전도성 월(126)은 모두 추가적인 레버리지를 제공하여 상기 앵커부(120B)가 상기 접지 전극(104A, 104E)으로부터 탈착되지 않도록 한다. 도 1a에 도시한 바와 같이, 상기 스위칭 소자(110)의 양단은 앵커링 부분(120B)을 가지며, 두 앵커링 부분(120B)은 풀-오프 전극(124) 및 전도성 측벽(126)을 형성하도록 적층된 상기 전기 전도성 재료 뿐만 아니라 실링층(130), 유전체 루프(128) 둘다에 직접 결합된다.
도 2a는 또 다른 구현예에 따른 MEMS 장치(200)의 평면도이다. 도 2a에 도시된 바와 같이, 다중 스위칭 소자(202)는 단일 캐비티내에 배치된다. 상기 스위칭 소자(202)는 상기 언급한 제조 방법에 따라 제조될 수 있다. 좌측에는 상기 장치(202)가 캐비티에 도시되어 있다. 우측에는 풀-오프 전극 접속부(204)가 접지 전극 접속부(206)과 관련하여 도시되어 있다. 도 2a로부터 볼 수 있는 바와 같이, 상기 스위칭 소자(202) 위에 존재하는 상기 풀-오프 전극은 상기 캐비티의 측면에 배치된 전기 접속부를 통해 상기 스위칭 소자(202) 아래에 배치된 전기 전도성 재료에 전기적으로 접속된다. 상기 접지 전기 접속부(206)는 상기 풀-오프 전극 접속부(204)로부터 전기적으로 절연되고, 상기 풀-오프 전극 접속부(204)를 둘러싼다.
도 2b는 도 2a의 MEMS 장치(200)의 일부의 확대도이다. 도 2c는 도 2b의 확대도의 개략적 횡단면도이다. 상기 MEMS 장치(200)는 기판(210)내에 매립된 상기 풀-오프 전극(208) 및 접지 전극(212)을 포함한다. 캐비티 실링층(218) 및 유전체 루프(216)도 존재한다. 상기 전기 전도성 재료(214A)는 상기 풀-오프 전극(208)에 전기적으로 결합된다. 또한, 전기 전도성 재료(214A)와 함께 적층되는 전기 전도성 재료(214B)는 상기 접지 전극(212)에 결합된다. 상기 전기 전도성 재료(214B)는 측벽으로 존재할 필요가 있는 것이 아니라 유전체 루프(216)는 그것이 캐비티용 월로서 기능하도록 적층될 수 있다는 것을 이해하여야 한다. 도 2c에는 상기 스위칭 소자를 형성하기 위해 적층되는 다중 층(220)이 도시되어 있다. 도 2a 내지 도 2c에 도시된 바 같이, 상기 스위칭 소자(202) 위에 배치된 풀-오프 전극은 상기 스위칭 소자 아래에 있는 전기 접속부에 전기적으로 결합된다.
MEMS 적용시 화학적 및 환경적 보호를 요한다(즉, 물, 먼지 입자 등과 같이 외부 오염물이 없는 환경). 화학적 및 환경적 보호는 캐비티를 사용하여 달성될 수 있다. 화학적 및 환경적 보호는 또한 후속 공정이 캐비티에 어떠한 기계적 손상으로 또는 동봉된 MEMS 장치로 유도하지 않도록 하는 것을 보증하는 기계적 보호를 요구한다. 또한, 일부 기술의 경우, 예컨대, RF 가변 커패시터의 경우, 필요한 RF 성능을 얻기 위하여 높은 조절능을 가진 캐비티의 루프 모양을 조절하는 것도 중요하다.
이제 캐비티의 모양을 조절하는 방법을 기술하고자 한다. 캐비티 모양의 조절은 다양한 층들의 적층체를 사용하여 달성된다. 상기 적층체의 최적의 모양은 적합한 재료를 선택하고 그 두께와 적층 응력을 조정함으로써 맞출 수 있다. 재료의 다층 적층체를 이용하여 캐비티의 모양을 조절하는 것은 여러 가지 장점이 있다. 한 가지 장점은 다층 적층체가 환경적 및 기계적 보호를 제공한다는 것이다. 또 하나의 장점은 캐비티의 전체 모양(예컨대, 돔)을 조절하는 것이 가능하다는 것이다. 다층 적층체는 희생층의 비평면성에 의해 야기된 전체 돔 형성을 제거/감소시킬 수 있다.
다층 적층체를 사용하여 돔(양 또는 음) 방향을 증가시킬 수도 있다. 본원에 언급한 공정은 캐비티를 형성하는 데 2 단계 방법을 사용할 수 있다. 상기 스위칭 소자를 릴리스하기 전에 발생하는 제1 단계에서는 릴리스 중 및 그 이후에 캐비티가 안정하고 찌그러지지 않도록 캐비티를 충분히 강하게 만드는 것을 포함한다. 상기 스위칭 소자를 릴리스한 후에 발생하는 제2 단계에서는 모양 조절층 및 패시베이션(passivation) 층이 첨가된다. 패시베이션 후에 얻은 캐비티는 플립 칩 패키징 또는 플라스틱 몰딩으로부터의 언더필링(underfilling)과 같이 다양한 패키징 체계의 압력을 견디기에 충분히 튼튼하게 만들어질 수 있다. 본원에 언급된 공정은 CMOS 호환성이고 저비용이다. 그러나, 다중층의 적층으로 인해 릴리스 홀을 여는 것은 단일층에 비해 약간 더 복잡한 것으로 간주될 수 있음을 주목하여야 한다. 또한, 상기 희생 재료가 제거된 후에 릴리스 홀을 채우는 것은 상기 릴리스 홀을 채우는 재료가 릴리스 홀이 밀폐되기 전에 얼마나 멀리 캐비티 내에서 이동하는 가를 조절하는 것을 포함한다.
도 3a 및 도 3b는 일 구현예에 따른 MEMS 장치의 캡슐화 부분의 개략적 횡단면도이다. 도 3a에 도시된 바와 같이, 상기 희생 재료(302)는 전체적으로 도시되어 있고, 상기 제2 구조층(114)의 상기 제1 부분(118A) 역시 도시되어 있다. 상기 제1 구조층 뿐만 아니라 상기 제2 구조층(114)의 나머지는 단순화하기 위해 도시하지 않았다.
상기 마지막 희생층이 적층되면, 상부 또는 풀-오프 전극(124)이 형성될 수 있다. 그러나, 상부 또는 풀-오프 전극(124)은 상기 희생 재료(302)를 제거할 때 캐비티내에 잔류물 또는 불량한 에칭률을 초래할 수 있는 전도성 재료를 포함한다. 따라서, 전술한 바와 같이 유전체는 상기 상부 또는 풀-오프 전극(124)이 될 전기 전도성 층(310)을 형성하기 전에 상기 희생 재료(302) 위로 적층된다. 도 3a 및 도 3b에 도시된 구현예에서, 상기 유전체는 두 층(306, 308)을 포함하나; 단일의 유전층이 이용될 수 있다는 것을 이해하여야 한다. 도 3a 및 도 3b에 도시된 구현예에서, 층(306)은 약 20 nm 내지 약 50 nm, 예컨대, 약 40 nm의 두께로 적층된 실리콘 옥사이드와 같은 옥사이드 층이다. 층(308)은 약 200 nm 내지 약 400 nm의 두께로 적층된 실리콘 나이트라이드와 같은 나이트라이드 층이다. 층(306, 308)은 PECVD와 같은 널리 알려진 적층 공정에 의해 적층시킬 수 있다. 단일 유전층만을 사용할 때, 상기 단일 유전층은 실리콘 옥사이드와 같은 옥사이드 또는 실리콘 나이트라이드와 같은 나이트라이드를 포함할 수 있다. 단일층 유전체의 전체 두께는 약 200 nm 내지 약 400 nm, 예컨대 약 280 nm 내지 약 320 nm의 범위이다.
상기 유전층 위로, 상기 전기 전도성 층(310)을 약 400 nm 내지 약 550 nm, 예컨대 약 500 nm의 두께로 적층시킨다. 상기 전기 전도성 층(310)용 재료는 상기 언급한 바와 같다. 상기 전기 전도성 층(310)은 상기 언급한 대로 적층시킬 수 있다. 상기 전기 전도성 층(310) 위로, 유전체 컨포멀(conformal) 층을 적층시킨다. 상기 컨포멀 층(312)에 적합한 두께는 약 1800 nm 내지 약 2100 nm의 범위, 예컨대 약 2000 nm이다. 일 구현예에서, 상기 컨포멀 층(312)은 테트라-에틸-오르토-실리케이트(TEOS) 기반의 옥사이드를 포함할 수 있다. 상기 컨포멀 층(312)은 PECVD와 같은 널리 알려진 적층 방법에 의해 적층시킬 수 있다. 상기 전기 전도성 층(310) 및 상기 컨포멀 층(312)의 총괄 두께는 상기 희생 재료(302)가 제거되면 캐비티 루프가 부서지지 않도록 하기 위해 선택된다. 상기 컨포멀 층(312)을 적층시킨 후, 릴리스 홀(304)은 상기 희생 재료(302)를 노출시키기 위해 층들(306, 308, 310 및 312)을 통해 형성된다. 그 후, 상기 희생 재료는 상기 언급한 바와 같이 제거된다.
상기 희생 재료(302)의 릴리스 후에, 또 다른 다층 적층체를 도 3b에 도시한 바와 같이 모양 조절을 위해 적층시킨다. 상기 제1층(314)은 전술한 바와 같이 HDP-CVD에 의해 적층시켜 상기 릴리스 홀(304)을 실링한다. 상기 HDP-CVD 재료는 상기 제1 부분(118A)상에 착상하고, 상기 제1 부분(118A)의 가장자리(320)보다 더 멀지 않게 상기 캐비티내에서 연장하며, 따라서, 상기 스위칭 소자의 작동을 방해하지 않는다. 실제로, 전술한 바와 같이, 층(314)은 그것이 상기 제1 부분(118A)상에 적층되기 때문에 상기 캐비티내에서 장치를 고정하는 것을 돕는다. 일 구현예에서, 층(314)은 약 900 nm 내지 약 1050 nm의 범위, 예컨대 약 1000 nm의 두께를 가진다. 상기 실링층(314)에 적합한 재료는 상기 언급한 바와 같다.
상기 HDP-CVD 실링층(314)은 균일한 표면을 갖지 않을 수 있다. 따라서, 컨포멀 층(316)이 그 위에 적층된다. 일 구현예에서, 상기 컨포멀 층(316)은 TEOS 기반 옥사이드를 포함하고, 약 900 nm 내지 약 1050 nm, 예컨대, 약 1000 nm의 두께를 가진다. 그 후, 패시베이션 층(318)이 거기에 적층된다. 일 구현예에서, 상기 패시베이션 층(318)은 실리콘 나이트라이드를 포함할 수 있고, 약 800 nm 내지 약 1000 nm, 예컨대, 약 850 nm의 두께를 가진다.
도 4a 내지 도 4c는 릴리스 전후의 경우에 대한 상이한 폭의 캐비티에 대해 측정된 프로파일을 도시한 것이다. 도 4a는 릴리스 전 스위칭 소자에 대한 편향 시험 구조의 결과를 도시한 것이다. 도 4b는 스위칭 소자가 릴리스된 후에 편향 시험 구조의 결과를 도시한 것이다. 도 4b에 도시한 바와 같이, 캐비티의 폭을 증가시키면더 큰 최대 편향을 산출한다. 도 4c는 28 ㎛의 캐비티의 경우 편향 대 캐비티 폭을 도시한 것이다.
최종 캡슐화층은 7개 층들(즉, 306, 308, 310, 312, 314, 316 및 318)의 적층체이다. 각 층에 대한 적층 조건뿐만 아니라 상기 층들에 대해 선택된 재료들은 캐비티 편향에 영향을 끼친다. 예컨대, 실링층(314)에 HDP-CVD를 이용하는 것은 캐비티내에 확산하고 또한 제1 부분(118A)상에 적층하여 상기 스위칭 소자를 고정하는 것을 도울 재료의 양을 제한한다. 전기도금, CVD 또는 PVD와 같은 기타 적층 공정은 캐비티의 원치 않는 영역 상에의 적층을 초래하거나 또는 상기 제1 부분(118A)의 비고정화를 초래할 수 있다.
실시예
분리된(debonded) 영역이 응력을 받을 때, 면외 편향이 일어날 수 있다(통상 버클링으로 불림). 버클링이 일어나는 역치 레벨은 (a) 분리된 영역(독립형 캡)의 기하구조 및 크기, (b) 상기 캡의 재료 및 두께, (c) 상기 캡의 응력, (d) 상기 캡이 만나는 온도 변화 및 (e) 앵커링의 함수이다.
버클링이 일어나는 역치(threshold) 및 버클링 후 반응은 두 가지 간단한 기하구조의 경우에 대해 쉽게 계산될 수 있다: 균일한 폭의 스트립 및 원형 패치. 균일한 폭의 스트립의 경우에, 크기 am의 분리된 대역을 가진 필름에서 면외 편향을 유도하는 데 요구되는 압축 레벨은 다음 식과 같다:
Figure pct00001
상기 식에서, Ef은 탄성률이고, υf는 푸아송비이고, am은 분리된 대역 폭이며, hf는 필름 두께이다. 원형 패치의 경우에, 관계는 대략 다음 식과 같다:
Figure pct00002
1 ㎛의 옥사이드 캡이 350℃에서 적층되고, 이 적층 온도에서 80 MPa의 압축 고유 응력을 가진다고 가정한다. 릴리스 에칭 후에, 옥사이드 캡의 큰 영역은 의도대로 분리되고, 단지 작은 영역만이 실리콘상에 고정된 채로 유지된다. 이제, 최대 분리 영역이 직경 60 ㎛라고 가정하면, 후속의 취급 및 실링 단계는 면외 편향이 일어나지 않는 것을 보장하는 온도 범위에서 실행될 것이다. 옥사이드의 경우 영 탄성률이 70 GPa이고 푸아송비가 0.2라고 가정하는 경우, 미스매치 응력은 100 MPa의 압축 응력이 도달되면 필름이 버클링을 일으키게 할 것이다. 상응하는 열 응력은 다음 식과 같다:
Figure pct00003
110℃의 온도차가 얻어졌다.
Figure pct00004
이것은 상기 캡이 부분적으로 분리되는 시간(릴리스 에칭 단계의 끝)으로부터 충분히 강한 실링이 수행된 시간(커튼 공정의 끝/실링의 시작)까지 상기 기판이 240℃ 내지 350℃내에서 유지됨을 의미한다. 상기 릴리스 에칭 및 실링은 3개의 챔버, 즉 릴리스 에칭을 수행하기 위한 PECVD 챔버, 상기 실링 단계 및 갭 충전을 수행하기 위한 HDP-CVD 챔버 및 후속 CMP 이전의 캡 옥사이드 적층을 수행하기 위한 PECVD 챔버를 보유하는 모듈에서 수행하는 것이 이상적이다.
상기 실링층 및 상기 풀-오프 전극을 형성하는 데 사용되는 상기 전기 전도성 재료를 둘다 상기 스위칭 소자의 앵커부에 결합하기 때문에, 상기 스위칭 소자자의 앵커부는 상기 접지 전극들로부터 탈착되는 경향이 더 적다.
상기 설명은 본 발명의 구현예에 대한 것이지만, 본 발명의 기타 및 추가의 구현예들이 본 발명의 기본 범위로부터 벗어나지 않고 고안될 수 있고, 그 범위는 후술하는 특허청구의 범위에 의해 결정된다.

Claims (27)

  1. 미세 전자기계 장치로서,
    제1 전극;
    제2 전극;
    상기 제1 전극 및 제2 전극 사이에서 이동 가능하고 캐비티 내에 배치된 스위칭 소자; 및
    실링층으로서, 상기 실링층의 적어도 일부가 상기 스위칭 소자의 적어도 일부와 접촉하고 있는 실링층;을 포함하는 것을 특징으로 하는 미세 전자기계 장치.
  2. 제1항에 있어서,
    상기 제2 전극은 상기 스위칭 소자 위에 배치되고, 상기 스위칭 소자 아래에 배치되는 전기 접촉부에 전기적으로 접속되는 것을 특징으로 하는 미세 전자기계 장치.
  3. 제2항에 있어서,
    상기 캐비티는, 접지되는 전기 전도성 재료를 포함하는 월에 의해 형성되는 것을 특징으로 하는 미세 전자기계 장치.
  4. 제1항에 있어서,
    상기 캐비티는 유전체 재료를 포함하는 월에 의해 형성되는 것을 특징으로 하는 미세 전자기계 장치.
  5. 제4항에 있어서,
    상기 유전체 재료는 상기 스위칭 소자와 접촉하는 것을 특징으로 하는 미세 전자기계 장치.
  6. 제1항에 있어서,
    상기 캐비티는, 접지되는 전기 전도성 재료를 포함하는 월에 의해 형성되는 것을 특징으로 하는 미세 전자기계 장치.
  7. 제6항에 있어서,
    상기 전기 전도성 재료는 상기 스위칭 소자와 접촉하는 것을 특징으로 하는 미세 전자기계 장치.
  8. 제1항에 있어서,
    상기 제2 전극상에 배치되고 상기 스위칭 소자와 상기 제2 전극 사이에 배치된 제1 유전층;
    상기 제1 유전층의 반대쪽에 있는 상기 제2 전극상에 배치된 제2 유전층;
    상기 제2 유전층에 배치된 실링층;
    상기 실링층상에 배치된 제3 유전층; 및
    상기 제3 유전층상에 배치된 패시베이션 층;을 더 포함하는 것을 특징으로 하는 미세 전자기계 장치.
  9. 제8항에 있어서,
    상기 제1 유전층은 다중 유전층을 포함하고, 상기 다중 유전층은 하나 이상의 나이트라이드 층 및 옥사이드 층을 포함하는 것을 특징으로 하는 미세 전자기계 장치.
  10. 제8항에 있어서,
    상기 제3 유전층은 균일하게 적층된 유전층인 것을 특징으로 하는 미세 전자기계 장치.
  11. 미세 전자기계 장치로서,
    캐비티내에 배치되고, 하나 이상의 앵커부 및 가요성 부분을 갖는 제1 와플 모양의 스위칭 소자; 및
    상기 캐비티를 둘러싸는 복수의 월로서, 상기 복수의 월 중 적어도 일부가 하나 이상의 앵커부에 결합되어 있는 월;을 포함하는 것을 특징으로 하는 미세 전자기계 장치.
  12. 제11항에 있어서,
    상기 캐비티내에 배치된 제2 와플 모양의 스위칭 소자를 더 포함하는 것을 특징으로 하는 미세 전자기계 장치.
  13. 제12항에 있어서,
    상기 복수의 월은 전기 전도성을 갖는 것을 특징으로 하는 미세 전자기계 장치.
  14. 제13항에 있어서,
    상기 복수의 월은 접지되어 있는 것을 특징으로 하는 미세 전자기계 장치.
  15. 제14항에 있어서,
    상기 캐비티를 캡슐화하는 실링층을 더 포함하며, 상기 실링층은 하나 이상의 앵커부와 직접 접촉하는 것을 특징으로 하는 미세 전자기계 장치.
  16. 제11항에 있어서,
    상기 캐비티는 유전체 재료를 포함하는 월에 의해 형성되는 것을 특징으로 하는 미세 전자기계 장치.
  17. 제16항에 있어서,
    상기 유전체 재료는 상기 스위칭 소자와 접촉하는 것을 특징으로 하는 미세 전자기계 장치.
  18. 미세 전자기계 장치로서,
    기판내에 형성된 하나 이상의 제1 전극;
    상기 하나 이상의 제1 전극으로부터 이격되고, 상기 기판내에 매립된 전기 접촉부에 전기적으로 접속되는 제2 전극; 및
    캐비티내에서 상기 하나 이상의 제1 전극과 제2 전극 사이에서 각각 이동 가능한 복수의 스위치;를 포함하는 것을 특징으로 하는 미세 전자기계 장치.
  19. 제18항에 있어서,
    상기 캐비티는 월에 의해 둘러싸이고, 상기 월은 복수의 스위치와 직접 접촉하는 것을 특징으로 하는 미세 전자기계 장치.
  20. 제19항에 있어서,
    상기 캐비티는 복수의 스위치와 직접 접촉하는 실링층으로 캡슐화되는 것을 특징으로 하는 미세 전자기계 장치.
  21. 제20항에 있어서,
    상기 월은 전기적으로 접지된 것을 특징으로 하는 미세 전자기계 장치.
  22. 제21항에 있어서,
    상기 제2 전극은 상기 실링층에 의해 상기 월로부터 이격되어 있는 것을 특징으로 하는 미세 전자기계 장치.
  23. 미세 전자기계 장치의 제조 방법으로서,
    앵커부와 가요성 부분을 포함하는 스위칭 소자를 기판상에서 제조하는 단계;
    상기 스위칭 소자 위에서 상기 앵커부와 접촉 상태로 전기 전도성 층을 침착시키는 단계; 및
    상기 전기 전도성 층을 패턴화하여, 상기 앵커 부분과 접촉 상태에 있는 제1 부분 및 상기 제1 부분으로부터 전기적으로 격리된 풀-오프 전극을 형성하는 단계;를 포함하는 것을 특징으로 하는 미세 전자기계 장치의 제조 방법.
  24. 제23항에 있어서,
    상기 풀-오프 전극은 상기 스위칭 소자 아래에 배치되는 전기 접촉부에 전기적으로 결합되어 있는 것을 특징으로 하는 미세 전자기계 장치의 제조 방법.
  25. 제24항에 있어서,
    상기 스위칭 소자는 캐비티내에 배치되고, 실링층을 적층하여 캐비티를 캡슐화하는 단계를 더 포함하며, 상기 실링층은 상기 앵커부와 직접 접촉하는 것을 특징으로 하는 미세 전자기계 장치의 제조 방법.
  26. 제23항에 있어서,
    상기 스위칭 소자는 캐비티내에 배치되고,
    상기 전기 전도성 층 위로 유전체 루프를 적층하는 단계;
    상기 앵커부와 축방향으로 정렬되는 유전체 루프를 통해 릴리스 홀을 형성하는 단계; 및
    상기 릴리스 홀내에 상기 앵커부와 접촉하고 있는 상기 유전체 루프 위로, 실링층을 적층하는 단계;를 더 포함하는 것을 특징으로 하는 미세 전자기계 장치의 제조 방법.
  27. 제26항에 있어서,
    상기 제1 부분은 전기적으로 접지되어 있는 것을 특징으로 하는 미세 전자기계 장치의 제조 방법.
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