JP2009295683A - チップ型電子部品 - Google Patents

Abstract

【課題】内部電極の配置数の設計自由度を高めつつ、端子電極とセラミック素体との接合強度の向上を図ることができるチップ型電子部品を提供すること。
【解決手段】積層チップバリスタ１は、バリスタ素体１１と、バリスタ素体１１内に配置された複数の第１及び第２の内部電極２１，２３と、複数の第１の内部電極２１が接続される第１の外部接続導体４１と、複数の第２の内部電極２３が接続される第２の外部接続導体４２と、第１及び第２の端子電極５１，５２と、第１の外部接続導体４１と第１の端子電極５１とを接続する第１の内部接続導体３１と、第２の外部接続導体４２と第２の端子電極５２とを接続する第２の内部接続導体３２と、を備えている。第１の内部接続導体３１の数は、第１の内部電極２１の数より少なく、第２の内部接続導体３２の数は、第２の内部電極２３の数より少ない。
【選択図】図５

Description

本発明は、チップ型電子部品に関する。

チップ型電子部品として、複数のセラミック層が積層されたセラミック素体と、少なくともその一部同士が互いに対向するようにセラミック素体内に交互に配置された複数の第１及び第２の内部電極と、セラミック素体の外表面に配置され、複数の第１の内部電極が接続される第１の端子電極と、セラミック素体の外表面に配置され、複数の第２の内部電極が接続される第２の端子電極と、を備えているものが知られている（例えば、特許文献１参照）。
特開平０２−２５６２１６号公報

特許文献１に記載のチップ型電子部品では、複数の第１の内部電極が第１の端子電極に接続され、複数の第２の内部電極が第２の端子電極に接続されているので、以下の問題点を有している。

端子電極のサイズ（面積）は、チップ型電子部品が搭載される基板又は電子部品等の外部機器側の実装電極のサイズ（面積）や隣接する端子電極との間隔といった設計上の制約を受けて、制限されている。複数の内部電極は対応する端子電極と物理的且つ電気的に接続される必要があることから、複数のセラミック層の積層方向で見たとき、セラミック素体において内部電極を配置することが可能な範囲は、端子電極の上記積層方向での長さ未満の範囲に制限されてしまう。

このように、上記範囲を超えて内部電極を配置することは、端子電極との電気的接続を確立することができないことから、不可能であり、配置される内部電極の数も制限されてしまう。特に、チップ型電子部品が小型の場合、端子電極のサイズそのものが小さくならざるを得ず、内部電極の配置数（積層数）は、更に制限を受けることとなる。例えば、静電容量を大きく設定したいとの要求が存在する場合、内部電極の配置数を増やそうとしても、配置数に制限があるため、特許文献１に記載のチップ型電子部品では大静電容量化の要求に応えることは難しい。

ところで、この種のチップ型電子部品では、内部電極を構成する金属が端子電極を構成する金属に拡散する速度と、端子電極を構成する金属が内部電極を構成する金属に拡散する速度との差によって、内部電極がセラミック素体の表面から突出するように伸びてしまう、いわゆる内部電極の突き出しが生じることがある。この場合には、セラミック素体と端子電極との密着性が低下し、接合強度が低下してしまう懼れがある。セラミック素体と端子電極との接合強度が低下していると、落下等により、外部機器に搭載された状態で外部から衝撃が加わった際に、端子電極がセラミック素体から剥離し、導通不良が生じてしまうこととなる。このため、端子電極には、セラミック素体との接合強度の向上も要求される。

本発明の目的は、内部電極の配置数の設計自由度を高めつつ、端子電極とセラミック素体との接合強度の向上を図ることができるチップ型電子部品を提供することである。

本発明に係るチップ型電子部品は、複数のセラミック層が積層されたセラミック素体と、少なくともその一部同士が互いに対向するようにセラミック素体内に配置された複数の第１及び第２の内部電極と、セラミック素体の外表面に配置され、複数の第１の内部電極が接続される第１の外部接続導体と、セラミック素体の外表面に配置され、複数の第２の内部電極が接続される第２の外部接続導体と、セラミック素体の外表面に配置された第１及び第２の端子電極と、セラミック素体内に配置され、第１の外部接続導体と第１の端子電極とを接続する第１の内部接続導体と、セラミック素体内に配置され、第２の外部接続導体と第２の端子電極とを接続する第２の内部接続導体と、を備えており、第１の内部接続導体の数は、第１の内部電極の数より少なく設定され、第２の内部接続導体の数は、第２の内部電極の数より少なく設定されていることを特徴とする。

本発明に係るチップ型電子部品では、第１の内部電極は、第１の端子電極と直接接続されておらず、第１の外部接続導体及び第１の内部接続導体を通して第１の端子電極に電気的に接続されている。また、第２の内部電極は、第２の端子電極と直接接続されておらず、第２の外部接続導体及び第２の内部接続導体を通して第２の端子電極に電気的に接続されている。このように、第１及び第２の内部電極は第１及び第２の端子電極に直接接続されていないことから、セラミック素体において第１及び第２の内部電極を配置することが可能な複数のセラミック層の積層方向での範囲は、第１及び第２の端子電極の上記積層方向での長さの範囲に制限されない。すなわち、第１及び第２の端子電極の上記積層方向での長さの範囲を超えて、第１及び第２の内部電極を配置することも可能となり、内部電極の配置数の設計自由度が高まる。

本発明では、第１の内部接続導体の数が第１の内部電極の数より少なく設定されると共に、第２の内部接続導体の数が第２の内部電極の数より少なく設定されている。このため、各内部接続導体に上述した突き出しが生じたとしても、各内部接続導体の数が少ないので、突き出しの影響が極めて低く、また、素体との接触面積が比較的大きくなり、第１及び第２の端子電極とセラミック素体との接合強度が向上する。

好ましくは、セラミック素体は、外表面として互いに対向する第１及び第２の主面を有しており、第１及び第２の外部接続導体は第１の主面に配置され、第１及び第２の端子電極は第２の主面に配置されている。この場合、第１の外部接続導体と第２の端子電極との電気的絶縁、及び、第２の外部接続導体と第１の端子電極との電気的絶縁を、簡易な構成により確実に実現することができる。また、チップ型電子部品の実装性及び小型化を阻害することもない。

より好ましくは、第１及び第２の主面は、複数のセラミック層の積層方向に平行である。

好ましくは、複数のセラミック層の積層方向での第１の外部接続導体の長さは、複数のセラミック層の積層方向での第１の端子電極の長さよりも長く設定され、複数のセラミック層の積層方向での第２の外部接続導体の長さは、複数のセラミック層の積層方向での第２の端子電極の長さよりも長く設定されている。この場合、第１及び第２の内部電極の配置数を増やすことができる。また、第１及び第２の外部接続導体の上記積層方向での長さが比較的長くなることから、第１及び第２の外部接続導体とセラミック素体との接触面積が大きくなり、第１及び第２の外部接続導体とセラミック素体との接合強度が向上する。

好ましくは、少なくともその一部同士が互いに対向するようにセラミック素体内に交互に配置された複数の第３及び第４の内部電極と、セラミック素体の外表面に配置され、複数の第３の内部電極が接続される第３の外部接続導体と、セラミック素体の外表面に配置され、複数の第４の内部電極が接続される第４の外部接続導体と、セラミック素体の外表面に配置された第３及び第４の端子電極と、セラミック素体内に配置され、第３の外部接続導体と第３の端子電極とを接続する第３の内部接続導体と、セラミック素体内に配置され、第４の外部接続導体と第４の端子電極とを接続する第４の内部接続導体と、を更に備え、第２の外部接続導体と第４の外部接続導体とが一体的に形成されている。この場合、アレイ状のチップ型電子部品を実現することができる。また、第２の外部接続導体と第４の外部接続導体とが一体的に形成されているので、第２及び第４の外部接続導体の形成を容易に行なうことができる。

好ましくは、複数のセラミック層の積層方向での第３の外部接続導体の長さは、複数のセラミック層の積層方向での第３の端子電極の長さよりも長く設定され、複数のセラミック層の積層方向での第４の外部接続導体の長さは、複数のセラミック層の積層方向での第４の端子電極の長さよりも長く設定されている。この場合、第３及び第４の内部電極の配置数を増やすことができる。また、第３及び第４の外部接続導体の上記積層方向での長さが比較的長くなることから、第３及び第４の外部接続導体とセラミック素体との接触面積が大きくなり、第３及び第４の外部接続導体とセラミック素体との接合強度が向上する。

本発明によれば、内部電極の配置数の設計自由度を高めつつ、端子電極とセラミック素体との接合強度の向上を図ることができるチップ型電子部品を提供することである。

以下、添付図面を参照して、本発明の好適な実施形態について詳細に説明する。なお、説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。

図１及び図２は、本実施形態に係る積層チップバリスタの構成を示す斜視図である。図３は、第１実施形態に係る積層チップバリスタに含まれるバリスタ素体の分解斜視図である。図４は、第１及び第２の内部電極並びに第１及び第２の内部接続導体の構成を示す図である。図５〜図７は、本実施形態に係る積層チップバリスタの断面構成を説明するための図である。

本実施形態に係る積層チップバリスタ１は、特にノートパソコンや携帯電話機などの小型電子機器に対する高密度実装への要求を満足すべく、実装面側に設けたハンダバンプをリフローすることによって実装基板（図示せず）に実装する、いわゆるＢＧＡ（ボールグリッドアレイ）パッケージ対応タイプのバリスタ素子である。

図１及び図２に示されるように、積層チップバリスタ１は、略直方体形状のバリスタ素体１１と、第１〜第４の外部接続導体４１〜４４と、第１〜第４の端子電極５１〜５４と、突起状電極５５を備えている。バリスタ素体１１は、外表面として、互いに対向する一対の第１及び第２の主面１３，１５を有している。第２の主面１５は、積層チップバリスタ１が載置される外部機器に対向する面（実装面）となる。第２及び第４の端子電極５２，５４は、グランドに接続されるグランド端子電極として機能する。

第１〜第４の外部接続導体４１〜４４は、バリスタ素体１１の第１の主面１３上に配置されている。第１〜第４の端子電極５１〜５４並びに突起状電極５５は、バリスタ素体１１の第２の主面１５上に配置されている。バリスタ素体１１の外表面のうち第１〜第４の外部接続導体４１〜４４並びに第１〜第４の端子電極５１〜５４から露出している部分は、絶縁保護層（不図示）にて覆われている。絶縁保護層は、グレーズガラス（例えば、ＳｉＯ_２、ＺｎＯ、Ｂ、Ａｌ_２Ｏ_３等からなるガラス等）を付着させ、所定温度にて焼き付けることにより形成することができる。

バリスタ素体１１は、図３に示されるように、電圧非直線特性（以下、「バリスタ特性」と称する）を有する複数のバリスタ層１２が積層された積層体として構成され、例えば縦２．１ｍｍ、横１．６ｍｍ、厚さ０．６ｍｍに設定されている。バリスタ層１２の積層方向は、第１及び第２の主面１３，１５に平行である。すなわち、第１及び第２の主面１３，１５は、バリスタ層１２の積層方向と平行な方向に伸びている。実際の積層チップバリスタ１では、複数のバリスタ層１２は、互いの境界が視認できない程度に一体化されている。バリスタ素体１１は、半導体セラミックにて構成されるセラミック層が複数積層されて構成されたセラミック素体である。

バリスタ層１２は、１層当たりの厚さが例えば５〜６０μｍとなっている。バリスタ層１２は、ＺｎＯ（酸化亜鉛）を主成分として含むと共に、副成分として希土類金属元素、Ｃｏ、IIIｂ族元素（Ｂ、Ａｌ、Ｇａ、Ｉｎ）、Ｓｉ、Ｃｒ、Ｍｏ、アルカリ金属元素（Ｋ、Ｒｂ、Ｃｓ）及びアルカリ土類金属元素（Ｍｇ、Ｃａ、Ｓｒ、Ｂａ）等の金属単体やこれらの酸化物を含んでいる。本実施形態において、バリスタ層は、副成分としてＰｒ、Ｃｏ、Ｃｒ、Ｃａ、Ｓｉ、Ｋ、Ａｌ等を含んでいる。

本実施形態では、希土類金属として、Ｐｒを用いている。Ｐｒは、バリスタ特性を発現させるための材料となる。Ｐｒを用いる理由は、電圧非直線性に優れ、また、量産時での特性ばらつきが少ないためである。本実施形態では、アルカリ土類金属元素として、Ｃａを用いている。Ｃａは、ＺｎＯ系バリスタ材料の焼結性を制御する、及び、耐湿性を向上するための材料となる。Ｃａを用いる理由は、電圧非直線性を改善するためである。各バリスタ層１２におけるＺｎＯの含有量は特に限定されないが、好ましくは、バリスタ層全体の材料を１００原子量％とした場合、６９．０原子量％〜９９．８原子量％とされる。

積層チップバリスタ１は、図３にも示されるように、複数の第１の内部電極２１、複数の第２の内部電極２３、複数の第３の内部電極２５、複数の第４の内部電極２７、及び第１〜第４の内部接続導体３１〜３４をバリスタ素体１１内に備えている。複数の第１及び第２の内部電極２１，２３は、バリスタ素体１１内において、バリスタ層１２の積層方向に沿って配置されている。複数の第３及び第４の内部電極２５，２７は、バリスタ素体１１内において、バリスタ層１２の積層方向に沿って配置されている。各内部電極２１〜２７及び各内部接続導体３１〜３４は、導電性の金属材料からなり、本実施形態では、Ｐｄのみを主成分としている。導電性の金属材料としては、上述したＰｄ以外に、Ａｇ−Ｐｄ等が挙げられる。

各第１の内部電極２１は、図４（ａ）に示されるように、矩形状の主電極部２１ａと、第１の主面１３に端部が露出するように主電極部２１ａから伸びる引き出し部２１ｂと、を有している。本実施形態では、主電極部２１ａは、バリスタ層１２の積層方向と第１及び第２の主面１３，１５の対向方向とに直交する方向が長辺方向とされた長方形状を呈している。主電極部２１ａと引き出し部２１ｂとは、一体に形成されている。引き出し部２１ｂは、主電極部２１ａの第１の主面１３側の長辺における当該主電極部２１ａの一方の端部寄りの部分から、第１の主面１３に向けて伸びている。

各第３の内部電極２５は、図４（ｂ）に示されるように、矩形状の主電極部２５ａと、第１の主面１３に端部が露出するように主電極部２５ａから伸びる引き出し部２５ｂと、を有している。本実施形態では、主電極部２５ａは、バリスタ層１２の積層方向と第１及び第２の主面１３，１５の対向方向とに直交する方向を長辺方向とした長方形状を呈している。主電極部２５ａと引き出し部２５ｂとは、一体に形成されている。引き出し部２５ｂは、主電極部２５ａの第１の主面１３側の長辺における略中央部分から、第１の主面１３に向けて伸びている。

各第２及び第４の内部電極２３，２７は、図４（ｃ）に示されるように、矩形状の主電極部２３ａ，２７ａと、第１の主面１３に端部が露出するように主電極部２３ａ，２７ａから伸びる引き出し部２３ｂ，２７ｂと、を有している。本実施形態では、主電極部２３ａ，２７ａは、バリスタ層１２の積層方向と第１及び第２の主面１３，１５の対向方向とに直交する方向を長辺方向とした長方形状を呈している。主電極部２３ａ，２７ａと引き出し部２３ｂ，２７ｂとは、一体に形成されている。引き出し部２３ｂ，２７ｂは、主電極部２３ａ，２７ａの第１の主面１３側の長辺における当該主電極部２３ａ，２７ａの他方の端部寄りの部分から、第１の主面１３に向けて伸びている。

第１及び第３の内部接続導体３１，３３は、図４（ｄ）に示されるように、矩形形状を呈しており、一方の端部が第１の主面１３に露出すると共に他方の端部が第２の主面１５に露出するように第１及び第２の主面１３，１５の対向方向に伸びている。第２及び第４の内部接続導体３２，３４は、図４（ｅ）に示されるように、矩形形状を呈しており、一方の端部が第１の主面１３に露出すると共に他方の端部が第２の主面１５に露出するように第１及び第２の主面１３，１５の対向方向に伸びている。

第１の内部電極２１と第２の内部電極２３とは、バリスタ層１２の積層方向に交互に配置されており、主電極部２１ａ，２３ａが互いに対向した状態となっている。第１の内部電極２１と第２の内部電極２３との間には、少なくとも一層のバリスタ層１２が介在している。バリスタ素体１１における、バリスタ層１２の主電極部２１ａ，２３ａの間に位置する部分が電圧非直線特性を発現するので、当該部分と第１の内部電極２１と第２の内部電極２３とで一つのバリスタ成分が構成される。

第３の内部電極２５と第４の内部電極２７とは、バリスタ層１２の積層方向に交互に配置されており、主電極部２５ａ，２７ａが互いに対向した状態となっている。第３の内部電極２５と第４の内部電極２７との間には、少なくとも一層のバリスタ層１２が介在している。バリスタ素体１１における、バリスタ層１２の主電極部２５ａ，２７ａの間に位置する部分が電圧非直線特性を発現するので、当該部分と第３の内部電極２５と第４の内部電極２７とで一つのバリスタ成分が構成される。

第１〜第４の内部電極２１〜２７の積層数は、本実施形態では、例えばそれぞれ５層ずつに設定されている。第１〜第４の内部接続導体３１〜３４の積層数は、本実施形態では、例えばそれぞれ１層ずつに設定されている。

第１の外部接続導体４１は、バリスタ素体１１の第１の主面１３に配置されており、矩形形状を呈している。本実施形態では、第１の外部接続導体４１は、バリスタ層１２の積層方向に平行な方向を長辺方向とした長方形状を呈している。第１の外部接続導体４１は、各引き出し部２１ｂ及び第１の内部接続導体３１の第１の主面１３に露出した部分をすべて覆うように、バリスタ層１２の積層方向に平行な方向に伸びて形成されている。第１の外部接続導体４１は、各引き出し部２１ｂ及び第１の内部接続導体３１に物理的且つ電気的に接続されている。これにより、すべての第１の内部電極２１及び第１の内部接続導体３１は、第１の外部接続導体４１に物理的且つ電気的に接続されることとなる。第１の外部接続導体４１が第１の主面１３における各引き出し部２１ｂ及び第１の内部接続導体３１が露出する領域１３ａをすべて覆うように、当該領域１３ａの縁と第１の外部接続導体４１の縁との間に所定の間隔（マージン）が設定されている。

第３の外部接続導体４３は、バリスタ素体１１の第１の主面１３に配置されている。第３の外部接続導体４３は、略Ｔ字形状を呈しており、バリスタ層１２の積層方向に平行な方向に伸びる第１の部分４３ａと、バリスタ層１２の積層方向と第１及び第２の主面１３，１５の対向方向とに直交する方向に伸びる第２の部分４３ｂと、を有している。第１の部分４３ａは、各引き出し部２５ｂの第１の主面１３に露出した部分をすべて覆うように形成されている。第２の部分４３ｂは、第３の内部接続導体３３の第１の主面１３に露出した部分をすべて覆うように形成されている。第３の外部接続導体４３は、各引き出し部２５ｂ及び第３の内部接続導体３３に物理的且つ電気的に接続されている。これにより、すべての第３の内部電極２５及び第３の内部接続導体３３は、第３の外部接続導体４３に物理的且つ電気的に接続されることとなる。第１の部分４３ａが第１の主面１３における各引き出し部２５ｂが露出する領域１３ｃをすべて覆うように、当該領域１３ｃの縁と第１の部分４３ａの縁との間に所定の間隔（マージン）が設定されている。

第１の外部接続導体４１と、第３の外部接続導体４３の第１の部分４３ａの部分は、引き出し部２１ｂ，２３ｂの位置に対応して、バリスタ層１２の積層方向と第１及び第２の主面１３，１５の対向方向とに直交する方向にずれて位置している。これにより、第１の外部接続導体４１及び第３の外部接続導体４３の第１の部分４３ａのバリスタ層１２の積層方向での長さを長く設定した場合でも、第１の外部接続導体４１と第３の外部接続導体４３とが接触するようなことなく、第１の外部接続導体４１と第３の外部接続導体４３との電気的絶縁性を確保することができる。

第２の外部接続導体４２は、バリスタ素体１１の第１の主面１３に配置されている。第２の外部接続導体４２は、各引き出し部２３ｂ及び第２の内部接続導体３２の第１の主面１３に露出した部分をすべて覆うように、バリスタ層１２の積層方向に平行な方向に伸びて形成されている。第２の外部接続導体４２は、各引き出し部２３ｂ及び第２の内部接続導体３２に物理的且つ電気的に接続されている。これにより、すべての第２の内部電極２３及び第２の内部接続導体３２は、第２の外部接続導体４２に物理的且つ電気的に接続されることとなる。

第４の外部接続導体４４は、バリスタ素体１１の第１の主面１３に配置されている。第４の外部接続導体４４は、各引き出し部２７ｂ及び第４の内部接続導体３４の第１の主面１３に露出した部分をすべて覆うように、バリスタ層１２の積層方向に平行な方向に伸びて形成されている。第４の外部接続導体４４は、各引き出し部２７ｂ及び第４の内部接続導体３４に物理的且つ電気的に接続されている。これにより、すべての第４の内部電極２７及び第４の内部接続導体３４は、第４の外部接続導体４４に物理的且つ電気的に接続されることとなる。

本実施形態では、第２の外部接続導体４２と第４の外部接続導体４４とは一体的に形成されており、バリスタ層１２の積層方向に平行な方向を長辺方向とした長方形状を呈している。第２及び第４の外部接続導体４２，４４が第１の主面１３における各引き出し部２３ｂ，２７ｂ並びに第２及び第４の内部接続導体３２，３４が露出する領域１３ｂをすべて覆うように、当該領域１３ｂの縁と第２及び第４の外部接続導体４２，４４の縁との間に所定の間隔（マージン）が設定されている。

第１〜第４の外部接続導体４１，４４は、Ｐｄ及びＡｇを含んでいる。第１〜第４の外部接続導体４１，４４は、後述するように導電性ペーストが焼き付けられることにより形成されている。導電性ペーストには、Ａｇ−Ｐｄ合金粉末を主成分とする金属粉末に、ガラスフリット、有機バインダ及び有機溶剤を混合したものが用いられている。第１〜第４の外部接続導体４１，４４は、Ｐｄのみを主成分としてもよい。

第１〜第４の端子電極５１〜５４は、図２にも示されるように、バリスタ素体１１の第２の主面１５側に、２行×２列のマトリクス状に配置されている。

第１の端子電極５１は、矩形形状を呈しており、第１の内部接続導体３１の第２の主面１５に露出した部分をすべて覆うように形成されている。第１の端子電極５１は、第１の内部接続導体３１に物理的且つ電気的に接続されている。これにより、すべての第１の内部電極２１は、第１の外部接続導体４１及び第１の内部接続導体３１を通して、第１の端子電極５１に電気的に接続されることとなる。

第２の端子電極５２は、矩形形状を呈しており、第２の内部接続導体３２の第２の主面１５に露出した部分をすべて覆うように形成されている。第２の端子電極５２は、第２の内部接続導体３２に物理的且つ電気的に接続されている。これにより、すべての第２の内部電極２３は、第２の外部接続導体４２及び第２の内部接続導体３２を通して、第２の端子電極５２に電気的に接続されることとなる。

第３の端子電極５３は、矩形形状を呈しており、第３の内部接続導体３３の第２の主面１５に露出した部分をすべて覆うように形成されている。第３の端子電極５３は、第３の内部接続導体３３に物理的且つ電気的に接続されている。これにより、すべての第３の内部電極２５は、第３の外部接続導体４３及び第３の内部接続導体３３を通して、第３の端子電極５３に電気的に接続されることとなる。

第４の端子電極５４は、矩形形状を呈しており、第４の内部接続導体３４の第２の主面１５に露出した部分をすべて覆うように形成されている。第４の端子電極５４は、第４の内部接続導体３４に物理的且つ電気的に接続されている。これにより、すべての第４の内部電極２７は、第４の外部接続導体４４及び第４の内部接続導体３４を通して、第４の端子電極５４に電気的に接続されることとなる。本実施形態では、第２の外部接続導体４２と第４の外部接続導体４４とは一体的に形成されていることから、第２の内部電極２５は第４の端子電極５４にも電気的に接続され、第４の内部電極２７は第２の端子電極５２も電気的に接続される。

第１〜第４の端子電極５１〜５４は、第１の電極層と第２の電極層とを有している。第１の電極層は、バリスタ素体１１の第２の主面１５上に形成されており、金属及びガラス物質を含んでいる。第１の電極層は、金属として、Ａｇ及びＰｄを含んでいる。第１の電極層は、金属粉末（Ａｇ−Ｐｄ合金粉末）及びガラス粉末を含む導電性ペーストを焼き付けることにより形成された焼付け電極層である。第１の電極層は、Ｐｄのみを主成分としてもよい。

第２の電極層は、第１の電極層上に形成されており、Ｐｔを含んでいる。第２の電極層は、Ｐｔ粉末を含む導電性ペーストを焼き付けることにより形成された焼付け電極層である。第２の電極層は、ガラス物質を含んでいてもよい。第２の電極層は、導電性ペーストの焼き付け以外にも、蒸着法やめっき法によっても形成することができる。第１の電極層の厚みは、例えば１〜２０μｍである。第２の電極層の厚みは、第１の電極層の厚みよりも薄く、例えば０．１〜５μｍである。

第１〜第４の端子電極５１〜５４は、上述した第１及び第２の電極層を有する２層構成に限られることなく、一層の電極層により構成してもよい。第１〜第４の端子電極５１〜５４は、一層の電極層により構成する場合、例えば、Ｐｔ粉末を含む導電性ペーストを焼き付けることにより形成された焼付け電極層として構成することができる。

図５〜図７を参照して、バリスタ層１２の積層方向と第１及び第２の主面１３，１５の対向方向とに直交する方向から見たときの、第１〜第４の外部接続導体４１〜４４と第１〜第４の端子電極５１〜５４との長さの関係を説明する。バリスタ層１２の積層方向での第１の外部接続導体４１の長さＬＣ１は、図５に示されるように、バリスタ層１２の積層方向での第１の端子電極５１の長さＬＴ１よりも長く設定されている。バリスタ層１２の積層方向での第３の外部接続導体４３の長さＬＣ３は、図５及び図６に示されるように、バリスタ層１２の積層方向での第３の端子電極５３の長さＬＴ３よりも長く設定されている。バリスタ層１２の積層方向での第２の外部接続導体４２の長さＬ_Ｃ２は、図７に示されるように、バリスタ層１２の積層方向での第２の端子電極５２の長さＬ_Ｔ２よりも長く設定されている。同様に、バリスタ層１２の積層方向での第４の外部接続導体４４の長さＬ_Ｃ４は、バリスタ層１２の積層方向での第４の端子電極５４の長さＬ_Ｔ４よりも長く設定されている。

本実施形態では、第１及び第２の内部電極２１，２３が配置されている領域のバリスタ層１２の積層方向での長さＬ_Ｖ１は、第１及び第２の端子電極５１，５２の長さＬ_Ｔ１，Ｌ_Ｔ２よりも長く設定されている。第３及び第４の内部電極２５，２７が配置されている領域のバリスタ層１２の積層方向での長さＬ_Ｖ２は、第３及び第４の端子電極５３，５４の長さＬ_Ｔ３，Ｌ_Ｔ４よりも長く設定されている。

突起状電極（いわゆる、バンプ電極）５５は、Ｓｎを含むはんだからなり、各端子電極５１〜５４上に配置されている。突起状電極５５は、各端子電極５１〜５４と電気的且つ物理的に接続されている。はんだは、いわゆる鉛フリーはんだであって、例えば、Ｓｎ−Ａｇ−Ｃｕ系のはんだや、Ｓｎ−Ｚｎ系のはんだ等である。突起状電極５５は、印刷法により形成することができる。突起状電極５５は、印刷法以外にも、ディスペンス法、ボール搭載法、蒸着法、又はめっき法等によっても形成することができる。

本実施形態の積層チップバリスタ１は、上述したように、２つのバリスタ成分を有するアレイ状の積層チップバリスタである。

続いて、積層チップバリスタ１の製造方法について説明する。

まず、バリスタ層１２を構成する主成分であるＺｎＯと、副成分であるＰｒ、Ｃａと、その他の副成分であるＣｏ、Ｃｒ，Ｓｉ，Ｋ、Ａｌとを所定の割合で混合し、バリスタ材料を調整する。調整後、バリスタ材料に、有機バインダ、有機溶剤、有機可塑剤等を加え、ボールミル等を用いて２０時間程度の混合・粉砕を行ことにより、スラリーを得る。

次に、例えばドクターブレード法を用いることにより、例えばポリエチレンテレフタラートからなるフィルム（図示しない）上にスラリーを塗布し、これを乾燥して厚さ３０μｍ程度の膜を形成する。こうして得られた膜をフィルムから剥離することで、グリーンシートを得る。

次に、グリーンシートに第１の内部電極２１に対応する電極部分を複数形成し、異なるグリーンシートに第２の内部電極２３に対応する電極部分を複数形成し、異なるグリーンシートに第３の内部電極２５に対応する電極部分を複数形成し、異なるグリーンシートに第４の内部電極２７に対応する電極部分を複数形成する。また、異なるグリーンシートに第１及び第２の内部接続導体３１，３２に対応する電極部分を複数形成し、異なるグリーンシートに第３及び第４の内部接続導体３３，３４に対応する電極部分を複数形成する。各電極部分は、Ｐｄのみを主成分とする金属粉末、有機バインダ、有機溶剤等を混合した導電性ペーストを、例えばスクリーン印刷によってグリーンシート上に印刷し、これを乾燥させることによって形成する。

次に、電極部分が形成されたグリーンシートと、電極部分が形成されていないグリーンシートとを所定の順序で重ねてシート積層体を形成する。そして、シート積層体をチップ単位に切断することにより、分割された複数のグリーン体を得る。

次に、例えば１８０℃〜４００℃の温度で０．５時間〜２４時間程度グリーン体を加熱処理し、脱バインダを行う。さらに、例えば８５０℃〜１４００℃の温度で０．５時間〜８時間程度グリーン体を焼成する。この焼成により、グリーンシートがバリスタ層１２となり、電極部分が対応するそれぞれ内部電極２１〜２７又は内部接続導体３１〜３４となり、バリスタ素体１１を得る。

バリスタ素体１１が完成した後、次に、バリスタ素体１１の第１及び第２の主面１３，１５に第１〜第４の外部接続導体４１〜４４及び第１〜第４の端子電極５１〜５４をそれぞれ形成する。より具体的には、第１〜第４の外部接続導体４１〜４４の形成にあたり、まず、Ｐｄ及びＡｇを含む金属粉末（Ａｇ−Ｐｄ合金粉末）に、ガラス粉末、有機バインダ、有機溶剤を混合した導電性ペーストを用意する。次に、用意した導電性ペーストを、例えばスクリーン印刷によってバリスタ素体１１の第１の主面１３に付着させ、これを乾燥させることによって、第１〜第４の外部接続導体４１〜４４に対応する導体部分を形成する。ガラス粉末には、Ｂ、Ｂｉ、Ａｌ，Ｓｉ，Ｓｒ，Ｂａ、Ｐｒ、Ｚｎ、Ｐｂのうちの少なくとも一種が含まれるガラスフリットを用いることができる。

また、第１〜第４の端子電極５１〜５４の形成にあたり、まず、Ｐｄ及びＡｇを含む金属粉末（Ａｇ−Ｐｄ合金粉末）に、ガラス粉末、有機バインダ、有機溶剤を混合した第１の導電性ペースト、並びに、Ｐｔを含む金属粉末（Ｐｔ粉末）に、有機バインダ、有機溶剤を混合した第２の導電性ペーストを用意する。次に、用意した第１の導電性ペーストを、例えばスクリーン印刷によってバリスタ素体１１の第２の主面１５に付着させ、これを乾燥させることによって、第１の電極層に対応する導体部分を形成する。次に、用意した第２の導電性ペーストを、例えばスクリーン印刷によって第１の電極層上に付着させ、これを乾燥させることによって、第２の電極層に対応する導体部分を形成する。ガラス粉末には、Ｂ、Ｂｉ、Ａｌ，Ｓｉ，Ｓｒ，Ｂａ、Ｐｒ、Ｚｎ、Ｐｂのうちの少なくとも一種が含まれるガラスフリットを用いることができる。

そして、形成した導体部分を例えば９００℃で焼き付けることにより、各導体部分がそれぞれ外部接続導体４１〜４４及び端子電極５１〜５４（第１及び第２の電極層）となる。従来のように、端子電極５１〜５４の表面にＮｉやＳｎといったメッキ層の形成は行わず、焼き付けられた導電性ペーストの外表面は、そのまま端子電極５１〜５４の外表面となる。この後、公知の形成方法により、端子電極５１〜５４に突起状電極５５をそれぞれ形成すると、上述した積層チップバリスタ１が完成する。

以上のように、本実施形態では、第１の内部電極２１は、第１の端子電極５１と直接接続されておらず、第１の外部接続導体４１及び第１の内部接続導体３１を通して第１の端子電極５１に電気的に接続されている。第２の内部電極２３は、第２の端子電極５２と直接接続されておらず、第２の外部接続導体４２及び第２の内部接続導体３２を通して第２の端子電極５２に電気的に接続されている。第３の内部電極２５は、第３の端子電極５３と直接接続されておらず、第３の外部接続導体４３及び第３の内部接続導体３３を通して第３の端子電極５３に電気的に接続されている。第４の内部電極２７は、第４の端子電極５４と直接接続されておらず、第４の外部接続導体４４及び第４の内部接続導体３４を通して第４の端子電極５４に電気的に接続されている。

このように、第１及び第２の内部電極２１，２３は第１及び第２の端子電極５１，５２に直接接続されていないことから、バリスタ素体１１において第１及び第２の内部電極２１，２３を配置することが可能なバリスタ層１２の積層方向での範囲は、第１及び第２の端子電極５１，５２の上記積層方向での長さＬ_Ｔ１，Ｌ_Ｔ２の範囲に制限されない。第３及び第４の内部電極２５，２７は第３及び第４の端子電極５３，５４に直接接続されていないことから、バリスタ素体１１において第３及び第４の内部電極２５，２７を配置することが可能なバリスタ層１２の積層方向での範囲は、第３及び第４の端子電極５３，５４の上記積層方向での長さＬ_Ｔ３，Ｌ_Ｔ４の範囲に制限されない。すなわち、第１〜第４の端子電極５１〜５４の上記積層方向での長さＬ_Ｔ１〜Ｌ_Ｔ４の範囲を超えて、第１〜第４の内部電極２１〜２７を配置することも可能となり、第１〜第４の内部電極２１〜２７の積層数の設計自由度が高まる。第１〜第４の内部電極２１〜２７の積層数を多くすることにより、積層チップバリスタ１が有することとなる静電容量を高い値に設定することができる。

本実施形態では、各内部接続導体３１〜３４の数が各内部電極２１〜２７の数より少なく設定されている。各内部接続導体３１〜３４の端部が第２の主面１５から突出して伸びる「突き出し」が生じたとしても、各内部接続導体３１〜３４の数が少ないので、従来のチップ型電子部品に比して、突き出しの影響が極めて低い。また、従来のチップ型電子部品に比して各内部接続導体３１〜３４の数が少ない分、第１〜第４の端子電極５１〜５４とバリスタ素体１１との接触面積が大きくなる。これらの結果、第１〜第４の端子電極５１〜５４とバリスタ素体１１との接合強度が向上する。

第１の主面１３側では、各内部電極２１〜２７及び各内部接続導体３１〜３４の突き出しが生じる可能性はある。しかしながら、各内部電極２１〜２７及び各内部接続導体３１〜３４の突き出しが生じた場合でも、外部からの衝撃が第１〜第４の外部接続導体４１〜４４に直接加わる可能性は低く、第１〜第４の外部接続導体４１〜４４が剥離するといった問題が生じる可能性は極めて低い。

第１〜第４の外部接続導体４１〜４４は、第１〜第４の端子電極５１〜５４に比べて、剥離といった機械的強度の観点での要求が比較的高くなく、むしろ、各内部電極２１〜２７及び各内部接続導体３１〜３４との電気的な接続を確実なものとするという観点での要求が高い。このため、本実施形態では、第１〜第４の外部接続導体４１〜４４は、各内部電極２１〜２７及び各内部接続導体３１〜３４との電気的な接続を確実なものとするという観点を優先させて、構成材料を選択することが可能である。

本実施形態では、第１〜第４の外部接続導体４１〜４４が第１の主面１３に配置され、第１〜第４の端子電極５１〜５４が第２の主面１５に配置されている。このため、第１及び第３の外部接続導体４１，４３と第２及び第４の端子電極５２，５４との電気的絶縁、及び、第２及び第４の外部接続導体４２，４４と第１及び第３の端子電極５１，５３との電気的絶縁を、簡易な構成により確実に実現することができる。また、積層チップバリスタ１の実装性及び小型化を阻害することもない。

本実施形態では、バリスタ層１２の積層方向での第１〜第４の外部接続導体４１〜４４の長さＬ_Ｃ１〜Ｌ_Ｃ４は、バリスタ層１２の積層方向での第１〜第４の端子電極５１〜５４の長さＬ_Ｔ１〜Ｌ_Ｔ４よりも長く設定されているので、第１〜第４の内部電極２１〜２７の積層数を増やすことができる。また、第１〜第４の外部接続導体４１〜４４の上記積層方向での長さＬ_Ｃ１〜Ｌ_Ｃ４が比較的長くなることから、第１〜第４の外部接続導体４１〜４４とバリスタ素体１１との接触面積が大きくなり、第１〜第４の外部接続導体４１〜４４とバリスタ素体１１との接合強度が向上する。

本実施形態では、第２の外部接続導体４２と第４の外部接続導体４４とが一体的に形成されているので、第２及び第４の外部接続導体４２，４４の形成を容易に行なうことができる。

次に、図８〜図１２を参照して、本実施形態の変形例を説明する。図８及び図９は、本実施形態に係る積層チップバリスタの構成を示す斜視図である。図１０〜図１２は、本実施形態に係る積層チップバリスタの断面構成を説明するための図である。

変形例に係る積層チップバリスタ３は、４つのバリスタ成分を有するアレイ状の積層チップバリスタである点で、上述した積層チップバリスタ１と相違する。変形例に係る積層チップバリスタ３においても、第１〜第４の内部電極２１〜２７の積層数の設計自由度が高まると共に、第１〜第４の端子電極５１〜５４とバリスタ素体１１との接合強度が向上する。

以上、本発明の好適な実施形態について説明してきたが、本発明は必ずしも上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲で様々な変更が可能である。

本実施形態及び変形例では、本発明をアレイ状の積層チップバリスタに適用した例を開示したが、これに限られることなく、本発明は、一つのバリスタ成分のみを有する積層チップバリスタに適用することができる。また、本発明は、積層チップバリスタに限られることなく、積層チップコンデンサや、バリスタ又はコンデンサを含む積層型の複合電子部品等に適用することもできる。

第１〜第４の内部電極２１〜２７の積層数、第１〜第４の内部接続導体４１〜４４の数等は、上述した本実施形態及び変形例に開示された数（積層数）に限られない。

上述した本実施形態及び変形例では、第１及び第２の内部接続導体３１，３２は同層に位置しているが、もちろん、異なる層に位置していてもよい。また、第３及び第４の内部接続導体３３，３４も同層に位置している必要はなく、異なる層に位置していてもよい。

第２の外部接続導体４２と第４の外部接続導体４４とは、別体に形成されていてもよい。すなわち、第２の外部接続導体４２と第４の外部接続導体４４とは、バリスタ層１２の積層方向に平行な方向に所定の間隔を有して位置していてもよい。

第１〜第４の外部接続導体３１〜３４は、必ずしも第１の主面１３上に位置していなくてもよい。例えば、第１〜第４の外部接続導体３１〜３４は、第１及び第２の主面１３，１５を連結するように伸びている側面に位置していてもよい。この場合、第１〜第４の外部接続導体３１〜３４は、すべて同じ側面に位置していなくてもよい。例えば、第１及び第３の外部接続導体３１，３３は、バリスタ層１２の積層方向と第１及び第２の主面１３，１５の対向方向とに直交する方向に対向する一対の側面のうちの一方の側面に位置し、第２及び第４の外部接続導体３２，３４は、上記一対の側面のうちの他方の側面に位置していてもよい。

積層チップバリスタや積層チップコンデンサ等においては、一般に、内部電極の積層数は所望の静電容量に応じて設定される。したがって、第１及び第２の内部電極２１，２３が配置されている領域のバリスタ層１２の積層方向での長さＬ_Ｖ１が第１及び第２の端子電極５１，５２の長さＬ_Ｔ１，Ｌ_Ｔ２よりも長く設定され、第３及び第４の内部電極２５，２７が配置されている領域のバリスタ層１２の積層方向での長さＬ_Ｖ２が第３及び第４の端子電極５３，５４の長さＬ_Ｔ３，Ｌ_Ｔ４よりも長く設定されているが、これに限られない。内部電極の積層数が少なくなることにより、第１及び第２の内部電極２１，２３が配置されている領域のバリスタ層１２の積層方向での長さＬ_Ｖ１が第１及び第２の端子電極５１，５２の長さＬ_Ｔ１，Ｌ_Ｔ２と同じ又は短く設定され、第３及び第４の内部電極２５，２７が配置されている領域のバリスタ層１２の積層方向での長さＬ_Ｖ２が第３及び第４の端子電極５３，５４の長さＬ_Ｔ３，Ｌ_Ｔ４と同じ又は短く設定されていてもよい。

本実施形態に係る積層チップバリスタの構成を示す斜視図である。 本実施形態に係る積層チップバリスタの構成を示す斜視図である。 本実施形態に係る積層チップバリスタに含まれるバリスタ素体の分解斜視図である。 第１及び第２の内部電極並びに第１及び第２の内部接続導体の構成を示す図である。 本実施形態に係る積層チップバリスタの断面構成を説明するための図である。 本実施形態に係る積層チップバリスタの断面構成を説明するための図である。 本実施形態に係る積層チップバリスタの断面構成を説明するための図である。 本実施形態の変形例に係る積層チップバリスタの構成を示す斜視図である。 本実施形態の変形例に係る積層チップバリスタの構成を示す斜視図である。 本実施形態の変形例に係る積層チップバリスタの断面構成を説明するための図である。 本実施形態の変形例に係る積層チップバリスタの断面構成を説明するための図である。 本実施形態の変形例に係る積層チップバリスタの断面構成を説明するための図である。

符号の説明

１，３…積層チップバリスタ、１１…バリスタ素体、１２…バリスタ層、１３…第１の主面、１５…第２の主面、２１…第１の内部電極、２３…第２の内部電極、２５…第３の内部電極、２７…第４の内部電極、３１…第１の内部接続導体、３２…第２の内部接続導体、３３…第３の内部接続導体、３４…第４の内部接続導体、４１…第１の外部接続導体、４２…第２の外部接続導体、４３…第３の外部接続導体、４４…第４の外部接続導体、５１…第１の端子電極、５２…第２の端子電極、５３…第３の端子電極、５４…第４の端子電極、５５…突起状電極。

Claims (6)

1. 複数のセラミック層が積層されたセラミック素体と、
   少なくともその一部同士が互いに対向するように前記セラミック素体内に配置された複数の第１及び第２の内部電極と、
   前記セラミック素体の外表面に配置され、前記複数の第１の内部電極が接続される第１の外部接続導体と、
   前記セラミック素体の外表面に配置され、前記複数の第２の内部電極が接続される第２の外部接続導体と、
   前記セラミック素体の外表面に配置された第１及び第２の端子電極と、
   前記セラミック素体内に配置され、前記第１の外部接続導体と前記第１の端子電極とを接続する第１の内部接続導体と、
   前記セラミック素体内に配置され、前記第２の外部接続導体と前記第２の端子電極とを接続する第２の内部接続導体と、を備えており、
   前記第１の内部接続導体の数は、前記第１の内部電極の数より少なく設定され、
   前記第２の内部接続導体の数は、前記第２の内部電極の数より少なく設定されていることを特徴とするチップ型電子部品。
2. 前記セラミック素体は、前記外表面として互いに対向する第１及び第２の主面を有しており、
   前記第１及び第２の外部接続導体は前記第１の主面に配置され、前記第１及び第２の端子電極は前記第２の主面に配置されていることを特徴とする請求項１に記載のチップ型電子部品。
3. 前記第１及び第２の主面は、前記複数のセラミック層の積層方向に平行であることを特徴とする請求項２に記載のチップ型電子部品。
4. 前記複数のセラミック層の積層方向での前記第１の外部接続導体の長さは、前記複数のセラミック層の積層方向での前記第１の端子電極の長さよりも長く設定され、
   前記複数のセラミック層の積層方向での前記第２の外部接続導体の長さは、前記複数のセラミック層の積層方向での前記第２の端子電極の長さよりも長く設定されていることを特徴とする請求項１〜３のいずれか一項に記載のチップ型電子部品。
5. 少なくともその一部同士が互いに対向するように前記セラミック素体内に交互に配置された複数の第３及び第４の内部電極と、
   前記セラミック素体の外表面に配置され、前記複数の第３の内部電極が接続される第３の外部接続導体と、
   前記セラミック素体の外表面に配置され、前記複数の第４の内部電極が接続される第４の外部接続導体と、
   前記セラミック素体の外表面に配置された第３及び第４の端子電極と、
   前記セラミック素体内に配置され、前記第３の外部接続導体と前記第３の端子電極とを接続する第３の内部接続導体と、
   前記セラミック素体内に配置され、前記第４の外部接続導体と前記第４の端子電極とを接続する第４の内部接続導体と、を更に備え、
   前記第２の外部接続導体と前記第４の外部接続導体とが一体的に形成されていることを特徴とする請求項１〜４のいずれか一項に記載のチップ型電子部品。
6. 前記複数のセラミック層の積層方向での前記第３の外部接続導体の長さは、前記複数のセラミック層の積層方向での前記第３の端子電極の長さよりも長く設定され、
   前記複数のセラミック層の積層方向での前記第４の外部接続導体の長さは、前記複数のセラミック層の積層方向での前記第４の端子電極の長さよりも長く設定されていることを特徴とする請求項５に記載のチップ型電子部品。
   

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