JP4998480B2 - セラミック電子部品 - Google Patents

Description

本発明は、セラミック電子部品に関する。

セラミック電子部品として、セラミック素体と、当該セラミック素体の表面に配置された外部電極とを備えたものが知られている。例えば特許文献１に記載のチップアレイでは、セラミック素体における高さ方向の一面に露出させた内部電極の引出部分にそれぞれ外部電極を接続することにより、小型化を図っている。セラミック電子部品の実装にあたっては、例えば半田からなる突起状の電極（半田電極）を外部電極に設ける場合がある。

特開２００２−５７０６６号公報

上述したようなセラミック電子部品において、セラミック素体と外部電極との剥離を防止するため、その接続強度を向上させることが技術的課題となっていた。しかしながら、セラミック素体と外部電極との接続強度が強固になると、セラミック素体と半田電極との間で生じる応力が外部電極に影響したときに、半田電極の形成位置に対応してセラミック素体にクラックが発生することが考えられる。

このとき、従来のセラミック電子部品のように、内部電極と外部電極との接続部分が外部電極における半田電極の形成領域の中に含まれていると、セラミック素体にクラックが発生したときに内部電極の引出部分が断裂し、導通不良が早期に生じてしまうという問題がある。

本発明は、上記課題の解決のためになされたものであり、セラミック素体にクラックが発生するような場合であっても、導通不良の発生時期を遅らせることにより、長寿命化を図ることができるセラミック電子部品を提供することを目的とする。

上記課題を解決するため、本発明に係るセラミック電子部品は、セラミック素体と、セラミック素体の内部に配置された内部電極と、セラミック素体の表面に配置され、ガラス物質を含んで構成された外部電極と、を備え、外部電極は、内部電極の引出部分が接続される第１の領域を含む第１の面と、実装用の半田電極が接続される第２の領域を含む第２の面とを有し、第１の領域は、第１及び第２の面の少なくとも一方に垂直な方向からみて、第２の領域の輪郭の一部を跨ぐように位置することを特徴とする。

本発明に係るセラミック電子部品では、外部電極にガラス物質が含まれているため、セラミック素体と外部電極とが強固に接続され、外部電極の耐衝撃性が向上する。一方、このセラミック電子部品では、外部電極において、内部電極の引出部分が接続される第１の領域が、第１及び第２の面の少なくとも一方に垂直な方向からみて、実装用の半田電極が接続される第２の領域の輪郭の一部を跨ぐように位置している。このため、半田電極の形成位置（例えば半田電極の周縁）に対応してセラミック素体にクラックが発生するような場合であっても、第１の領域がクラック発生の起点となることを内部電極の引出部分（接続部分）によって回避し、第１の領域以外の部分からクラックを発生させるようにする。この結果、内部電極の引出部分が最初に断裂してしまうことが抑制され、内部電極から半田電極に至る導通経路が維持される。

また、本発明に係るセラミック電子部品では、第１の領域が第２の領域の輪郭を跨ぐように位置していることから、第１の領域は、第２の領域と重ならない部分を有している。このため、第１の領域付近で仮にクラックが発生してしまった場合であっても、第２の領域と重ならない部分により、内部電極の引出部分は電気的接続を維持できる。したがって、本発明に係るセラミック電子部品では、上述したクラック発生の起点回避又は電気的接続の維持若しくは両者により、クラックが進行して半田電極が完全に剥離してしまうまで導通不良の発生時期を遅らせることが可能となり、長寿命化が図られる。さらに、本発明に係るセラミック電子部品では、第１の領域と第２の領域とが一部で重なるように位置している。このため、第１の領域と第２の領域とが完全に重ならないように位置する場合に比べ、内部電極間等で発生するクロストークを抑制しつつ半田電極や内部電極等の配置を狭ピッチ化することができる。

好ましくは、内部電極は、少なくとも第１の面近傍においてセラミック素体よりも柔らかい導電材料からなる。この場合、半田電極の形成位置に対応してセラミック素体にクラックが発生するような場合であっても、セラミック素体よりも柔らかい内部電極の引出部分により、第１の領域以外の部分からクラックを発生させることが一層確実に行われる。その結果、内部電極の引出部分が最初に断裂してしまうことが更に抑制され、内部電極から半田電極に至る導通経路が維持される。

好ましくは、外部電極は、セラミック素体の表面に形成され、Ａｇ及びガラス物質を含む第１の電極層と、第１の電極層上に形成され、Ｐｔを含むと共に、複数箇所において第１の電極層に至る孔が形成された第２の電極層とによって形成されている。この場合、外部電極の耐衝撃性の向上と共に、外部電極の半田濡れ性及び耐半田喰われ性が向上する。さらに、第２の電極層上に半田電極を付着させて当該半田を溶融させた場合、溶融した半田が第２の電極層に形成された孔を通って第１の電極層に接する。半田と第１の電極層とが接すると、これらの界面近傍で半田に含まれるＳｎと第１の電極層に含まれるＡｇとの金属間化合物が形成される。したがって、熱サイクル環境下において、半田と外部電極との間にクラックが生じることを抑制でき、外部電極の接続信頼性が向上する。

好ましくは、内部電極及び第１の電極層は、Ｐｄを含んでいる。内部電極がＰｄを含み、第１の電極層がＡｇを含んでいる場合、ＡｇがＰｄに拡散する速度とＰｄがＡｇに拡散する速度との差によって、内部電極がセラミック素体の表面から突出するように伸びてしまうことがある。この場合、セラミック素体と第1の電極層との密着性が低下し、接続強度が低下してしまうおそれがある。これに対し、内部電極及び第1の電極層が共にＰｄを含んでいると、内部電極の突出が抑えられ、セラミック素体と第1の電極層との接続強度を十分に確保できる。

好ましくは、第１の電極層は、Ａｇ粉末及びガラス粉末を含む導電性ペーストを焼き付けることによって形成された焼き付け電極層である。第２の電極層は、Ｐｔ粉末を含む導電性ペーストを焼き付けることによって形成された焼き付け電極層である。この場合、上述した第１の電極層及び第２の電極層を好適に形成できる。

好ましくは、本発明に係るセラミック電子部品は、半球形状からなる半田電極を備え、第１の領域は、第２の領域の円周の一部を跨ぐように位置している。この場合、内部電極の引出部分の断裂抑止が好適に為される。また、表面が方形形状からなる半田電極を備え、第１の領域は、第２の領域の角部を跨ぐように位置している。この場合、応力が集中し易い第２領域の角部の何れかに内部電極の引出部分が接続されることから、引出部分が接続されない他の角部からクラックを発生させるようにすることができる。この結果、内部電極の引出部分が最初に断裂してしまうことが一層、抑制され、内部電極から半田電極に至る導通経路が維持される。

本発明によれば、セラミック素体にクラックが発生するような場合であっても、導通不良の発生時期を遅らせることにより、長寿命化を図ることができるセラミック電子部品を提供することができる。

本発明に係るセラミック電子部品の一実施形態である積層チップバリスタの構成を接続導体側から示す斜視図である。 本発明に係るセラミック電子部品の一実施形態である積層チップバリスタの構成を外部電極側から示す斜視図である。 図１におけるＩＩＩ−ＩＩＩ線断面図である。 図１に示した積層チップバリスタの実装面側の構成を示す平面図である。 図４におけるＶ−Ｖ線断面図である。 外部電極及び半田電極の構成を説明するための模式図である。 図１に示した積層チップバリスタの等価回路を示す図である。 積層チップバリスタの製造手順を示すフローチャートである。 積層チップバリスタが製造される様子を示す図である。 従来構成における積層チップバリスタの導通経路を示す模式図である。 図１に示した積層チップバリスタの導通経路を示す模式図である。 ＬＧＡの積層チップバリスタの実装面側の構成を示す平面図である。 図１２に示した積層チップバリスタの断面図である。

以下、図面を参照しながら、本発明に係るセラミック電子部品の好適な実施形態について詳細に説明する。

図１及び図２は、本発明に係るセラミック電子部品の一実施形態である積層チップバリスタの構成を示す斜視図である。図３は、図１におけるＩＩＩ−ＩＩＩ線断面図であり、図４は、図１に示した積層チップバリスタの実装面側の構成を示す平面図である。また、図５は、図４におけるＶ−Ｖ線断面図である。

図１〜図５に示す積層チップバリスタ１は、いわゆるＢＧＡ（ボールグリッドアレイ）パッケージ対応タイプのバリスタ素子である。このような積層チップバリスタ１は、実装面側に設けた半田バンプをリフローすることにより、例えばノートパソコンや携帯電話機などの小型電子機器に対して高密度に実装される。

同図に示すように、積層チップバリスタ１は、略直方体形状のバリスタ素体（セラミック素体）１１と、内部電極対２１と、接続導体４１と、外部電極５１と、半田電極５７とを備えている。バリスタ素体１１は、外表面として、互いに対向する一対の主面１３，１５を有している。

接続導体４１は、バリスタ素体１１の一方の主面１３上に２つ配置され、外部電極５１は、バリスタ素体１１の他方の主面１５上に４つ配置されている。主面１５は、積層チップバリスタ１が実装される面に対向する面となる。バリスタ素体１１の外表面のうち、接続導体４１及び外部電極５１から露出している部分は、絶縁保護層（不図示）によって覆われている。絶縁保護層は、例えばグレーズガラス（例えば、ＳｉＯ_２、ＺｎＯ、Ｂ、Ａｌ_２Ｏ_３等からなるガラス）を付着させ、これを所定温度にて焼き付けることにより形成される。

バリスタ素体１１は、電圧非直線性（バリスタ特性）を有する複数のバリスタ層が積層された積層体であり、例えば縦１ｍｍ、横１ｍｍ、厚さ０．５ｍｍに設定されている。実際の積層チップバリスタ１では、複数のバリスタ層は、互いの境界が視認できない程度に一体化されている。バリスタ素体１１は、半導体セラミックにて構成されるセラミック素体である。

バリスタ層は、１層当たりの厚さが例えば５〜６０μｍとなっている。バリスタ層は、例えばＺｎＯを主成分とし、副成分として希土類元素であるＰｒと、アルカリ土類金属元素であるＣａとを含んでいる。また、バリスタ層は、他の副成分として例えばＣｏ、Ｃｒ、Ｓｉ、Ｋ、Ａｌなどを含んでいる。各バリスタ層におけるＺｎＯの含有量は特に限定されないが、好ましくは、バリスタ層全体の材料を１００原子量％とした場合、６９．０原子量％〜９９．８原子量％とされる。バリスタ素体１１の主成分であるＺｎＯのヤング率は、１３．２×１０^１０Ｐａである。

内部電極対２１は、バリスタ素体１１の内部において、２行×２列のマトリクス状に４対配置されている。各内部電極対２１は、略矩形状をなす第１の内部電極２３及び第２の内部電極３３によって構成され、例えば厚さ０．５〜５μｍに設定されている。第１の内部電極２３は、バリスタ層の面内方向に延在しており、第１の内部電極２３の一端は、引出部分２３ａを経てバリスタ素体１１の主面１３に露出し、第１の内部電極２３の他端は、バリスタ素体１１の主面１５から所定の距離だけ内側に位置している。

また、第２の内部電極３３は、第１の内部電極２３と略平行に配置されている。第２の内部電極３３の一端は、引出部分３３ａを経てバリスタ素体１１の主面１５に露出し、第２の内部電極３３の他端は、バリスタ素体１１の主面１３から所定の距離だけ内側に位置している。すなわち、図３及び図５に示すように、第１の内部電極２３と第２の内部電極３３とは、バリスタ素体１１の側面側から見て互い違いに配置されており、その略半分の領域が互いに対向した状態となっている。

第１の内部電極２３と第２の内部電極３３との間には、少なくとも一層のバリスタ層が介在しており、第１の内部電極２３と第２の内部電極３３とは、互いに電気的に絶縁されている。第１の内部電極２３と第２の内部電極３３とは、Ｐｄを主成分としており、副成分として例えばＡｇを含んでいる。

第１の内部電極２３と第２の内部電極３３の主成分であるＰｄのヤング率は、１１．３×１０^１０Ｐａであり、副成分であるＡｇのヤング率は、８．３×１０^１０Ｐａであり、第１の内部電極２３等は、上述したバリスタ素体１１よりも低いヤング率を有する材料、つまり、柔らかい材料からなっている。第１の内部電極２３等は、このように柔らかい材料から構成されており、外部から付加される応力に応じて変形することで、大きな内部応力は発生しないようになっている。

接続導体４１は、図１及び図３に示すように、例えば長辺０．８ｍｍ、短辺０．４ｍｍの略長方形状をなし、バリスタ素体１１の主面１３側に配置されている。各接続導体４１は、４つの内部電極対２１のうち、バリスタ層の積層方向に並んで位置する２つの内部電極対２１の第１の内部電極２３がバリスタ素体１１の主面１５に露出している部分を覆っている。これにより、上述した第１の内部電極２３，２３同士は、接続導体４１を介して互いに電気的に接続されている。

接続導体４１は、金属とガラス物質とを含んでいる。接続導体４１は、金属として、Ａｇ及びＰｄを含んでいる。接続導体４１は、金属粉末（Ａｇ−Ｐｄ合金粉末）及びガラス粉末を含む導電性ペーストを焼き付けることにより形成された焼付け電極層である。接続導体４１の厚みは、例えば１〜２０μｍである。

外部電極５１は、図２及び図４に示すように、例えば一辺が０．４ｍｍの略正方形の薄板形状をなし、内部電極対２１に対応するように、２行×２列のマトリクス状にバリスタ素体１１の主面１５側に配置されている。各外部電極５１は、内部電極対２１の第２の内部電極３３がバリスタ素体１１の主面１５に露出している部分をそれぞれ覆っている。これにより、外部電極５１と第２の内部電極３３とは、互いに電気的に接続されている。外部電極５１は、バリスタ素体１１の主面１５に面する第１の面５３と、第１の面５３に対向して半田電極５７に面する第２の面５５とを有している。

半田電極５７は、Ｓｎを含む半田によって半球形状に形成され、外部電極５１の第２の面５５上に配置されている。半田は、いわゆる鉛フリー半田であって、例えばＳｎ−Ａｇ−Ｃｕ系の半田や、Ｓｎ−Ｚｎ系の半田等である。半田電極５７は、例えば印刷法により形成することができる。ここで用いる半球形状には、完全な半球形状だけでなく、球を所定箇所で切断した略半球形状が含まれる。

図６は、外部電極５１と半田電極５７との接続構造を示す模式図である。同図に示すように、外部電極５１は、第１の電極層５１ａと、第２の電極層５１ｂとを有している。第１の電極層５１ａは、バリスタ素体１１の主面１５上に形成されており、Ａｇ、Ｐｄ及びガラス物質を含んでいる。第１の電極層５１ａは、金属粉末（Ａｇ−Ｐｄ合金粉末）及びガラス粉末を含む導電性ペーストを焼き付けることにより形成された焼付け電極層である。第１の電極層５１ａの厚みは、例えば１〜２０μｍである。

第２の電極層５１ｂは、第１の電極層５１ａ上に形成されており、Ｐｔを含んでいる。第２の電極層５１ｂは、Ｐｔ粉末を含む導電性ペーストを焼き付けることにより形成された焼付け電極層である。第２の電極層５１ｂは、ガラス物質を含んでいてもよい。第２の電極層５１ｂには、複数箇所において第１の電極層５１ａに至る孔５１ｃが形成されている。第２の電極層５１ｂの厚みは、第１の電極層５１ａの厚みよりも薄く、例えば０．１〜５μｍである。第２の電極層５１ｂは、導電性ペーストの焼き付け以外にも、蒸着法やめっき法によっても形成することができる。

ここで、半田電極５７は、上述した半田ペーストを、第２の電極層５１ｂの電極形成部に対応する開口が形成されたメタルマスクを用いて、第２の電極層５１ｂにスクリーン印刷した後に、加熱して溶融させることにより半球形状に形成することができる。このとき、溶融した半田ペーストが第２の電極層５１ｂに形成された複数の孔５１ｃ内に入り込み、半田電極５７と第１の電極層５１ａとは、孔５１ｃを通して電気的に接続される。なお、半田電極５７は、印刷法以外にも、ディスペンス法、ボール搭載法、蒸着法、又はめっき法等によっても形成することができる。

内部電極対２１と外部電極５１との接続、及び外部電極５１と半田電極５７との接続に関し、対向する第１及び第２の面５３，５５を有する外部電極５１では、内部電極対２１における第２の内部電極３３の引出部分３３ａが接続される第１の領域６１が第１の面５３に含まれ、半田電極５７が接続される第２の領域６２が第２の面５５に含まれる。

図３及び図４に示すように、第１の領域６１（図４で第２の内部電極３３として示される領域）は、外部電極５１の１つの角部側に偏在しており、第２の領域６２（図４で半田電極５７として示される領域）は、外部電極５１の中央に位置している。そして、第１の領域６１は、第１及び第２の面５３，５５に対して垂直な方向（法線方向）から見て、第２の領域６２の輪郭である円周の一部を跨ぐように位置している。第１の領域６１は、面積の略半分程度が第２の領域６２と重なると共に、残りの略半分程度が第２の領域６２と重ならない部分６１ａとなっている。

このような積層チップバリスタ１では、バリスタ層において第１の内部電極２３と第２の内部電極３３とが互いに対向している領域が、バリスタ特性を発現する。したがって、積層チップバリスタ１では、図７に示すように、直列で接続される２つのバリスタＢが２対存在することとなる。

続いて、積層チップバリスタ１の製造方法について説明する。図８は、積層チップバリスタ１の製造手順を示すフローチャートである。また、図９は、積層チップバリスタが製造される様子を示す図である。

まず、バリスタ層を構成する主成分であるＺｎＯと、副成分であるＰｒ、Ｃａと、その他の副成分であるＣｏ、Ｃｒ、Ｓｉ、Ｋ、Ａｌとを所定の割合で混合し、バリスタ材料を調整する（Ｓ１０１）。調整後、バリスタ材料に、有機バインダ、有機溶剤、有機可塑剤等を加え、ボールミル等を用いて２０時間程度の混合・粉砕を行ことにより、スラリーを得る。

次に、例えばドクターブレード法を用いることにより、例えばポリエチレンテレフタラートからなるフィルム（図示しない）上にスラリーを塗布し、これを乾燥して厚さ３０μｍ程度の膜を形成する。こうして得られた膜をフィルムから剥離することで、グリーンシートを得る（Ｓ１０３）。

次に、グリーンシート上の所定の箇所に、金属粉末（Ａｇ−Ｐｄ合金粉末）を含む導電性ペーストを焼き付けて、第１の内部電極２３に対応する電極部分ＥＬ１を形成する。また、別のグリーンシート上の所定の箇所に、金属粉末（Ａｇ−Ｐｄ合金粉末）を含む導電性ペーストを焼き付けて、第２の内部電極３３に対応する電極部分ＥＬ２を形成する（Ｓ１０５）。

次に、電極部分が形成されたグリーンシートと、電極部分が形成されていないグリーンシートとを所定の順序で重ねてシート積層体を形成する（Ｓ１０７）。そして、シート積層体をチップ単位に切断することにより、図９に示すように、分割された複数のグリーン体ＬＳ１を得る（Ｓ１０９）。

得られたグリーン体ＬＳ１では、第１の内部電極２３に対応する電極部分ＥＬ１が形成されたグリーンシートＧＳ１と、第２の内部電極３３に対応する電極部分ＥＬ２が形成されたグリーンシートＧＳ２と、電極部分ＥＬ１，ＥＬ２が形成されていないグリーンシートＧＳ３とが順次積層されている。なお、グリーンシートＧＳ３は、必要に応じて複数層積層してもよい。

次に、例えば１８０℃〜４００℃の温度で０．５時間〜２４時間程度グリーン体ＬＳ１を加熱処理し、脱バインダを行う。さらに、例えば８５０℃〜１４００℃の温度で０．５時間〜８時間程度グリーン体ＬＳ１を焼成する（Ｓ１１１）。この焼成により、グリーンシートＧＳ１〜ＧＳ３がバリスタ層となり、電極部分ＥＬ１，ＥＬ２がそれぞれ第１の内部電極２３及び第２の内部電極３３となり、バリスタ素体１１を得る。

バリスタ素体１１が完成した後、次に、バリスタ素体１１の主面１３及び主面１５に接続導体４１及び外部電極５１をそれぞれ形成する（Ｓ１１３）。より具体的には、接続導体４１及び第１の電極層５１ａの形成にあたり、まず、Ｐｄ及びＡｇを含む金属粉末（Ａｇ−Ｐｄ合金粉末）に、ガラス粉末、有機バインダ、有機溶剤を混合した導電性ペーストを用意する。

次に、用意した導電性ペーストを、例えばスクリーン印刷によってバリスタ素体１１の主面１３，１５に付着させ、これを乾燥させることによって、接続導体４１に対応する導体部分及び第１の電極層５１ａに対応する導体部分を形成する。ガラス粉末には、Ｂ、Ｂｉ、Ａｌ、Ｓｉ、Ｓｒ、Ｂａ、Ｐｒ、Ｚｎ、Ｐｂのうちの少なくとも一種が含まれるガラスフリットを用いることができる。

また、第２の電極層５１ｂの形成にあたり、まず、Ｐｔを含む金属粉末（Ｐｔ粉末）に、有機バインダ、有機溶剤を混合した導電性ペーストを用意する。次に、用意した導電性ペーストを、例えばスクリーン印刷によって第１の電極層５１ａ上に付着させ、これを乾燥させることによって、第２の電極層５１ｂに対応する導体部分を形成する。

そして、形成した導体部分を例えば９００℃で焼き付けることにより、各導体部分がそれぞれ接続導体４１及び外部電極５１（第１の電極層５１ａ及び第２の電極層５１ｂ）となる。従来のように、外部電極５１の表面にＮｉやＳｎといったメッキ層の形成は行わず、焼き付けられた導電性ペーストの外表面は、そのまま外部電極５１の外表面となる。

上記導電性ペーストの焼き付けによって第２の電極層５１ｂを形成する際、第２の電極層５１ｂに孔５１ｃが形成される。導電性ペーストを焼き付ける際、Ｐｔ粉末同士が焼結してＰｔからなる大きな塊が形成されていき、このＰｔからなる塊が第２の電極層５１ｂを形成する。このとき、Ｐｔ粉末同士が互いに引き合うため、第２の電極層５１ｂに複数の孔５１ｃが分散して形成される。孔５１ｃは、導電性ペーストの付着厚みやＰｔ粉末の含有量等を調整することにより、形成状態を制御できる。例えば、導電性ペーストの付着厚みを薄くしたり、Ｐｔ粉末の含有量を少なくしたりすると、孔５１ｃが形成され易くなる傾向にある。

この後、公知の形成方法により、外部電極５１の第２の面５５上において、バリスタ素体１１の厚さ方向（第２の面５５に対する法線方向）から見て、第１の領域６１が第２の領域の輪郭である円周の一部を跨ぐような位置になるように、半田電極５７をそれぞれ形成すると、上述した積層チップバリスタ１が完成する。

この積層チップバリスタ１では、バリスタ素体１１に上記導電性ペーストを焼き付けることによって第１の電極層５１ａを形成する際、上記導電性ペーストに含まれるガラス粉末が軟化して溶融したガラス物質により、第１の電極層５１ａの内側（バリスタ素体１１側）にガラス相と金属相とが混在した領域が形成される。ガラス相と金属相とが混在した領域では、図６に示したように、バリスタ素体１１の外表面に付着したガラス物質Ｇがアンカー的な機能を果たす。これにより、バリスタ素体１１と外部電極５１との強固な接続が実現され、外部電極５１の耐衝撃性が向上する。

ところで、積層チップバリスタ１は、ノートパソコンや携帯電話機などの小型電子機器に搭載されるにあたって、例えば樹脂等からなる基板に実装される。この基板に撓みなどが生じると、セラミック素体と半田電極との間で応力が発生する。バリスタ素体１１と半田電極５７との間で応力が発生すると、バリスタ素体１１と半田電極５７との間で生じる応力が外部電極５１に影響することが考えられる。

ここで、上述したように、バリスタ素体１１と外部電極５１とが強固に接続されている場合、図１０（ａ）に示す従来の積層チップバリスタのように、外部電極５１において、第２の内部電極３３の引出部分３３ａが接続される第１の領域６１と、半田電極５７が接続される第２の領域６２とが互いに重なる位置、言い換えると、第１の領域６１が第２の領域に含まれる位置に形成されていると、次のような問題が生じる。

すなわち、バリスタ素体１１と半田電極５７との間で生じる応力によって外部電極５１にクラックが生じると、図１０（ｂ）に示すように、クラックは、外部電極５１の第２の領域６２の縁部（円周）に沿って進行する。クラックが円周に沿って進行していくと、第２の領域６２が外部電極５１の他の部分から徐々に剥離する。

このとき、バリスタ素体１１と外部電極５１とが強固に接続されていると、第２の領域６２に接するバリスタ素体１１の一部１１ａが、第２の領域６２と共に剥離し、バリスタ素体１１内の第２の内部電極３３の引出部分３３ａが断裂する。したがって、従来の積層チップバリスタの構成では、クラックの進行によって、断裂した第２の内部電極３３の引出部分３３ａにおいて導通経路Ｒが遮断され、半田電極５７が完全に剥離する前の早い段階で導通不良が生じてしまうこととなる。

これに対し、図１１（ａ）に示すように、積層チップバリスタ１では、外部電極５１において、第１及び第２の面５３，５５の法線方向から見て、第２の内部電極３３の引出部分３３ａが接続される第１の領域６１が、半田電極５７と接続される第２の領域６２の輪郭である円周の一部を跨ぐ位置に形成されている。また、第２の内部電極３３は、第１の面５３の近傍を含み、バリスタ素体１１よりも柔らかい材料であるＰｄやＡｇ等からなっている。

このため、半田電極５７等から応力が加えられてバリスタ素体１１にクラックが発生してしまうような場合であっても、バリスタ素体１１よりも柔らかい材料からなる第２の内部電極３３の引出部分３３ａ（接続部分）が半田電極５７等からの応力に応じて変形し、応力を分散させるようになっている。第１の領域６１近辺の応力が分散されるので、積層チップバリスタ１では、図１１（ｂ）に示すように、第１の領域６１がクラック発生の起点となることが回避されて、第１の領域６１以外の部分からクラックが発生することとなる。この結果、第２の内部電極３３の引出部分３３ａが最初に断裂してしまうことが抑制され、第２の内部電極３３から半田電極５７に至る導通経路が維持され、断裂が生じることはない。

また、積層チップバリスタ１では、第１の領域６１が第２の領域６２の輪郭を跨ぐように位置していることから、第１の領域６１は、第２の領域と重ならない部分６１ａを有している。このため、第１の領域６１付近で仮にクラックが発生してしまった場合であっても、第２の領域６２と重ならない部分６１ａにより、第２の内部電極３３の引出部分３３ａは電気的接続を維持できる。したがって、積層チップバリスタ１では、上述したクラック発生の起点回避又は電気的接続の維持若しくは両者により、クラックが進行して半田電極５７が完全に剥離してしまうまで導通不良の発生時期を遅らせることが可能となる。これにより、積層チップバリスタ１の長寿命化が図られる。

さらに、積層チップバリスタ１では、第１の領域６１と第２の領域６２とが一部で重なるように位置している。このため、第１の領域６１と第２の領域６２とが完全に重ならないように位置する場合に比べ、内部電極２３，３３で発生するクロストークを抑制しつつ半田電極５７や内部電極２３，３３等の配置を狭ピッチ化することができる。これにより、積層チップバリスタ１の小型化が図られる。

また、積層チップバリスタ１では、外部電極５１において、第１の電極層５１ａがＡｇを含み、第２の電極層５１ｂは、Ｐｔを含むと共に、複数箇所において第１の電極層５１ａに至る孔５１ｃが形成されている。半田電極５７と接する第２の電極層５１ｂがＰｔを含んでいるので、外部電極５１の半田濡れ性及び耐半田喰われ性が向上する。

さらに、第２の電極層５１ｂ上に半田電極５７を付着させて当該半田を溶融させた場合、溶融した半田が第２の電極層５１ｂに形成された孔５１ｃを通って第１の電極層５１ａに接する。半田と第１の電極層５１ａとが接すると、これらの界面近傍で半田に含まれるＳｎと第１の電極層５１ａに含まれるＡｇとの金属間化合物が形成される。したがって、熱サイクル環境下において、ＳｎとＡｇとの金属間化合物が熱サイクルに伴う繰り返し応力を吸収するように作用し、半田と外部電極５１との間にクラックが生じることを抑制できる。

一方、第２の電極層５１ｂと半田電極５７との界面近傍には、第２の電極層５１ｂに含まれるＰｔと、半田に含まれるＳｎとにより金属間化合物が形成される。このため、半田と第１の電極層５１ａとが第２の電極層５１ｂを挟むようにして結合することとなり、仮に第２の電極層５１ｂと半田電極５７との間にクラックが生じたとしても、半田と第１の電極層５１ａとの間で電気的な接続が確保される。以上により、熱サイクル環境下において、外部電極５１の接続信頼性が向上する。

また、積層チップバリスタ１では、第２の内部電極３３及び第１の電極層５１ａが共にＰｄを含んでいる。第２の内部電極３３がＰｄを含み、第１の電極層５１ａがＡｇを含んでいる場合、ＡｇがＰｄに拡散する速度とＰｄがＡｇに拡散する速度との差によって、第２の内部電極３３がバリスタ素体１１の表面から突出するように伸びてしまうことがある。この場合、バリスタ素体１１と第１の電極層５１ａとの密着性が低下し、接続強度が低下してしまうおそれがある。これに対し、第２の内部電極３３及び第１の電極層５１ａに共にＰｄを含んでいると、第２の内部電極３３の突出が抑えられ、バリスタ素体１１と第１の電極層５１ａとの接続強度を十分に確保できる。

また、第１の電極層５１ａは、Ａｇ粉末及びガラス粉末を含む導電性ペーストを焼き付けることによって形成された焼き付け電極層であり、第２の電極層５１ｂは、Ｐｔ粉末を含む導電性ペーストを焼き付けることによって形成された焼き付け電極層である。第１の電極層５１ａがＡｇを含んでいることにより、外部電極５１の低抵抗化が図られている。また、第２の電極層５１ｂがＰｔを含んでいることにより、メッキ層の形成が不要となる。この結果、積層チップバリスタ１の製造工程数を削減でき、製造コストを低減できる。

本発明は、上記実施形態に限られるものではない。例えば上述した実施形態では、セラミック電子部品の一例として積層チップバリスタについて説明したが、本発明は、セラミック素体を有するセラミック電子部品であれば、例えば積層チップコンデンサ、積層アクチュエータ、又は積層チップインダクタ等の電子部品にも適用できる。

また、上記実施形態では、第２の内部電極３３がＰｄを主成分とするＡｇ−Ｐｄ合金からなっているが、混合比率は適宜変更されてもよく、Ａｇを主成分とするようにしてもよい。この場合、第２の内部電極３３のヤング率が一層小さくなって柔らかくなるため、第１の領域６１がクラックの発生起点となることがより抑制される。

また、上記実施形態では、積層チップバリスタ１がＢＧＡパッケージ対応タイプのバリスタ素子である場合について説明したが、図１２及び図１３に示されるように、積層チップバリスタ１ａがＬＧＡ（ランドグリッドアレイ）パッケージ対応タイプのバリスタ素子であってもよい。この場合、表面が方形形状からなるＬＧＡを半田電極５８として備え、第１の領域６１は、方形形状からなる第２の領域６３の角部を跨ぐように位置させてもよい。方形形状の場合、応力が集中し易い第２領域６３の４つの角部の何れかに第２の内部電極３３の引出部分３３ａが接続されることから、引出部分３３ａが接続されない他の角部からクラックを発生させるようにすることができる。そして、ＢＧＡの場合と同様に、内部電極３３の引出部分３３ａが最初に断裂してしまうことを抑制して、第２の内部電極３３から半田電極５８に至る導通経路を維持できる。

また、上記実施形態では、第１の電極層５１ａがＰｄを含んでいるが、内部電極に含まれる金属元素によっては、第１の電極層５１ａは、必ずしもＰｄを含んでいる必要はなく、Ｐｄの代わりに他の金属元素を含んでいてもよい。

１…積層チップバリスタ（セラミック電子部品）、１１…バリスタ素体（セラミック素体）、２１…内部電極対、２３…第１の内部電極、３３…第２の内部電極、３３ａ…引出部分、５１…外部電極、５１ａ…第１の電極層、５１ｂ…第２の電極層、５１ｃ…孔、５３…第１の面、５５…第２の面、５７，５８…半田電極、６１…第１の領域、６２，６３…第２の領域。

Claims (10)

1. セラミック素体と、
   前記セラミック素体の内部に配置された内部電極と、
   前記セラミック素体の表面に配置され、ガラス物質を含んで構成された外部電極と、を備え、
   前記外部電極は、前記内部電極の引出部分が接続される第１の領域を含む第１の面と、実装用の半田電極が接続される第２の領域を含む第２の面とを有し、
   前記第１の領域は、前記第１及び第２の面の少なくとも一方に垂直な方向からみて、その長手方向の幅が前記第２の領域の最長幅よりも短く、且つ、前記第１の領域の前記長手方向の一方が前記第２の領域内に位置し、他方が前記第２の領域外に位置することによって前記第１の領域が前記第２の領域の輪郭の一部を跨ぐように位置することを特徴とするセラミック電子部品。
2. 前記内部電極は、少なくとも前記第１の面近傍において前記セラミック素体よりも柔らかい導電材料からなることを特徴とする請求項１に記載のセラミック電子部品。
3. 前記外部電極は、前記セラミック素体の表面に形成され、Ａｇ及び前記ガラス物質を含む第１の電極層と、前記第１の電極層上に形成され、Ｐｔを含むと共に、複数箇所において前記第１の電極層に至る孔が形成された第２の電極層とによって形成されていることを特徴とする請求項１又は２に記載のセラミック電子部品。
4. 前記内部電極及び前記第１の電極層は、Ｐｄを含んでいることを特徴とする請求項３に記載のセラミック電子部品。
5. 前記第１の電極層は、Ａｇ粉末及びガラス粉末を含む導電性ペーストを焼き付けることによって形成された焼き付け電極層であることを特徴とする請求項３又は４に記載のセラミック電子部品。
6. 前記第２の電極層は、Ｐｔ粉末を含む導電性ペーストを焼き付けることによって形成された焼き付け電極層であることを特徴とする請求項３〜５の何れか一項に記載のセラミック電子部品。
7. 半球形状からなる前記半田電極を備え、
   前記第１の領域は、前記第２の領域の円周の一部を跨ぐように位置することを特徴とする請求項１〜６の何れか一項に記載のセラミック電子部品。
8. 表面が方形形状からなる前記半田電極を備え、
   前記第１の領域は、前記第２の領域の角部を跨ぐように位置することを特徴とする請求項１〜６の何れか一項に記載のセラミック電子部品。
9. 前記外部電極は、前記セラミック素体の表面に形成されている第１の電極層と、前記第１の電極層上に形成されている第２の電極層と、を有しており、
   前記第１の電極層が、前記第１の領域を含む前記第１の面を有し、
   前記第２の電極層が、前記第２の領域を含む前記第２の面を有していることを特徴とする請求項１に記載のセラミック電子部品。
10. 前記内部電極は、第１及び第２の内部電極から構成され、
    前記第１及び第２の内部電極は、互いに対向している領域においてバリスタ特性を発現する請求項１〜９の何れか一項に記載のセラミック電子部品。

Images