JP2009272958A - 遅延回路 - Google Patents

Abstract

【課題】映像信号処理回路に用いられる遅延回路の回路規模の抑制化を適切に実現する。
【解決手段】スイッチドキャパシタ技術に基づくサンプルホールド回路として構成される遅延回路において、メモリ単位１１１の個数を省略させる場合に、差動増幅器１５０の非反転入力端子に接続される信号ラインＬ１０と参照電源との間に設けられオン時に信号ラインＬ１０を参照電源の電圧Ｖｒに固定する第３のスイッチング素子Ｔ１を備え、シフトレジスタ１２０の初段のフリップフロップＦＦ１の出力Ａ１により当該第３のスイッチング素子Ｔ１をオフさせ、シフトレジスタ１２０の最終段のフリップフロップＦＦ５の出力により第３のスイッチング素子Ｔ１をオンさせる電圧固定回路１４０を有する。
【選択図】図２

Description

本発明は、映像信号処理に用いられる遅延回路に関する。

テレビ受信装置向けの映像信号処理回路にはアナログ信号を遅延させる遅延回路が種々用いられている。例えば、ＮＴＳＣ方式やＰＡＬ方式では、画質向上のため、色信号と輝度信号との分離回路に用いられる櫛型フィルタとして、遅延回路が必要とされる（特許文献１を参照）。また、ＰＡＬ方式やＳＥＣＡＭ方式では、多重変調された色差信号の復調回路に用いられる櫛型フィルタとして、遅延回路が必要とされる（特許文献２を参照）。

以下、図１０を用いて、ＰＡＬ方式におけるテレビ受信装置における、色信号と輝度信号との分離回路（Ｙ／Ｃ分離回路）に用いられる櫛形フィルタ、及び、色差信号の復調回路（色復調回路）に用いられる櫛型フィルタ（以下、色櫛形フィルタと称する）の構成を説明する。

図１０（ａ）に示すＹ／Ｃ分離回路に含まれる櫛形フィルタ２００は、同一フィールド上の垂直方向に隣接した複数ライン（水平ライン）を用いて、コンポジット映像信号から輝度信号と色信号とを分離するものであり、遅延回路２０３と、加算器２０１と、減算器２０２とを有する。コンポジット映像信号は隣接する上下のライン間の相関（垂直相関）が比較的強い。また、ＰＡＬ方式のテレビ信号の場合、色信号の位相は２Ｈ（Ｈは水平走査期間）毎に反転するよう規定されている。そのため、ある1ライン分のコンポジット映像信号を遅延回路２０３によって２Ｈ遅延させ、２Ｈ遅延させた当該１ライン分のコンポジット映像信号と、当該１ライン分のコンポジット映像信号の２Ｈ後の１ライン分のコンポジット映像信号と、を加算器２０１によって加算することで色信号が打ち消されて輝度信号が分離され、減算器２０２によって減算することで輝度信号が打ち消されて色信号が分離される。

図１０（ｂ）に示す色復調回路に含まれる色櫛形フィルタ２３０は、同一フィールド上の垂直方向に隣接した複数ラインを用いて、色信号から色差信号Ｒ−Ｙ、Ｂ−Ｙを復調する際に、色副搬送波の位相ずれを補正するものであり、遅延回路２３２と、加算器２３１とを有する。色復調回路に含まれる同期検波回路（不図示）により、色信号を色差信号Ｂ−Ｙ、Ｒ−Ｙの基準搬送波で同期検波することで色差信号Ｂ−Ｙ、Ｒ−Ｙが得られる。

色副搬送波に位相ずれが生じている場合、色差信号Ｂ−Ｙには色差信号Ｒ−Ｙ成分がゆがみ成分として、色差信号Ｒ−Ｙには色差信号Ｂ−Ｙ成分がゆがみ成分として含まれる。ＰＡＬ方式では、色差信号Ｒ−Ｙの色副搬送波は１Ｈ毎に位相が反転するため、色副搬送波の位相ゆがみに起因するゆがみ成分も１Ｈ毎にそれぞれ位相が反転する。そのため、ある１ライン分の色差信号Ｂ−Ｙ、（又は色差信号Ｒ−Ｙ）を遅延回路２３２によって１Ｈ遅延させ、１Ｈ遅延させた当該１ライン分の色差信号Ｂ−Ｙ（又は、色差信号Ｒ−Ｙ）と、当該１ライン分の色差信号Ｂ−Ｙ（又は色差信号Ｒ−Ｙ）の１Ｈ後の１ラインの分の色差信号Ｂ−Ｙ、（又は色差信号Ｒ−Ｙ）と、を加算器２３１によって加算することで、それぞれのゆがみ成分が打ち消されて、位相ゆがみが補正される。

遅延回路２０３、２３２は、例えば、図１１に示されるように、スイッチドキャパシタ技術に基づくサンプルホールド回路２５０として構成される（特許文献３を参照）。サンプルホールド回路２５０は、ｍ個のメモリ単位２５３−１〜２５３−ｍ及び差動増幅器２５４から成るアナログメモリ回路２５２と、ｍ個のフリップフロップ（以下、ＦＦと略称する。）を有するシフトレジスタ２５６と、を有して構成される。尚、メモリ単位２５３−１〜２５３−ｍ及びシフトレジスタ２５６のＦＦの個数は、１Ｈ分の入力信号ＩＮに対するサンプリング数（ｍ）と対応づけられる。

メモリ単位２５３−１〜２５３−ｍの中の一つのメモリ単位２５３−１は、キャパシタＣ１と、入力信号ＩＮをキャパシタＣ１にサンプルホールドさせる第１のスイッチング素子Ｔｉａ、Ｔｉｂと、キャパシタＣ１にサンプルホールドされた入力信号ＩＮを差動増幅器２５４から出力するための第２のスイッチング素子Ｔｏａ、Ｔｏｂとを含んで構成される。

第１のスイッチング素子Ｔｉａ、Ｔｉｂのゲートがハイレベルになると、第１のスイッチング素子Ｔｉａのドレイン−ソース間を介してキャパシタＣ１の一端へ入力信号ＩＮが入力されるとともに、第１のスイッチング素子Ｔｉｂのドレイン−ソース間を介してキャパシタＣ１の他端が接地される。これにより、キャパシタＣ１に入力信号ＩＮがサンプルホールドされる。

第２のスイッチング素子Ｔｏａ、Ｔｏｂのゲートがハイレベルになると、第２のスイッチング素子Ｔｏａのドレイン−ソース間を介して差動増幅器２５４の出力端子とキャパシタＣ１の一端とが接続されるとともに、スイッチング素子Ｔｏｂのドレイン−ソース間を介して差動増幅器２５４の反転入力端子とキャパシタＣ１の他端とが接続される。これにより、キャパシタＣ１にサンプルホールドされた入力信号ＩＮが差動増幅器２５４から出力される。

メモリ単位２５３−２〜２５３−ｍについてもメモリ単位２５３−１と同様の構成を有する。メモリ単位２５３−１の第１のスイッチング素子Ｔｉａ及び第１のスイッチング素子Ｔｉｂのゲートは短絡されるとともに、次段のメモリ単位２５３−２の第２のスイッチング素子Ｔｏａ及びスイッチング素子Ｔｏｂのゲートに共通に接続される。同様に、メモリ単位２５３−（ｎ−１）（ｎ＝１、２、…、ｍ）もそれぞれ次段のメモリ単位２５３−ｎに接続される。

制御回路２５６は、複数のメモリ単位２５３−１〜２５３−ｍの中から入力信号ＩＮをサンプルホールドさせるメモリ単位と、入力信号ＩＮを出力させるメモリ単位とを順に選択するために設けられる。制御回路１２０は、メモリ単位２５３−１〜２５３−ｍと等しい数（ｍ）のＦＦ１〜ＦＦｍの直列回路であるシフトレジスタを含んで構成される。

ＦＦ（ｎ−１）のＱ端子はそれぞれ次段のＦＦｎのＤ端子に接続される。第初段のＦＦ１のＤ端子には、１Ｈの開始を示す同期パルスＰが入力される。ＦＦ１〜ＦＦｍのクロック端子（Ｃ端子）にはサンプリング周期に同期したクロック信号ＣＬＫが入力される。

また、ＦＦ（ｎ−１）のＱ端子は、第（ｎ−１）段のメモリ単位２５３−ｎの第１のスイッチング素子Ｔｉａ、Ｔｉｂのゲート、及び第ｎ段のメモリ単位２５３−ｎの第２のスイッチング素子Ｔｏａ、Ｔｏｂのゲートに共通に接続される。但し、第１段のメモリ単位２５３−１の第２のスイッチング素子Ｔｏａ、ＴｏｂのゲートにはＦＦｍのＱ端子が接続される。

以上の構成によって、クロック信号ＣＬＫが制御回路２５６に入力される毎に、シフトレジスタの次段のＦＦに同期パルスＰがシフトされる。クロック信号ＣＬＫが（ｎ−１）回入力されると、ＦＦ（ｎ−１）のＱ端子がハイレベルに維持され、メモリ単位２５３−（ｎ−１）のキャパシタＣ１に入力信号ＩＮが新たにサンプルホールドされ、メモリ単位２５３−ｎのキャパシタＣ１にサンプルホールドされていた入力信号ＩＮが差動増幅器２５４から出力される。

ｍ回目の同期パルスＰについては、ＦＦｍのＱ端子がハイレベルに維持され、メモリ単位２５３−ｍのキャパシタＣ１に入力信号ＩＮが新たにサンプルホールドされ、メモリ単位２５３−１のキャパシタＣ１にサンプルホールドされていた入力信号ＩＮのサンプリング値に応じた電圧が差動増幅器２５４から出力される。よって、１Ｈのサンプリング数ｍに応じて設定された、制御回路１２０のシフトレジスタの段数及び、メモリ単位２５３の個数と、サンプリング周波数に一致させたクロック信号ＣＬＫの周波数によって、遅延回路２３２は、入力信号ＩＮを１Ｈ遅延させて出力させる。

以上より、遅延回路２３２に入力信号ＩＮが入力されてから出力されるまでの遅延時間は、主に、制御回路１２０のシフトレジスタの段数、及びメモリ単位２５３の個数と、遅延回路２３２に供給されるクロック信号の周波数と、によって定められる。
特開２００２−１０２９０号公報 特開平８−２７５１９０号公報 特開２００７−３６８７２号公報

ところで、テレビ受信装置向けの映像信号処理回路は、市場のグローバル化の進展に合わせて世界中の各種テレビ方式（ＰＡＬ、ＳＥＣＡＭ、ＮＴＳＣ等）に対応させるとともに、アナログ・デジタル混載技術を用いてアナログ回路とデジタル回路とを一体的に集積化させる傾向にある。このため、映像信号処理回路に用いられる遅延回路は、回路規模を抑えて実現することが求められる。

当該遅延回路が、図１１に示されるように、スイッチドキャパシタ技術に基づくサンプルホールド回路２５０として構成される場合、映像信号処理回路全体の回路規模の中で、キャパシタを具備したメモリ単位２５３−１〜２５３−ｍの回路規模の大きさがネックとなる。例えば、ＰＡＬ方式の場合、水平走査周波数が１５．６２５ｋＨｚと規定されており、入力信号ＩＮのサンプリング周波数を水平走査周波数よりも高い４ＭＨｚとしたとき、入力信号ＩＮを１Ｈ分遅延させるために２５６個ものメモリ単位２３５−１〜２５３−ｍが必要となる。

そこで、帰線走査期間中のコンポジット映像信号は画像の再現に不要である点に着眼し、帰線走査期間中では遅延処理を行わないように決めておくことで、サンプルホールド回路２５０中のメモリ単位２５３−１〜２５３−ｍの個数を省略する対策が考えられる。この結果、映像信号処理回路の回路規模の抑制化をかなりの度合いで進められる。しかし、メモリ単位２５３−１〜２５３−ｍの個数の省略を図っていく際に、遅延処理を行わない帰線走査期間中の遅延回路の出力が不安定（フローティング出力）になる等の課題に直面し、その実現が困難であった。

前記課題を解決するための主たる本発明は、差動増幅器と、キャパシタと、オン時に当該キャパシタに入力信号のサンプリング値を保持させる第１のスイッチング素子と、前記差動増幅器の非反転入力端子に接続される信号ラインと接続されオン時に当該キャパシタに保持されたサンプリング値を出力する第２のスイッチング素子と、を具備したｎ個のメモリ単位と、入力されるトリガービットをクロック信号に基づきシフトするｎ＋１個のフリップフロップを直列接続して構成され、前記フリップフロップの出力が、前記ｎ個のメモリ単位の中から選択された前記第１及び／又は前記第２のスイッチング素子をオンさせる制御信号として用いられるシフトレジスタと、前記クロック信号のｍ（＞ｎ＋１）周期毎に前記トリガービットを生成して前記シフトレジスタの初段の前記フリップフロップに入力させる制御ビット生成器と、前記信号ラインと参照電源との間に設けられオン時に当該信号ラインを前記参照電源の電圧に固定する第３のスイッチング素子と、前記シフトレジスタを構成する前記ｎ＋１個のフリップフロップの所定の２出力に基づいて前記第３のスイッチング素子をオンオフさせる制御回路と、を有する遅延回路である。

また、前記課題を解決するためのその他の主たる本発明は、差動増幅器と、キャパシタと、オン時に当該キャパシタに入力信号のサンプリング値を保持させる２個の第１のスイッチング素子と、当該キャパシタの両端を前記差動増幅器の反転入力端子と出力端子にそれぞれ接続させてオン時に当該キャパシタに保持されたサンプリング値を出力する２個の第２のスイッチング素子と、を具備したｎ個のメモリ単位と、入力されるトリガービットをクロック信号に基づきシフトするｎ＋１個のフリップフロップを直列接続して構成され、前記フリップフロップの出力が、前記ｎ個のメモリ単位の中から選択された前記第１及び／又は前記第２のスイッチング素子をオンさせる制御信号として用いられるシフトレジスタと、前記クロック信号のｍ（＞ｎ＋１）周期毎に前記トリガービットを生成して前記シフトレジスタの初段の前記フリップフロップに入力させる制御ビット生成器と、前記差動増幅器の出力端子と反転入力端子との間に設けられオン時に前記差動増幅器の出力を前記参照電源の電圧に固定する第３のスイッチング素子と、前記シフトレジスタを構成する前記ｎ＋１個のフリップフロップの所定の２出力に基づいて前記第３のスイッチング素子をオンオフさせる制御回路と、を有する遅延回路である。

本発明の他の特徴については、添付図面及び本明細書の記載により明らかとなる。

本発明によれば、映像信号処理回路に用いられる遅延回路の回路規模の抑制化を適切に実現することができる。

＝＝＝実施例１＝＝＝
＜＜遅延回路を具備したテレビ受信装置の構成＞＞
図１を用いて、本発明の実施例１に係る遅延回路１００を具備したテレビ受信装置の全体的な構成を説明する。尚、遅延回路１００は、Ｙ／Ｃ分離回路２０の櫛形フィルタ１００ａや、色復調回路２３の色櫛形フィルタ１００ｂに用いられ、コンポジット映像信号や色差信号を遅延させるものとする。

テレビ受信装置１０は、アンテナ１１、チューナ１２、ＳＡＷ（Ｓｕｒｆａｃｅ Ａｃｏｕｓｔｉｃ Ｗａｖｅ）フィルタ１３、中間周波フィルタ１４、映像検波回路１５、同期偏向回路３０、クランプ回路１９、Ｙ／Ｃ分離回路２０、輝度信号処理回路２１、色信号処理回路２２、色復調回路２３、マトリクス回路２４、ＲＧＢドライバ２５、ディスプレイ２６を含んで構成されている。

チューナ１２は、アンテナ１１を介して受信されるテレビ放送の信号から受信対象のチャンネルの信号を抽出して出力する。
ＳＡＷフィルタ１３は、チューナ１２から出力される信号に含まれる隣接チャンネルの信号を抑圧して出力する。
中間周波フィルタ１４は、ＳＡＷフィルタ１３から出力される信号を中間周波数の信号に変換して出力する。
映像検波回路１５は、中間周波フィルタ１４から出力される中間周波数の信号を検波し、コンポジット映像信号として出力する。
クランプ回路１９は、映像検波回路１５から出力されるコンポジット映像信号のペデスタルレベルを所定レベルに固定化する。

Ｙ／Ｃ分離回路２０は、遅延回路１００の構成要素を含んで構成される櫛形フィルタを有し、クランプ回路１９から出力されるコンポジット映像信号を輝度信号と、色信号に分離する。
輝度信号処理回路２１は、Ｙ／Ｃ分離回路２０から出力される輝度信号のコントラスト調整やブランキング調整を行う。
色信号処理回路２２は、Ｙ／Ｃ分離回路２０から出力される色信号のチャネル毎のゲイン調整やカラーキラーなどの処理を行う回路である。

色復調回路２３は、遅延回路１００の構成要素を含んで構成される色櫛形フィルタを有し、色信号処理回路２２から出力される色信号に基づいて、色差信号Ｒ−Ｙ、Ｂ−Ｙを復調する。
マトリクス回路２４は、色復調回路２３から出力される色差信号Ｒ−Ｙ、Ｂ−Ｙと、輝度信号処理回路２１から出力される輝度信号を合成して、Ｒ信号、Ｇ信号、Ｂ信号からなる映像信号を復元する。
ＲＧＢドライバ２５は、マトリクス回路２４から出力されるＲ信号、Ｇ信号、Ｂ信号に基づいて、ディスプレイ２６に所望のカラー映像を再現するための駆動信号ＲＯＵＴ、ＧＯＵＴ、ＢＯＵＴを生成する。

同期偏向回路３０は、映像検波回路１５から出力されるコンポジット映像信号の組み立て走査を、テレビ信号送信側の分解走査のタイミングと一致させるように、ディスプレイ２６の蛍光面に照射する電子ビームの方向を制御する。具体的には、同期偏向回路３０は、コンポジット映像信号から水平同期信号及び垂直同期信号を分離する。そして、分離後の垂直同期信号と同期して電子ビームを垂直走査させるための垂直偏向波を生成するとともに、分離後の水平同期信号と同期して電子ビームを水平走査させるための水平偏向波を生成する。

尚、図９に示されるように、水平偏向波に応じて駆動される電子ビームは、ディスプレイ２６に映像を表示するための有効走査、及び電子ビームを次の走査線の開始点まで戻す帰線走査を行う。尚、帰線走査期間中のコンポジット映像信号は、画像の再現には不要な情報である。よって、帰線走査期間中は、コンポジット映像信号を確実にカットオフして、ディスプレイ２６の画面には不要な画像が再現されないように、帰線走査期間の前後を含んだ期間を水平帰線消去期間としている。

水平帰線消去期間のコンポジット映像信号は、クランプ回路１９によってペデスタルレベルを黒レベル以下に固定され、コンポジット映像信号のうち、水平帰線消去期間を除いた有効映像期間のみディスプレイ２６に表示される。尚、水平帰線消去期間中に水平同期信号が含まれる。例えば、ＰＡＬ方式のコンポジット映像信号の場合１Ｈの周期のうち略１／６程度が水平帰線消去期間として規定されている。水平帰線消去期間は、水平同期信号から前の部分であるフロントポーチと、水平同期信号から後ろの部分であるバックポーチとから構成される。

＜＜遅延回路の構成＞＞
図２を用いて、遅延回路１００の詳細な構成について説明する。尚、図２に示す遅延回路１００は、バッファ型と呼ばれるスイッチドキャパシタ技術を用いた複数のメモリ単位を具備するサンプルホールド回路により構成する場合、水平帰線消去期間中は遅延処理を行わないようにすることで、当該水平帰線消去期間に相当するメモリ単位の個数を省略したものである。本実施形態の場合、説明の便宜上、１Ｈ遅延のためにメモリ単位１１１が元々８個で構成されていたものを４個に省略した場合とする。

遅延回路１００は、クロック生成器１０５と、４個（ｎ個）のメモリ単位１１１−１〜１１１−４と、５個（ｎ＋１個）のフリップフロップ（以下、ＦＦ１〜ＦＦ５と略称する。）を直列接続して構成されるシフトレジスタ１２０と、制御ビット生成器１３０と、電圧固定回路１４０と、差動増幅器１５０と、により構成される。

クロック生成器１０５は、制御ビット生成器１３０とシフトレジスタ１２０に供給されるクロック信号ＣＬＫを生成する。

メモリ単位１１１−１は、キャパシタＣ１と、オン時に入力信号ＩＮのサンプリング値をキャパシタＣ１に保持させる第１のスイッチング素子Ｔｉａと、キャパシタＣ１に保持された入力信号ＩＮのサンプリング値をオン時に差動増幅器２５４から出力するための第２のスイッチング素子Ｔｏａと、により構成される。

具体的には、第１のスイッチング素子Ｔｉａ、第２のスイッチング素子Ｔｏａは、本実施形態の場合、Ｎ型ＭＯＳトランジスタが採用されており、第１のスイッチング素子Ｔｉａのドレインは入力信号ＩＮの入力ラインと接続され、第２のスイッチング素子Ｔｏａのドレインは信号ラインＬ１０を介して差動増幅器１５０の非反転入力端子と接続される。また、第１のスイッチング素子Ｔｉａ、第２のスイッチング素子ＴｏａのソースとＧＮＤとの間にキャパシタＣ１が設けられる。メモリ単位１１１−２〜１１１−４についてもメモリ単位１１１−１と同様の構成である。

シフトレジスタ１２０は、制御ビット生成器１３０から出力されるトリガービットＡＸが入力され、クロック信号ＣＬＫの立ち上がりエッジ毎に初段のＦＦ１から最終段のＦＦ５に向けてトリガービットＡＸをシフトしていく。この結果、メモリ単位１１１−１〜１１１−４の中で選択された第１のスイッチング素子Ｔｉａ及び第２のスイッチング素子Ｔｏａの各制御電極に向けてシフト出力Ａ１〜Ａ５が順次出力される。

尚、シフト出力Ａ１は、初段のＦＦ１から出力され、メモリ単位１１１−１の第１のスイッチング素子Ｔｉａの制御電極に供給される制御信号となる。シフト出力Ａ２は、２段目のＦＦ２から出力され、メモリ単位１１１−２の第１のスイッチング素子Ｔｉａ及びメモリ単位１１１−１の第２のスイッチング素子Ｔｏａの各制御電極に供給される制御信号となる。シフト出力Ａ３は、３段目のＦＦ３から出力され、メモリ単位１１１−２の第２のスイッチング素子Ｔｏａ及びメモリ単位１１１−３の第１のスイッチング素子Ｔｉａの各制御電極に供給される制御信号となる。シフト出力Ａ４は、４段目のＦＦ４から出力され、メモリ単位１１１−３の第２のスイッチング素子Ｔｏａ及びメモリ単位１１１−４の第１のスイッチング素子Ｔｉａの各制御電極に供給される制御信号となる。シフト出力Ａ５は、最終段のＦＦ５から出力され、メモリ単位１１１−４の第２のスイッチング素子Ｔｏａの制御電極に供給される制御信号となる。

制御ビット生成器１３０は、カウンタ１３２と、フリップフロップ（以下、ＦＦＸと呼ぶ。）と、ＮＯＴ（否定）素子１３３と、を備える。カウンタ１３２は、クロック信号ＣＬＫの８（ｍ（＞ｎ＋１））周期毎に、スタートビットＳＴＡＲＴを発生する。スタートビットＳＴＡＲＴは、ＮＯＴ素子１３３を介したクロック信号ＣＬＫの立ち下がりエッジによりＦＦＸにラッチされ、トリガービットＡＸとしてＦＦ１に入力される。尚、スタートビットＳＴＡＲＴは、８周期毎のクロック信号ＣＬＫの立ち上がりエッジにより発生し、トリガービットＡＸは、８周期毎のクロック信号ＣＬＫの立ち下がりエッジにより発生する。

電圧固定回路１４０は、２個のＮＯＲ（否定論理和）素子を襷がけ接続して構成されたＲＳフリップフロップ回路と、第２のスイッチング素子Ｔｏａのドレインと差動増幅器１５０の非反転入力端子とを接続する信号ラインＬ１０と参照電源との間に設けられる第３のスイッチング素子Ｔ１と、により構成される。尚、ＲＳフリップフロップ回路は、本願請求項に係る制御回路の一実施形態である。

ＲＳフリップフロップ回路は、初段のＦＦ１から信号ラインＬ１２を介して供給されるシフト出力Ａ１によりセットされて出力ＭをＨｉｇｈレベルとさせる。また、最終段のＦＦ５から信号ラインＬ１４を介して供給されるシフト出力Ａ５によりリセットされて出力ＭをＬｏｗレベルとさせる。

第３のスイッチング素子Ｔ１は、ＲＳフリップフロップの出力Ｍによってオンオフする。第３のスイッチング素子Ｔ１は、本実施形態の場合、Ｐ型ＭＯＳトランジスタであり、出力ＭがＨｉｇｈレベルの場合にはオフし、出力ＭがＬｏｗレベルの場合にはオンする。第３のスイッチング素子Ｔ１のドレイン電圧は参照電源の電圧Ｖｒとなっており、第３のスイッチング素子Ｔ１がオンする場合、信号ラインＬ１の電圧は参照電源の電圧Ｖｒに固定される。

差動増幅器１５０は、キャパシタＣ１〜Ｃ４にサンプルホールドされた入力信号ＩＮが信号ラインＬ１０を介して非反転入力端子に入力される。また、差動増幅器１５０は、出力端子と反転入力端子とを短絡することでボルテージフォロワを構成しており、非反転入力端子に入力された入力信号ＩＮが増幅率略１倍で出力信号ＯＵＴとして出力される。

図３は、図２に示した遅延回路１００の構成を模式的に示した図である。電圧固定回路１４０、差動増幅器１５０については上記と同様である。図３中において、スイッチＳＷは、メモリ単位１１１−１〜１１１−４の各第２のスイッチング素子Ｔｏａを表しており、キャパシタＣは、キャパシタＣ１〜Ｃ４を表している。また、キャパシタＣＰ１は、信号ラインＬ１０の寄生容量を表している。

＜＜遅延回路の動作＞＞
図４を用いて、遅延回路１００の動作を説明するためのタイミングチャートである。尚、同図中に示される時刻ｔ０〜ｔ１３の期間では、クロック信号ＣＬＫが１サイクル（時刻ｔ０〜ｔ１）から１３サイクル（時刻ｔ１２〜ｔ１３）に至るものとする。尚、１サイクルの前には、キャパシタＣ１〜Ｃ４にデータＲ１〜Ｒ４がサンプルホールドされている場合とする。また、２サイクルから１３サイクルにかけて入力信号ＩＮとしてデータＷ１〜Ｗ１２が順に入力される場合とする。

また、１サイクル（時刻ｔ０〜ｔ１）から５サイクル（時刻ｔ４〜ｔ５）までのトリガービットＴＸのシフトが行われる期間（以下、シフト期間と呼ぶ。）と、９サイクル（時刻ｔ８〜ｔ９）から１３サイクル（時刻ｔ１２〜ｔ１３）までの同じくトリガービットＴＸのシフトが行われるシフト期間では、シフト出力Ａ１〜Ａ５が順に生成される場合とする。尚、シフト出力Ａ１は、制御ビット生成器１３０が生成するトリガービットＡＸに対応しており、この場合、カウンタ１３２は、クロック信号ＣＬＫの立ち上がりエッジを８サイクル分カウントする毎に（１サイクル、９サイクル）、トリガービットＡＸを生成する。

以下では、１サイクルから１３サイクルまでの遅延回路１００の動作を説明する。
１サイクル（時刻ｔ０〜ｔ１）の場合、制御ビット生成器１３０からのトリガービットＡＸを受けて、シフトレジスタ１２０のＦＦ１よりシフト出力Ａ１が出力される。このとき、電圧固定回路１４０のＲＳフリップフロップはセットされ、第３のスイッチング素子Ｔ１はオフするため、電圧固定回路１４０の機能は働かない。また、メモリ単位１１１−１の第２のスイッチング素子Ｔｏａがオンし、キャパシタＣ１にサンプルホールドされたデータＲ１が差動増幅器１５０より出力される。

２サイクル（時刻ｔ１〜ｔ２）の場合、シフト出力Ａ１がＦＦ１からＦＦ２にシフトすることで、ＦＦ２よりシフト出力Ａ２が出力される。このとき、メモリ単位１１１−１の第１のスイッチング素子Ｔｉａがオンし、キャパシタＣ１にデータＷ１がサンプルホールドされる。また、メモリ単位１１１−２の第２のスイッチング素子Ｔｏａがオンし、キャパシタＣ２にサンプルホールドされたデータＲ２が差動増幅器１５０より出力される。

３サイクル（時刻ｔ２〜ｔ３）の場合、シフト出力Ａ２がＦＦ２からＦＦ３にシフトすることで、ＦＦ３よりシフト出力Ａ３が出力される。このとき、メモリ単位１１１−２の第１のスイッチング素子Ｔｉａがオンし、キャパシタＣ２にデータＷ２がサンプルホールドされる。また、メモリ単位１１１−３の第２のスイッチング素子Ｔｏａがオンし、キャパシタＣ３にサンプルホールドされたデータＲ３が差動増幅器１５０より出力される。

４サイクル（時刻ｔ３〜ｔ４）の場合、シフト出力Ａ３がＦＦ３からＦＦ４にシフトすることで、ＦＦ４よりシフト出力Ａ４が出力される。このとき、メモリ単位１１１−３の第１のスイッチング素子Ｔｉａがオンし、キャパシタＣ３にデータＷ３がサンプルホールドされる。また、メモリ単位１１１−４の第２のスイッチング素子Ｔｏａがオンし、キャパシタＣ４にサンプルホールドされたデータＲ４が差動増幅器１５０より出力される。

５サイクル（時刻ｔ４〜ｔ５）の場合、シフト出力Ａ４がＦＦ４からＦＦ５にシフトすることで、ＦＦ５よりシフト出力Ａ５が出力される。このとき、電圧固定回路１４０のＲＳフリップフロップはリセットされ、第３のスイッチング素子Ｔ１はオンするため、電圧固定回路１４０の機能が働くことになる。即ち、信号ラインＬ１０、ひいては差動増幅器１５０の出力信号ＯＵＴは、第３のスイッチング素子Ｔ１を介して参照電源の電圧Ｖｒに固定される。

６サイクル（時刻ｔ５〜ｔ６）から８サイクル（時刻ｔ７〜ｔ８）にかけての期間（以下、冗長期間と呼ぶ。）では、シフト出力Ａ１〜Ａ５が生成されないため、キャパシタＣ１〜Ｃ４にはデータＷ１〜Ｗ４が保持され続けている。また、９サイクル（時刻ｔ８〜ｔ９）から１３サイクル（時刻ｔ１２〜ｔ１３）までのシフト期間の流れは、１サイクルから５サイクルまでのシフト期間の流れと同様である。尚、９サイクル（時刻ｔ８〜ｔ９）から１２サイクル（時刻ｔ１１〜ｔ１２）にかけて、２サイクル（時刻ｔ１〜ｔ２）から５サイクル（時刻ｔ４〜ｔ５）にかけてキャパシタＣ１〜Ｃ４に保持され続けていたデータＷ１〜Ｗ４が順に出力される。例えば、データＷ１は、２サイクルの時にキャパシタＣ１にサンプルホールドされ、９サイクルの時にキャパシタＣ１から出力されるため、８サイクル遅延されて出力されたことになる。

以上のとおり、１Ｈ遅延のためにメモリ単位１１１が元々８個で構成されていたものを４個に省略した場合、データＷ１〜Ｗ８の中でデータＷ５〜Ｗ８は遅延させる必要の無い無効なデータである。従って、データＷ４がサンプルホールドされたタイミング（５サイクルにおけるクロック信号ＣＬＫの立ち上がりエッジ）からデータＷ１が出力されるタイミング（９サイクルにおけるクロック信号ＣＬＫの立ち上がりエッジ）までの間、信号ラインＬ１０、ひいては差動増幅器１５０の出力信号ＯＵＴを参照電源の電圧Ｖｒに固定させる。この結果、差動増幅器１５０の出力信号ＯＵＴがフローティング状態とならず、出力信号ＯＵＴを用いた処理を行う後段回路の動作が安定することになる。

尚、ＲＳフリップフロップ回路は、初段のＦＦ１のシフト出力Ａ１によりセットされ、最終段のＦＦ５のシフト出力Ａ５によりリセットされるとしたが、これに限らず、シフトレジスタ１２０を構成するフリップフロップの中の所定の二つのシフト出力に基づいてセット、リセットされるようにしてもよい。例えば、出力信号ＯＵＴの内容如何によって参照電源の電圧Ｖｒに固定させる期間の延長や短縮を行う場合、ＲＳフリップフロップ回路に入力されるシフト出力は、シフト出力Ａ１、Ａ５に限られない。

＝＝＝実施例２＝＝＝
図５は、本発明の実施例２に係る遅延回路１０２の構成を示した図である。尚、実施例１として図２に示した遅延回路１００と同様に、図５に示す遅延回路１０２は、１Ｈ遅延のためにメモリ単位１１２が元々８個で構成されていたものを４個に省略した場合の構成である。遅延回路１０２が遅延回路１００と相違する点は、ダイレクトチャージ型と呼ばれるスイッチドキャパシタ技術を用いた複数のメモリ単位を有するサンプルホールド回路として構成した点である。このため、メモリ単位１１２の構成と、差動増幅器１５５の結線と、電圧固定回路１４５の構成と、が相違している。その他の構成は、図２に示した遅延回路１００と同一であるため、同一の符号を付して説明を省略する。

メモリ単位１１２は、オン時に入力信号ＩＮのサンプリング値をキャパシタＣ１に保持させる２個の第１のスイッチング素子Ｔｉａ、Ｔｉｂと、キャパシタＣ１の両端を差動増幅器１５５の反転入力端子と出力端子にそれぞれ接続させてオン時にキャパシタＣ１に保持された入力信号ＩＮのサンプリング値を差動増幅器２５４から出力するための２個の第２のスイッチング素子Ｔｏａ、Ｔｏｂと、により構成される。

具体的には、第１のスイッチング素子Ｔｉａ、Ｔｉｂ、第２のスイッチング素子Ｔｏａ、Ｔｏｂは、本実施形態の場合、Ｎ型ＭＯＳトランジスタが採用されており、第１のスイッチング素子Ｔｉａのドレインは入力信号ＩＮの入力ラインと接続され、第２のスイッチング素子Ｔｏａのドレインは信号ラインＬ２０を介して差動増幅器１５５の出力と接続され、第２のスイッチング素子Ｔｏｂのソースは信号ラインＬ２１を介して差動増幅器１５５の反転入力端子と接続される。また、第１のスイッチング素子Ｔｉａ、第２のスイッチング素子Ｔｏａのソースと、第１のスイッチング素子Ｔｉｂ、第２のスイッチング素子Ｔｏｂのドレインと、の間にキャパシタＣ１が設けられる。メモリ単位１１２−２〜１１２−４についてもメモリ単位１１２−１と同様の構成である。

電圧固定回路１４５は、２個のＮＯＲ（否定論理和）素子を襷がけ接続して構成されたＲＳフリップフロップ回路と、差動増幅器１５５の出力端子と反転入力端子との間に設けられオン時に差動増幅器１５５の出力を参照電源の電圧Ｖｒに固定させる２個の第３のスイッチング素子Ｔ１ａ、Ｔ１ｂと、により構成される。尚、メモリ単位１１２のトランジスタ構成とオン抵抗等の条件を合わせるために、２個の第３のスイッチング素子Ｔ１ａ、Ｔ１ｂが設けられている。

ＲＳフリップフロップ回路は、ＦＦ１から信号ラインＬ２２を介して供給されるシフト出力Ａ１によりセットされて出力ＭがＨｉｇｈレベルとなり、ＦＦ５から信号ラインＬ２４を介して供給されるシフト出力Ａ５によりリセットされ出力ＭがＬｏｗレベルとなる。第３のスイッチング素子Ｔ１ａ、Ｔ１ｂは、ＲＳフリップフロップの出力Ｍによってオンオフする。第３のスイッチング素子Ｔ１ａ、Ｔ１ｂは、本実施形態の場合、Ｐ型ＭＯＳトランジスタであり、出力ＭがＨｉｇｈレベルの場合には共にオフし、出力ＭがＬｏｗレベルの場合には共にオンする。

差動増幅器１５５は、第２のスイッチング素子Ｔｏａ、Ｔｏｂが共にオンした場合、キャパシタＣ１〜Ｃ４が負帰還経路上に接続されて積分回路を形成する。このとき、キャパシタＣ１〜Ｃ４にサンプルホールドされた入力信号ＩＮが積分された形で出力信号ＯＵＴとして出力される。また、第２のスイッチング素子Ｔｏａ、Ｔｏｂが共にオフしている場合において、第３のスイッチング素子Ｔ１ａ、Ｔ１ｂが共にオンした場合、差動増幅器１５５の出力端子と反転入力端子との間が第３のスイッチング素子Ｔ１ａ、Ｔ１ｂを介して短絡された状態（全帰還）となる。このとき、差動増幅器１５５はボルテージフォロワを構成することになり、非反転入力端子に印加される参照電源の電圧Ｖｒが増幅率略１倍で出力信号ＯＵＴとして出力される。

図６は、図５に示した遅延回路１０２の構成を模式的に示した図である。電圧固定回路１４５、差動増幅器１５５については上記と同様である。図６中において、スイッチＳＷ１は、メモリ単位１１２−１〜１１２−４の各第１のスイッチング素子Ｔｉａ、第２のスイッチング素子Ｔｏａを表しており、スイッチＳＷ２は、メモリ単位１１２−１〜１１２−４の各第１のスイッチング素子Ｔｉｂ、第２のスイッチング素子Ｔｏｂを表しており、キャパシタＣは、キャパシタＣ１〜Ｃ４を表している。また、キャパシタＣＰ２は、信号ラインＬ２０の寄生容量を表している。

尚、図３に示したバッファ型の場合、１個のスイッチＳＷで済む分だけ回路規模の抑制化としては有利であるが、キャパシタＣ１〜Ｃ４を表すキャパシタＣと、信号ラインＬ１０の寄生容量を表すキャパシタＣＰ１と、は並列接続された形となり、キャパシタＣＰ１の容量の分だけ大きくなるので、差動増幅器１５０の出力信号ＯＵＴの周波数特性がその分悪化する。一方、図６に示したダイレクトチャージ型の場合、２個のスイッチＳＷ１、ＳＷ２が必要となるが、信号ラインＬ２０の寄生容量を表すキャパシタＣＰ２は、差動増幅器１５５の出力側に現れ、キャパシタＣ１〜Ｃ４を表すキャパシタＣには影響を与えないため、差動増幅器１５５の出力信号ＯＵＴの周波数特性がその分改善される。

遅延回路１０２の動作は図４に示した遅延回路１００のタイミングチャートと同様である。即ち、遅延回路１００と同様に、データＷ４がサンプルホールドされたタイミング（５サイクル）からデータＷ１が出力されるタイミング（９サイクル）までの間、第３のスイッチング素子Ｔ１ａ、Ｔ１ｂを共にオンさせて、差動増幅器１５５の出力信号ＯＵＴを参照電源の電圧Ｖｒに固定させる。この結果、差動増幅器１５５の出力信号ＯＵＴがフローティング状態とならず、出力信号ＯＵＴを用いた処理を行う後段回路の動作が安定化することになる。

＝＝＝実施例３＝＝＝
図７は、本発明の実施例３に係る遅延回路１０４の構成を示した図である。尚、図７に示す遅延回路１０４は、図２に示した実施例１の制御ビット生成器１３０から図７に示した実施例３の制御ビット生成器１３５に置き換え、図２に示した実施例１の電圧固定回路１４０のセット／リセット入力を図７に示した電圧固定回路１４０のセット／リセット入力に変更したものである。

制御ビット生成器１３５は、カウンタ１３６と、トリガ−ビットＡＸ生成用のフリップフロップ（ＦＦＸ）と、シフト出力Ａ１と同じタイミングで出力するシフト出力Ａ１の代替ビットＡＹ生成用のフリップフロップ（以下、ＦＦＹと呼ぶ。）と、ＮＯＴ（否定）素子１３７と、を備える。

カウンタ１３６は、クロック信号ＣＬＫの立ち上がりエッジが８回発生した場合に、スタートビットＳＴＡＲＴを発生する。スタートビットＳＴＡＲＴは、ＮＯＴ素子１３７を介したクロック信号ＣＬＫの立ち下がりエッジによりＦＦＸにラッチされるとともにＦＦ１に入力される。

また、カウンタ１３６は、スタ−トビットＳＴＡＲＴが発生したクロック信号ＣＬＫの０．５サイクル後に、セット用ビットＳＥＴを発生する。即ち、トリガービットＡＸに応じてＦＦ１からシフト出力Ａ１が出力されるタイミングで、セット用ビットＳＥＴが発生する。セット用ビットＳＥＴは、ＮＯＴ素子１３７を介したクロック信号ＣＬＫの立ち下がりエッジによりＦＦＹにラッチされるとともに、代替ビットＡＹとして電圧固定回路１４０に入力される。

電圧固定回路１４０は、図２に示した構成と同じであるが、ＲＳフリップフロップ回路に対して、制御ビット生成器１３５から出力される代替ビットＡＹと、シフトレジスタ１２０から出力されるシフト出力Ａ５とが入力される点が相違する。即ち、制御ビット生成器１３５のＦＦＹから信号ラインＬ１６を介して供給される代替ビットＡＹによりセットされて出力ＭがＨｉｇｈレベルとなり、シフトレジスタ１２０のＦＦ５から信号ラインＬ１４を介して供給されるシフト出力Ａ５によりリセットされて出力ＭがＬｏｗレベルとなる。

ところで、図２に示した実施例１の場合、初段のＦＦ１のシフト出力Ａ１が信号ラインＬ１２を介して最終段のＦＦ５側に位置する電圧固定回路１４０に供給されるレイアウトとなる。従って、メモリ単位１１１の個数が増加する程に、信号ラインＬ１２が長くなるレイアウトとなる。このため、信号ラインＬ１２の配線インピーダンスによって、シフト出力Ａ１によって出力信号ＯＵＴの電圧の固定を解除するタイミングに遅延が生じる虞がある。

一方、図７に示した実施例３の場合、初段のＦＦ１のシフト出力Ａ１の代替として制御ビット生成器１３５のＦＦＹからの代替ビットＡＹが信号ラインＬ１６を介して電圧固定回路１４０に供給されるレイアウト構造となる。従って、メモリ単位１１１の個数が増加しても、制御ビット生成器１３５のＦＦＹを出力電圧固定回路１４０のＲＳフリップフロップ付近に配置するレイアウトも可能であるため、信号ラインＬ１６の長さに与える影響が少なくて済む。

遅延回路１０４の動作は図４に示した遅延回路１００のタイミングチャートと同様である。即ち、遅延回路１００と同様に、データＷ４がサンプルホールドされたタイミング（５サイクル）からデータＷ１が出力されるタイミング（９サイクル）までの間、第３のスイッチング素子Ｔ１をオンさせて、差動増幅器１５０の出力信号ＯＵＴを参照電源の電圧Ｖｒに固定させる。この結果、差動増幅器１５０の出力信号ＯＵＴがフローティング状態とならず、出力信号ＯＵＴを用いた処理を行う後段回路の動作が安定化することになる。

＝＝＝実施例４＝＝＝
図８は、本発明の実施例４に係る遅延回路１０６の構成を示した図である。
遅延回路１０６は、実施例２の遅延回路１０２において、図５に示した実施例２の制御ビット生成器１３０から図７に示した制御ビット生成器１３５に置き換え、図５に示した実施例２の電圧固定回路１４５のセット／リセット入力を図７に示した電圧固定回路１４５のセット／リセット入力に変更したものである。尚、制御ビット生成器１３５の構成並びに電圧固定回路１４５のセット／リセット入力については、上記の実施例３で既に説明をしたので、その説明を省略する。

ところで、図５に示した実施例２の場合、初段のＦＦ１のシフト出力Ａ１が信号ラインＬ２２を介して最終段のＦＦ５側に位置する電圧固定回路１４５に供給されるレイアウト構造となる。従って、メモリ単位１１２の個数が増加する程、信号ラインＬ２２が長くなる。このため、信号ラインＬ２２の配線インピーダンスによって、シフト出力Ａ１によって出力信号ＯＵＴの電圧固定を解除するタイミングに遅延が生じる虞がある。

一方、図８に示した実施例４の場合、初段のＦＦ１のシフト出力Ａ１の代替として制御ビット生成器１３５のＦＦＹからの代替ビットＡＹが信号ラインＬ２６を介して電圧固定回路１４５に供給されるレイアウト構造となる。従って、メモリ単位１１２の個数が増加しても、制御ビット生成器１３５のＦＦＹを出力電圧固定回路１４５のＲＳフリップフロップ付近に配置するレイアウトも可能であるため、信号ラインＬ２６の長さに与える影響が少なく済む。

遅延回路１０４の動作は図４に示した遅延回路１００のタイミングチャートと同様である。即ち、遅延回路１００と同様に、データＷ４がサンプルホールドされたタイミング（５サイクル）からデータＷ１が出力されるタイミング（９サイクル）までの間、第３のスイッチング素子Ｔ１をオンさせて、差動増幅器１５０の出力信号ＯＵＴを参照電源の電圧Ｖｒに固定させる。この結果、差動増幅器１５０の出力信号ＯＵＴがフローティング状態とならず、出力信号ＯＵＴを用いた処理を行う後段回路の動作が安定化する。

以上、本実施の形態について説明したが、前述した実施例は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更／改良され得るととともに、本発明にはその等価物も含まれる。

例えば、遅延回路１００、１０２、１０４、１０６は、同期検波前の色信号を遅延させる用途に用いてもよい。また、ＳＥＣＡＭ方式の色復調回路の色櫛形フィルタに適用され、色信号を１Ｈ遅延させて、間欠した色信号を連続した色信号に変換させる用途に用いてもよい。さらに、遅延回路１００、１０２、１０４、１０６を直列接続することで、２Ｈ遅延が必要なＰＡＬ方式のＹ／Ｃ分離回路２１の櫛形フィルタとして用いてもよい。また、ＮＴＳＣ方式のコンポジット映像信号を遅延させるＹ／Ｃ分離回路の櫛形フィルタとして用いてもよい。この他にも、櫛形フィルタに限らず、アナログ信号の遅延回路として種々採用できる。

本発明の実施例１に係る遅延回路を具備したテレビ受信装置の全体的な構成を示した図である。 本発明の実施例１に係る遅延回路の構成を示した図である。 本発明の実施例１に係る遅延回路の構成を模式的に示した図である。 本発明の実施例１に係る遅延回路の動作を説明するためのタイミングチャートである。 本発明の実施例２に係る遅延回路の構成を示した図である。 本発明の実施例２に係る遅延回路の構成を模式的に示した図である。 本発明の実施例３に係る遅延回路の構成を示した図である。 本発明の実施例４に係る遅延回路の構成を示した図である。 映像信号における１Ｈを説明するための図である。 図１０（ａ）はＹ／Ｃ分離回路に適用される櫛形フィルタの構成を示す図である。図１０（ｂ）は色復調回路に適用される櫛形フィルタの構成を示す図である。 遅延回路の構成を示す図である。

符号の説明

１１１、１１２ メモリ単位
Ｃ１〜Ｃ４ キャパシタ
Ｔｉａ、Ｔｉｂ 第１のスイッチング素子
Ｔｏａ、Ｔｏｂ 第２のスイッチング素子
Ｔ１、Ｔ１ａ、Ｔ１ｂ 第３のスイッチング素子
ＦＦ１〜ＦＦ５ フリップフロップ
１２０ シフトレジスタ
１３０、１３５ 制御ビット生成器
１４０、１４５ 電圧固定回路
１５０、１５５ 差動増幅器
Ｌ２０、Ｌ２２ 信号ライン
Ｖｒ 参照電圧

Claims (6)

1. 差動増幅器と、
   キャパシタと、オン時に当該キャパシタに入力信号のサンプリング値を保持させる第１のスイッチング素子と、前記差動増幅器の非反転入力端子に接続される信号ラインと接続されオン時に当該キャパシタに保持されたサンプリング値を出力する第２のスイッチング素子と、を具備したｎ個のメモリ単位と、
   入力されるトリガービットをクロック信号に基づきシフトするｎ＋１個のフリップフロップを直列接続して構成され、前記フリップフロップの出力が、前記ｎ個のメモリ単位の中から選択された前記第１及び／又は前記第２のスイッチング素子をオンさせる制御信号として用いられるシフトレジスタと、
   前記クロック信号のｍ（＞ｎ＋１）周期毎に前記トリガービットを生成して前記シフトレジスタの初段の前記フリップフロップに入力させる制御ビット生成器と、
   前記信号ラインと参照電源との間に設けられオン時に当該信号ラインを前記参照電源の電圧に固定する第３のスイッチング素子と、
   前記シフトレジスタを構成する前記ｎ＋１個のフリップフロップの所定の２出力に基づいて前記第３のスイッチング素子をオンオフさせる制御回路と、
   を有することを特徴とする遅延回路。
2. 請求項１に記載の遅延回路において、
   前記制御回路は、前記シフトレジスタの初段の前記フリップフロップの出力により前記第３のスイッチング素子をオフさせ、前記シフトレジスタの最終段の前記フリップフロップの出力により前記第３のスイッチング素子をオンさせること、を特徴とする遅延回路。
3. 請求項１に記載の遅延回路において、
   前記制御ビット生成器は、
   前記シフトレジスタの初段の前記フリップフロップの出力と同じタイミングで、当該初段のフリップフロップの代替ビットを生成し、
   前記制御回路は、
   前記制御ビット生成器からの代替ビットより前記第３のスイッチング素子をオフさせ、前記シフトレジスタの最終段の前記フリップフロップの出力により前記第３のスイッチング素子をオンさせること、
   を特徴とする遅延回路。
4. 差動増幅器と、
   キャパシタと、オン時に当該キャパシタに入力信号のサンプリング値を保持させる２個の第１のスイッチング素子と、当該キャパシタの両端を前記差動増幅器の反転入力端子と出力端子にそれぞれ接続させてオン時に当該キャパシタに保持されたサンプリング値を出力する２個の第２のスイッチング素子と、を具備したｎ個のメモリ単位と、
   入力されるトリガービットをクロック信号に基づきシフトするｎ＋１個のフリップフロップを直列接続して構成され、前記フリップフロップの出力が、前記ｎ個のメモリ単位の中から選択された前記第１及び／又は前記第２のスイッチング素子をオンさせる制御信号として用いられるシフトレジスタと、
   前記クロック信号のｍ（＞ｎ＋１）周期毎に前記トリガービットを生成して前記シフトレジスタの初段の前記フリップフロップに入力させる制御ビット生成器と、
   前記差動増幅器の出力端子と反転入力端子との間に設けられオン時に前記差動増幅器の出力を前記参照電源の電圧に固定する第３のスイッチング素子と、
   前記シフトレジスタを構成する前記ｎ＋１個のフリップフロップの所定の２出力に基づいて前記第３のスイッチング素子をオンオフさせる制御回路と、
   を有することを特徴とする遅延回路。
5. 請求項４に記載の遅延回路において、
   前記制御回路は、前記シフトレジスタの初段の前記フリップフロップの出力により前記第３のスイッチング素子をオフさせ、前記シフトレジスタの最終段の前記フリップフロップの出力により当該第３のスイッチング素子をオンさせること、を特徴とする遅延回路。
6. 請求項４に記載の遅延回路において、
   前記制御ビット生成器は、
   前記シフトレジスタの初段の前記フリップフロップの出力と同じタイミングで、当該初段のフリップフロップの代替ビットを生成し、
   前記制御回路は、
   前記制御ビット生成器の代替ビットより前記第３のスイッチング素子をオフさせ、前記シフトレジスタの最終段の前記フリップフロップの出力により前記第３のスイッチング素子をオンさせること、
   を特徴とする遅延回路。

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