JP2009260161A - 半導体ウエハの製造方法 - Google Patents
半導体ウエハの製造方法 Download PDFInfo
- Publication number
- JP2009260161A JP2009260161A JP2008109924A JP2008109924A JP2009260161A JP 2009260161 A JP2009260161 A JP 2009260161A JP 2008109924 A JP2008109924 A JP 2008109924A JP 2008109924 A JP2008109924 A JP 2008109924A JP 2009260161 A JP2009260161 A JP 2009260161A
- Authority
- JP
- Japan
- Prior art keywords
- wafer
- protective film
- prime
- main surface
- semiconductor wafer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 36
- 239000004065 semiconductor Substances 0.000 title claims abstract description 32
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 24
- 238000001039 wet etching Methods 0.000 claims abstract description 15
- 230000001681 protective effect Effects 0.000 claims description 31
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 22
- 229920002120 photoresistant polymer Polymers 0.000 claims description 16
- 238000005498 polishing Methods 0.000 claims description 8
- 238000002360 preparation method Methods 0.000 claims description 2
- 239000010408 film Substances 0.000 description 53
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 11
- 229910052814 silicon oxide Inorganic materials 0.000 description 11
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- 238000005530 etching Methods 0.000 description 8
- 239000007789 gas Substances 0.000 description 8
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 7
- 239000000758 substrate Substances 0.000 description 7
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 239000013078 crystal Substances 0.000 description 4
- 230000007547 defect Effects 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 239000007864 aqueous solution Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000000227 grinding Methods 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 238000001179 sorption measurement Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000005979 thermal decomposition reaction Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 238000000927 vapour-phase epitaxy Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/30625—With simultaneous mechanical treatment, e.g. mechanico-chemical polishing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02041—Cleaning
- H01L21/02082—Cleaning product to be cleaned
- H01L21/0209—Cleaning of wafer backside
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/906—Cleaning of wafer as interim step
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/959—Mechanical polishing of wafer
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical Vapour Deposition (AREA)
- Weting (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
Abstract
【課題】搬送トラブル及び後工程における処理不良の防止を可能とする半導体ウエハの製造方法を提供する。
【解決手段】プライムウエハの少なくとも主表面にエピタキシャル成長によってデバイス層を形成した後、少なくともデバイス層を被覆する保護膜を形成し、前記保護膜のうち前記プライムウエハの主表面に対応する部分以外の部分をウエットエッチングによって除去してプライムウエハの主表面に対する裏面に研磨する。さらに、プライムウエハの前記主表面に対応する部分の保護膜をウエットエッチングによって除去する。
【選択図】図２
【解決手段】プライムウエハの少なくとも主表面にエピタキシャル成長によってデバイス層を形成した後、少なくともデバイス層を被覆する保護膜を形成し、前記保護膜のうち前記プライムウエハの主表面に対応する部分以外の部分をウエットエッチングによって除去してプライムウエハの主表面に対する裏面に研磨する。さらに、プライムウエハの前記主表面に対応する部分の保護膜をウエットエッチングによって除去する。
【選択図】図２
Description
本発明は、エピタキシャル層を有する半導体ウエハの製造方法に関するものである。
半導体ウエハを代表するものとしてシリコンウエハが従来から知られており、シリコンウエハには一般的に単結晶シリコン基板であるプライムウエハ（Prime Wafer）や、エピタキシャルウエハ（Epitaxial Wafer：以下、エピウエハと称する）等がある。エピウエハとは、プライムウエハ上に規則的なシリコン原子の配列に倣って、同じ結晶構造を持ったシリコン単結晶の膜を堆積させたウエハのことをいう。
エピウエハの製造方法は、完成したプライムウエハ上に気相成長法（エピタキシャル成長法）によって、シリコン薄膜を堆積させる方法が知られている。具体的には、チャンバー内でプライムウエハを約１１５０度程度で加熱し、チャンバー内にモノシランガスと水素ガスを流入することで、モノシランガスが熱分解をおこしてシリコン原子がプライムウエハの結晶構造に倣って連続的に堆積する。従って、プライムウエハ上に単結晶シリコン薄膜が成長することとなる。
上述したエピウエハの製造方法から、エピウエハはプライムウエハと比較して不純物及び欠陥の少ない結晶層をウエハ表面に有することとなる。すなわち、エピウエハはプライムウエハと比較すると半導体素子を形成する層が高品質であって、半導体素子形成後の半導体デバイスとしても高い信頼性を維持することが可能となる。
また、上述した半導体ウエハを所望の厚さにするための研削方法として、特許文献１に加工精度の高い半導体ウエハの研削方法が開示されている。
特開平−６９８６号公報
上述した気相成長法によって製造されたエピウエハは、図１に示されているように、シリコン基板１１の主表面、側面及び裏面一部に単結晶シリコン薄膜１２（以下、エピ層１２と称する）が被覆された断面構造を有している。また、シリコン基板１１の裏面であってエピ層１２に被覆されていない部分には、シリコン酸化膜１３が形成されている。エピ層１２のシリコン基板１１の裏面に形成された部分（以下、裏面エピ層１２ａと称する）は、モノシランガスと水素ガスがシリコン基板１１の裏面に回りこむことによって形成される本来不要な部分である。例えば裏面エピ層１２ａは、図１（ａ）に示されているように、シリコン酸化膜１３に向かってその厚さが薄くなっている。また、モノシランガスと水素ガスの回りこみによっては、裏面エピ層１２ａの表面には凹凸が形成されることもある。
エピ層のシリコン基板１１の主表面上の部分（以下、主面エピ層１２ｂと称する）が数ｕｍである場合には、裏面エピ層１２ａの厚さが数百ｎｍであるため、主面エピ層１２ｂに比べて裏面エピ層１２ａは無視することができる。しかしながら、主面エピ層１２ｂの厚さが数十ｕｍである場合には、裏面エピ層１２ａの厚さが数ｕｍであるため、以下のような問題点が生じていた。
図１（ｂ）に示されているように、エピウエハ１０を搬送アーム１４に載置すると、裏面エピ層１２ａの形状のためエピウエハ１０の搬送アーム１４に対する密着性が悪く、搬送トラブルの原因になりやすい問題点があった。
図１（ｃ）に示されているように、エピウエハ１０をステッパー１５に吸着させてレジストパターン１６を形成すると、裏面エピ層１２ａの形状によってレジストパターン１６内でのフォーカスが異なため、レジストパターン溝１７の開口形状に凹凸が発生する問題点があった。また、エピウエハ１０とステッパー１５との吸着不良によって処理が不可能となる問題点もあった。
図１（ｄ）に示されているように、エピウエハ１０をステージ１８に載置してウエットエッチングを施した場合において、裏面エピ層１２ａの形状のためエッチングによる溝１９の開口形状に凹凸が発生する問題点があった。
本発明は、以上の如き事情に鑑みてなされたものであり、搬送トラブル及び後工程における処理不良の防止を可能とする半導体ウエハの製造方法を提供する。
上述した課題を解決するために、半導体ウエハの製造方法であって、プライムウエハを準備する準備工程と、前記プライムウエハの少なくとも主表面にエピタキシャル成長によってデバイス層を形成するデバイス層形成工程と、少なくとも前記デバイス層を被覆する保護膜を形成する保護膜形成工程と、前記保護膜のうち前記プライムウエハの主表面に対応する部分以外の部分をウエットエッチングによって除去する第１除去行程と、前記プライムウエハの主表面に対する裏面に研磨を施す研磨工程と、前記保護膜のうち前記プライムウエハの主表面に対応する部分をウエットエッチングによって除去する第２除去工程と、を有する半導体ウエハの製造方法が提供される。
また、前記保護膜形成工程は、前記保護膜のうち前記プライムウエハの主表面に対応する部分上に追加保護膜を形成する追加保護膜形成工程を含んでいても良い。更に、前記第１除去工程において、前記追加保護膜をウエットエッチングによって除去しても良い。
また、前記保護膜はＴＥＯＳ酸化膜であっても良い。更に、前記追加保護膜はネガ型レジスト又はポジ型レジストであっても良い。
プライムウエハの少なくとも主表面にエピタキシャル成長によってデバイス層を形成した後、少なくともデバイス層を被覆する保護膜を形成してプライムウエハの主表面に対する裏面に研磨する故、搬送トラブル及び後工程における処理不良の防止を可能とする半導体ウエハを製造することができる。
以下、本発明の実施例について添付図面を参照しつつ詳細に説明する。
本発明の実施例としての半導体ウエハの製造方法について、図２乃至図４を参照しつつ詳細に説明する。
先ず、半導体基板であるプライムウエハ３１の準備を行い、熱酸化法又はＣＶＤ法等の周知技術によってプライムウエハ３１の裏面全体にシリコン酸化膜の層を形成する。その後、プライムウエハ３１の裏面周辺部分以外に保護板を配置し、プライムウエハ３１の保護板で覆われた以外の部分（すなわち、プライムウエハ３１の裏面周辺部）をエッチングによって除去することでシリコン酸化膜３２を形成する（ステップＳ１）。シリコン酸化膜３２は、プライムウエハ中のアンチモンの外部拡散を防止する効果がある。シリコン酸化膜３２の形成後の断面図を図３（ａ）に示す。なお、プライムウエハ３１の裏面とは、後述する半導体素子が形成されるデバイス層が形成される面の反対側の面のことを定義することとする。
次に、プライムウエハ３１の少なくとも主表面にエピタキシャル成長法によって、後工程で半導体素子が形成されるデバイス層３３（以下、エピ層３３と称する）を形成する（ステップＳ１）。具体的には、チャンンバー内でプライムウエハ３１を約１１５０度で加熱を行い、かかる加熱状態のチャンバー内にモノシランガス及び水素ガスを流入しても良い。エピ層３３の形成後の断面図を図３（ｂ）に示す。なお、本工程をデバイス層形成工程と称する。
図３（ｂ）に示されているように、プライムウエハ３１の主表面上に形成されたエピ層３３の一部分（以下、エピ層主面部３３ａと称する）に対して、プライムウエハ３１の主表面に対する裏面上に形成されたエピ層３３の一部分（以下、エピ層裏面部３３ｂと称する）は、その層の厚さが薄くなっている。これは、エピ層裏面部３３ｂがモノシランガス及び水素ガスの回りこみによって形成されるためである。また、エピ層裏面部３３ｂはモノシランガス及び水素ガスの回り込みによって、プライムウエハ３１の中央部に向かって徐々にその厚さが薄くなっている。なお、シリコン酸化膜３２上には、モノシランガス及び水素ガスの回りこみによってはエピ層３３が形成されていない。
次に、エピ層３３及びシリコン酸化膜３２を被覆する保護膜であるＴＥＯＳ（TetraEthOxySilane：テトラエトキシシラン）酸化膜３４を形成する（ステップＳ３）。例えば、ＴＥＯＳ酸化膜３４の膜厚は約８５００Åであっても良い。ＴＥＯＳ酸化膜３４の形成後の断面図を図３（ｃ）に示す。なお、本工程を保護膜形成工程と称する。
具体的なＴＥＯＳ酸化膜３４の形成方法は、先ずチャンバー内に窒素を流入しつつ約６８０度で１０分間加熱処理をし、その後、毎分１．３度でチャンバー内の温度を上昇させて約７００度にする。次に、ＴＥＯＳ及び酸素をチャンバー内に流入させつつ約７００度で約７０分間熱処理を行う。次に、毎分１．８度でチャンバー内の温度を下げて約６８０度にし、その後、約６８０度の状態で１０分間熱処理を行う。なお、上述したＴＥＯＳ酸化膜３４の形成方法は１例であって、ＴＥＯＳ酸化膜３４の膜厚及び特性等によって上記条件は適宜変更するものとする。
なお、ＴＥＯＳ酸化膜３４以外にもシランをベースとした酸化膜を保護膜として使用しても良い。
次に、ＴＥＯＳ酸化膜３４のうちプライムエハ３１の主表面に対応する部分に、追加保護膜であるネガ型レジスト３５を形成する（ステップＳ４）。ネガ型レジスト３５は、後述するウエットエッチングからプライムエハ３１の主表面に対応する部分のＴＥＯＳ酸化膜３４を保護するために形成される。例えば、ネガ型レジスト３５の膜厚は約８０００Åであっても良い。ネガ型レジスト３５の形成後の断面図を図３（ｄ）に示す。なお、本工程を追加保護膜形成工程と称する。
具体的なネガ型レジスト３５の形成方法は、例えば、約２００度で６０秒間ベーク処理を行い、その後ネガ型レジスト３５を塗布する。ネガ型レジスト３５の塗布後に、約１１０で６０秒間プリベークを行う。なお、上述したネガ型レジスト３５の形成方法は１例であって、ネガ型レジスト３５の膜厚及び特性等によって上記条件は適宜変更するものとする。
また、ネガ型レジスト３５以外にもポジ型レジストを追加保護膜として使用しても良い。
次に、シリコン酸化膜３２、ネガ型レジスト３５並びにＴＥＯＳ酸化膜３５の側面及び底面をウエットエッチングによって除去する（ステップＳ５）。例えば、緩衝フッ酸（ＢＨＦ）の水溶液に約２０分間浸漬させても良い。ウエットエッチング後の断面図を図４（ｅ）に示す。なお、本エッチング工程を第１除去工程とする。
本エッチング工程においては、シリコン酸化膜３２、ネガ型レジスト３５及びＴＥＯＳ酸化膜３５がエッチングによって除去されるが、プライムウエハ３１の主表面に対応した部分上に形成されたＴＥＯＳ酸化膜３５上にはネガ型レジスト３５が形成されているため、かかるＴＥＯＳ酸化膜３５の一部分は除去されず、それ以外の側面及び底面が除去されることとなる。なお、エピ層３３はエッチング溶液には反応しないため、除去されることはない。
本工程において、プライムウエハ３１の主表面に対応した部分上にのみＴＥＯＳ酸化膜３５を残す理由としては、次工程におけるプライムウエハ３１の裏面の研磨時における、プライムウエハ３１の主表面上のエピ層１２の損傷を防止するためである。
次に、プライムウエハ３１の主表面に対する裏面に研磨を施し、プライムウエハ３１の裏面に形成されているエピ層裏面部３３ｂを除去する（ステップＳ６）。エピ層裏面部３３ｂを除去することによって、プライムウエハ３１の裏面全体が露出することとなり、裏面が平坦に加工されることとなる。エピ層裏面部３３ｂの除去後の断面図を図４（ｆ）に示す。なお、本工程を研磨工程と称する。
例えば、エピ層裏面部３３ｂを除去してプライウムウエハ３１の裏面の平坦化方法としては、化学的機械的研磨（ＣＭＰ：Chemical Mechanical Polishing）を利用しても良い。具体的な研磨レートは、毎分１９００Åであっても良い。
次に、ステップＳ５において除去されなかったＴＥＯＳ酸化膜３５の一部（すなわち、プライムウエハ３１の主表面に対応した部分）をウエットエッチングによって除去する（ステップＳ７）。ウエットエッチング方法としてはステップＳ５と同様に、緩衝フッ酸（ＢＨＦ）の水溶液に約２０分間浸漬させても良い。ウエットエッチング後の断面図を図４（ｇ）に示す。なお、本エッチング工程を第２除去工程とする。
以上のように、本実施例における半導体ウエハの製造方法によれば、プライムウエハ３１の少なくとも主表面にエピタキシャル成長によってエピ層３３を形成した後、少なくともエピ層３３を被覆するＴＥＯＳ酸化膜３４を形成してプライムウエハ３１の主表面に対する裏面に研磨する故、搬送トラブル及び後工程における処理不良の防止を可能とする半導体ウエハを製造することができる。
３１ プライムウエハ
３２ シリコン酸化膜
３３ エピ層（デバイス層）
３４ ＴＥＯＳ酸化膜
３５ ネガレジスト
３２ シリコン酸化膜
３３ エピ層（デバイス層）
３４ ＴＥＯＳ酸化膜
３５ ネガレジスト
Claims (5)
- 半導体ウエハの製造方法であって、
プライムウエハを準備する準備工程と、
前記プライムウエハの少なくとも主表面にエピタキシャル成長によってデバイス層を形成するデバイス層形成工程と、
少なくとも前記デバイス層を被覆する保護膜を形成する保護膜形成工程と、
前記保護膜のうち前記プライムウエハの主表面に対応する部分以外の部分をウエットエッチングによって除去する第１除去行程と、
前記プライムウエハの主表面に対する裏面に研磨を施す研磨工程と、
前記保護膜のうち前記プライムウエハの主表面に対応する部分をウエットエッチングによって除去する第２除去工程と、を有する半導体ウエハの製造方法。 - 前記保護膜形成工程は、前記保護膜のうち前記プライムウエハの主表面に対応する部分上に追加保護膜を形成する追加保護膜形成工程を含むことを特徴とする請求項１記載の半導体ウエハの製造方法。
- 前記第１除去工程において、前記追加保護膜をウエットエッチングによって除去することを特徴とする請求項２記載の半導体ウエハの製造方法。
- 前記保護膜はＴＥＯＳ酸化膜であることを特徴とする請求項２又は３記載の半導体ウエハの製造方法。
- 前記追加保護膜はネガ型レジスト又はポジ型レジストであることを特徴とする請求項２乃至４のいずれか１に記載の半導体ウエハの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008109924A JP4951580B2 (ja) | 2008-04-21 | 2008-04-21 | 半導体ウエハの製造方法 |
| US12/382,344 US8093137B2 (en) | 2008-04-21 | 2009-03-13 | Method of manufacturing semiconductor wafer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008109924A JP4951580B2 (ja) | 2008-04-21 | 2008-04-21 | 半導体ウエハの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2009260161A true JP2009260161A (ja) | 2009-11-05 |
| JP4951580B2 JP4951580B2 (ja) | 2012-06-13 |
Family
ID=41201456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008109924A Active JP4951580B2 (ja) | 2008-04-21 | 2008-04-21 | 半導体ウエハの製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8093137B2 (ja) |
| JP (1) | JP4951580B2 (ja) |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6419716A (en) * | 1987-07-14 | 1989-01-23 | Mitsubishi Electric Corp | Manufacture of epitaxial growth wafer |
| JPH01201922A (ja) * | 1988-02-05 | 1989-08-14 | Nec Corp | ウェハーの製造方法 |
| JP2000277469A (ja) * | 1999-03-25 | 2000-10-06 | Sumitomo Electric Ind Ltd | ウエハの裏面研磨方法 |
| JP2002231634A (ja) * | 2001-01-30 | 2002-08-16 | Shin Etsu Handotai Co Ltd | シリコンエピタキシャルウェーハ及びシリコンエピタキシャルウェーハの製造方法 |
| JP2005209862A (ja) * | 2004-01-22 | 2005-08-04 | Komatsu Electronic Metals Co Ltd | 半導体エピタキシャルウェーハの製造方法 |
| JP2006120865A (ja) * | 2004-10-21 | 2006-05-11 | Sumco Corp | 半導体基板の製造方法及び半導体基板 |
| JP2007220974A (ja) * | 2006-02-17 | 2007-08-30 | Sumco Corp | ウェーハおよびその製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH076986A (ja) | 1993-06-16 | 1995-01-10 | Nippondenso Co Ltd | 半導体基板研削方法 |
| US5668045A (en) * | 1994-11-30 | 1997-09-16 | Sibond, L.L.C. | Process for stripping outer edge of BESOI wafers |
| US5937312A (en) * | 1995-03-23 | 1999-08-10 | Sibond L.L.C. | Single-etch stop process for the manufacture of silicon-on-insulator wafers |
-
2008
- 2008-04-21 JP JP2008109924A patent/JP4951580B2/ja active Active
-
2009
- 2009-03-13 US US12/382,344 patent/US8093137B2/en not_active Expired - Fee Related
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6419716A (en) * | 1987-07-14 | 1989-01-23 | Mitsubishi Electric Corp | Manufacture of epitaxial growth wafer |
| JPH01201922A (ja) * | 1988-02-05 | 1989-08-14 | Nec Corp | ウェハーの製造方法 |
| JP2000277469A (ja) * | 1999-03-25 | 2000-10-06 | Sumitomo Electric Ind Ltd | ウエハの裏面研磨方法 |
| JP2002231634A (ja) * | 2001-01-30 | 2002-08-16 | Shin Etsu Handotai Co Ltd | シリコンエピタキシャルウェーハ及びシリコンエピタキシャルウェーハの製造方法 |
| JP2005209862A (ja) * | 2004-01-22 | 2005-08-04 | Komatsu Electronic Metals Co Ltd | 半導体エピタキシャルウェーハの製造方法 |
| JP2006120865A (ja) * | 2004-10-21 | 2006-05-11 | Sumco Corp | 半導体基板の製造方法及び半導体基板 |
| JP2007220974A (ja) * | 2006-02-17 | 2007-08-30 | Sumco Corp | ウェーハおよびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20090263959A1 (en) | 2009-10-22 |
| US8093137B2 (en) | 2012-01-10 |
| JP4951580B2 (ja) | 2012-06-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5018066B2 (ja) | 歪Ｓｉ基板の製造方法 | |
| JP4723446B2 (ja) | エピタキシャルシリコンウェハおよびエピタキシャルシリコンウェハの製造方法 | |
| US7935614B2 (en) | Epitaxially coated silicon wafer and method for producing epitaxially coated silicon wafers | |
| US7922813B2 (en) | Epitaxially coated silicon wafer and method for producing epitaxially coated silicon wafers | |
| TWI424476B (zh) | 磊晶塗覆的矽晶圓及製造磊晶塗覆的矽晶圓的方法 | |
| EP2525390B1 (en) | Method for producing bonded wafer | |
| TWI435377B (zh) | Epitaxial silicon wafers and their manufacturing methods | |
| JP5273150B2 (ja) | シリコンエピタキシャルウェーハの製造方法 | |
| JP4675749B2 (ja) | エピタキシャルウエーハの製造方法 | |
| JP4951580B2 (ja) | 半導体ウエハの製造方法 | |
| US9719189B2 (en) | Process of surface treatment for wafer | |
| JP2020100528A (ja) | 積層体、積層体の製造方法および炭化珪素多結晶基板の製造方法 | |
| JP7294021B2 (ja) | 黒鉛製支持基板の表面処理方法、炭化珪素多結晶膜の成膜方法および炭化珪素多結晶基板の製造方法 | |
| JPH09266214A (ja) | シリコンウェーハの製造方法及びシリコンウェーハ | |
| JP7220844B2 (ja) | ＳｉＣ多結晶基板の製造方法 | |
| JP7255473B2 (ja) | 炭化ケイ素多結晶基板の製造方法 | |
| JPH09266212A (ja) | シリコンウエーハおよびその製造方法 | |
| KR101050679B1 (ko) | 표면 처리 방법, 실리콘 에피텍셜 웨이퍼의 제조 방법 및 실리콘 에피텍셜 웨이퍼 | |
| JP2007250676A (ja) | 異種材料の積層基板の製造方法 | |
| JP6696247B2 (ja) | 半導体装置の製造方法 | |
| JP2011187887A (ja) | エピタキシャルウエハの製造方法 | |
| JP7322371B2 (ja) | 炭化珪素多結晶基板の製造方法 | |
| JP2013055231A (ja) | エピタキシャルウェーハの製造方法 | |
| JP7413768B2 (ja) | 多結晶基板の製造方法 | |
| JP7322408B2 (ja) | 炭化珪素多結晶基板、炭化珪素多結晶膜の製造方法および炭化珪素多結晶基板の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110329 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120207 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120214 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120312 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150316 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4951580 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |