JP2009260071A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】メモリセルトランジスタ及びセレクトトランジスタともに良好な特性を有する優れた半導体装置を提供する。
【解決手段】半導体基板１０上に設けられた第１の下層絶縁膜２０ａと、第１の下層絶縁膜上に設けられた第１の中間絶縁膜３０ａと、第１の中間絶縁膜上に設けられた第１の上層絶縁膜４０ａと、第１の上層絶縁膜上に設けられた第１のゲート電極５０ａと、を有するメモリセルトランジスタ１００ａと、半導体基板上に設けられた第２の下層絶縁膜２０ｂと、第２の下層絶縁膜上に設けられた第２の中間絶縁膜３２ｂと、第２の中間絶縁膜上に設けられた第２の上層絶縁膜４０ｂと、第２の上層絶縁膜上に設けられた第２のゲート電極５０ｂと、を有するセレクトトランジスタ１００ｂと、を備え、第２の中間絶縁膜３２ｂのトラップ密度は、第１の中間絶縁膜３０ａのトラップ密度よりも低い。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関する。
現在、電荷蓄積層に電荷トラップ用の電荷蓄積絶縁膜を用いた電荷トラップ型の不揮発性半導体記憶装置が開発されている（例えば、特許文献１を参照）。この電荷トラップ型の不揮発性半導体記憶装置では、トンネル絶縁膜を通して電荷蓄積絶縁膜に注入された電荷を、電荷蓄積絶縁膜中のトラップ準位にトラップさせることで、電荷蓄積絶縁膜に電荷が蓄積される。代表的な電荷トラップ型の不揮発性半導体記憶装置としては、ＭＯＮＯＳ型或いはＳＯＮＯＳ型の不揮発性半導体記憶装置が知られており、電荷蓄積絶縁膜の材料としては、シリコン窒化膜等が用いられる。
しかしながら、従来の電荷トラップ型の不揮発性半導体記憶装置では、メモリセルトランジスタ及びセレクトトランジスタの両者について十分な検討がなされていなかった。
そのため、従来は、メモリセルトランジスタ及びセレクトトランジスタともに良好な特性を有する優れた半導体装置を得ることが困難であった。
特開２００４−１５８８１０号公報
本発明は、メモリセルトランジスタ及びセレクトトランジスタともに良好な特性を有する優れた半導体装置及びその製造方法を提供することを目的としている。
本発明の第１の視点に係る半導体装置は、半導体基板上に設けられた第１の下層絶縁膜と、前記第１の下層絶縁膜上に設けられた第１の中間絶縁膜と、前記第１の中間絶縁膜上に設けられた第１の上層絶縁膜と、前記第１の上層絶縁膜上に設けられた第１のゲート電極と、を有するメモリセルトランジスタと、前記半導体基板上に設けられ、前記第１の下層絶縁膜と同一の絶縁材料膜で形成された第２の下層絶縁膜と、前記第２の下層絶縁膜上に設けられた第２の中間絶縁膜と、前記第２の中間絶縁膜上に設けられ、前記第１の上層絶縁膜と同一の絶縁材料膜で形成された第２の上層絶縁膜と、前記第２の上層絶縁膜上に設けられ、前記第１のゲート電極と同一の導電材料膜で形成された第２のゲート電極と、を有するセレクトトランジスタと、を備え、前記第２の中間絶縁膜のトラップ密度は、前記第１の中間絶縁膜のトラップ密度よりも低いことを特徴とする。
本発明の第２の視点に係る半導体装置は、半導体基板上に設けられた第１の下層絶縁膜と、前記第１の下層絶縁膜上に設けられた第１の中間絶縁膜と、前記第１の中間絶縁膜上に設けられた第１の上層絶縁膜と、前記第１の上層絶縁膜上に設けられた第１のゲート電極と、を有するメモリセルトランジスタと、前記半導体基板上に設けられ、前記第１の下層絶縁膜と同一の絶縁材料膜で形成された第２の下層絶縁膜と、前記第２の下層絶縁膜上に設けられた第２の中間絶縁膜と、前記第２の中間絶縁膜上に設けられ、前記第１の上層絶縁膜と同一の絶縁材料膜で形成された第２の上層絶縁膜と、前記第２の上層絶縁膜上に設けられ、前記第１のゲート電極と同一の導電材料膜で形成された第２のゲート電極と、を有するセレクトトランジスタと、を備え、前記第２の中間絶縁膜の酸素濃度は、前記第１の中間絶縁膜の酸素濃度よりも高いことを特徴とする。
本発明の第３の視点に係る半導体装置は、半導体基板上に設けられた第１の下層絶縁膜と、前記第１の下層絶縁膜上に設けられた第１の中間絶縁膜と、前記第１の中間絶縁膜上に設けられた第１の上層絶縁膜と、前記第１の上層絶縁膜上に設けられた第１のゲート電極と、を有するメモリセルトランジスタと、前記半導体基板上に設けられ、前記第１の下層絶縁膜と同一の絶縁材料膜で形成された第２の下層絶縁膜と、前記第２の下層絶縁膜上に設けられた第２の中間絶縁膜と、前記第２の中間絶縁膜上に設けられ、前記第１の上層絶縁膜と同一の絶縁材料膜で形成された第２の上層絶縁膜と、前記第２の上層絶縁膜上に設けられ、前記第１のゲート電極と同一の導電材料膜で形成された第２のゲート電極と、を有するセレクトトランジスタと、を備え、前記第２の中間絶縁膜のフッ素濃度は、前記第１の中間絶縁膜のフッ素濃度よりも高いことを特徴とする。
本発明の第４の視点に係る半導体装置の製造方法は、メモリセルトランジスタ及びセレクトトランジスタを備えた半導体装置の製造方法であって、半導体基板上に下層絶縁膜を形成する工程と、前記下層絶縁膜上に中間絶縁膜を形成する工程と、前記中間絶縁膜上に上層絶縁膜を形成する工程と、前記上層絶縁膜上にゲート電極膜を形成する工程と、前記下層絶縁膜、前記中間絶縁膜、前記上層絶縁膜及び前記ゲート電極膜をパターニングして、前記メモリセルトランジスタのゲート構造及び、前記セレクトトランジスタのゲート構造を形成する工程と、を備え、前記セレクトトランジスタの形成領域に形成された前記中間絶縁膜に対して、酸化処理を施すことを特徴とする。
本発明の第５の視点に係る半導体装置の製造方法は、メモリセルトランジスタ及びセレクトトランジスタを備えた半導体装置の製造方法であって、半導体基板上に下層絶縁膜を形成する工程と、前記下層絶縁膜上に中間絶縁膜を形成する工程と、前記中間絶縁膜上に上層絶縁膜を形成する工程と、前記上層絶縁膜上にゲート電極膜を形成する工程と、前記下層絶縁膜、前記中間絶縁膜、前記上層絶縁膜及び前記ゲート電極膜をパターニングして、前記メモリセルトランジスタのゲート構造及び、前記セレクトトランジスタのゲート構造を形成する工程と、を備え、前記メモリセルトランジスタの形成領域に形成された前記中間絶縁膜に対して、欠陥形成処理を施すことを特徴とする。
本発明によれば、メモリセルトランジスタ及びセレクトトランジスタともに良好な特性を有する優れた半導体装置及びその製造方法を提供することが可能である。
まず、実施形態の説明を行う前に、メモリセルトランジスタ及びセレクトトランジスタの両者を形成する場合に想定される課題について説明する。
電荷トラップ型の不揮発性半導体記憶装置の製造方法として、メモリセルトランジスタ及びセレクトトランジスタを同一工程で同時に形成する方法が考えられる。しかしながら、メモリセルトランジスタの電荷蓄積層に電荷が蓄積されるようにトラップ準位密度の高い絶縁膜を形成すると、セレクトトランジスタ形成領域にもトラップ準位密度の高い絶縁膜が形成され、セレクトトランジスタにも電荷が蓄積される。このため、使用時間に応じてセレクトトランジスタの閾値が変動してしまい、最終的にはセレクトトランジスタが正常に機能しなくなるという問題が生じる。また、セレクトトランジスタに電荷が蓄積されないようにトラップ準位密度の低い絶縁膜を形成した場合、メモリセルトランジスタには電荷が蓄積されなくなる。その結果、データの書き込み動作が正確に行われないという問題が生じる。
上記問題を解決する方法として、電荷蓄積層として形成された絶縁膜をセレクトトランジスタ形成領域のみ、エッチングして取り除くことで、メモリセルトランジスタとセレクトトランジスタを作り分ける方法が考えられる。しかし、この方法では、工程数が増加するという問題がある。さらに、メモリセルトランジスタとセレクトトランジスタとでゲート構造の高さが異なるため、ゲート構造形成時のエッチングによって、セレクトトランジスタ周辺付近の半導体基板もエッチングされてしまう。このため、セレクトトランジスタ周辺で半導体基板の表面領域に窪みが発生してしまい、セレクトトランジスタの特性がショートチャネル効果によって劣化するという問題がある。
以下、本発明の実施形態（電荷蓄積層に電荷蓄積絶縁膜を用いた電荷トラップ型の不揮発性半導体記憶装置）について図面を参照して、説明する。なお、各図は全て、ビット線方向（チャネル長方向）に沿った断面図である。また各図の（ａ）はメモリセルトランジスタ形成領域、（ｂ）はセレクトトランジスタ形成領域を示している。
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置の構成を概略的に示している。
図１に示すように、半導体基板（シリコン基板）１０にはソース／ドレイン領域１１ａ、１１ｂを有する素子領域が形成されている。
図１（ａ）に示すように、メモリセルトランジスタ形成領域には、メモリセルトランジスタ１００ａが設けられている。メモリセルトランジスタ１００ａは、トンネル絶縁膜（第１の下層絶縁膜）２０ａと、トンネル絶縁膜２０ａ上に設けられた電荷蓄積絶縁膜（第１の中間絶縁膜）３０ａと、電荷蓄積絶縁膜３０ａ上に設けられたブロック絶縁膜（第１の上層絶縁膜）４０ａと、ブロック絶縁膜４０ａ上に設けられたコントロールゲート電極（第１のゲート電極）５０ａと、を有している。
図１（ｂ）に示すように、セレクトトランジスタ形成領域には、セレクトトランジスタ１００ｂが設けられている。セレクトトランジスタ１００ｂは、トンネル絶縁膜２０ａと同一の絶縁材料膜で形成された絶縁膜（第２の下層絶縁膜）２０ｂと、絶縁膜２０ｂ上に設けられた絶縁膜（第２の中間絶縁膜）３２ｂと、絶縁膜３２ｂ上に設けられ、ブロック絶縁膜４０ａと同一の絶縁材料膜で形成された絶縁膜（第２の上層絶縁膜）４０ｂと、絶縁膜４０ｂ上に設けられ、コントロールゲート電極５０ａと同一の導電材料膜で形成されたゲート電極（第２のゲート電極）５０ｂと、を有している。
電荷蓄積絶縁膜３０ａは、トラップ準位密度が高いシリコン窒化物を主成分として含有する絶縁膜で形成されている。一方、絶縁膜３２ｂは、シリコン酸窒化物を主成分として含有する絶縁膜で形成されている。また、絶縁膜３２ｂは、電荷蓄積絶縁膜３０ａよりも高い酸素濃度を有している。このため、絶縁膜３２ｂは酸素結合によってトラップが減少している。これにより、絶縁膜３２ｂのトラップ準位密度は電荷蓄積絶縁膜３０ａのトラップ準位密度よりも低くなり、絶縁膜３２ｂへの電荷の蓄積を防止することができる。
上述した電荷トラップ型の不揮発性半導体記憶装置では、メモリセルトランジスタ１００ａのコントロールゲート電極５０ａと半導体基板１０の間に適当な電圧を印加することで、トンネル絶縁膜２０ａを介して、半導体基板１０と電荷蓄積絶縁膜３０ａとの間で、電荷の充電が行われる。具体的には、トンネル絶縁膜２０ａを通って電荷蓄積絶縁膜３０ａに注入された電荷を、電荷蓄積絶縁膜３０ａのトラップ準位にトラップさせることで、電荷蓄積絶縁膜３０ａに電荷が蓄積される。
なお、実際の不揮発性半導体記憶装置では、複数のメモリセルトランジスタがワード線方向及びビット線方向に配列されている。代表的には、上述した不揮発性半導体記憶装置として、直列接続された複数のメモリセルトランジスタをセレクトトランジスタ間に設けた構成を有するＮＡＮＤ型不揮発性メモリがあげられる。
上記実施形態によれば、セレクトトランジスタ１００ｂに設けられた中間絶縁膜３２ｂは、メモリセルトランジスタ１００ａに設けられた中間絶縁膜（電荷蓄積絶縁膜）３０ａよりも酸素濃度が高い。したがって、酸素結合によって、トラップ準位密度が低下するため、絶縁膜３２ｂのトラップ準位密度は、電荷蓄積絶縁膜３０ａのトラップ準位密度よりも低くなる。このため、セレクトトランジスタ１００ｂに電圧を印加したときに電荷が絶縁膜３２ｂにトラップされることが防止される。すなわち、絶縁膜３２ｂの電荷トラップに起因したセレクトトランジスタ１００ｂの閾値の変動を抑制することができる。その結果、セレクトトランジスタ１００ｂの誤動作を防止し、安定したセレクトトランジスタ特性を得る事ができる。一方、メモリセルトランジスタには、高いトラップ順位密度を有する電荷蓄積絶縁膜３０ａが形成されているため、確実に電荷を蓄積することができる。従って、本実施形態では、特性及び信頼性に優れた不揮発性半導体記憶装置を得る事が可能となる。
次に、本実施形態に係る半導体装置の製造方法を、図２〜図５を参照して説明する。
先ず、図２に示すように、半導体基板１０上に、トンネル絶縁膜用の下層絶縁膜２０として、厚さ２〜６ｎｍ程度のシリコン酸化膜を熱酸化法によって形成する。なお、この後、表面を７００〜９００度のＮＯ雰囲気に暴露してシリコン酸化膜に窒素を導入すると、トンネル絶縁膜２０のストレス耐性が更に向上する。続いて、下層絶縁膜２０上に電荷蓄積絶縁膜用の中間絶縁膜３０として、厚さ５〜１０ｎｍ程度のトラップ準位密度の高いシリコン窒化膜をＬＰＣＶＤ（low pressure chemical vapor deposition）法を用い、ＳｉＨ2Ｃｌ2（dichlorosilane：ＤＣＳ）及びＮＨ3雰囲気中で堆積する。なお、中間絶縁膜として、シリコン窒化膜を用いたが、トラップ準位密度の低下しない範囲であるならば、シリコン酸窒化膜を用いても良い。
次に、図３に示すように、全面にフォトレジストを塗布し、リソグラフィプロセスを用いて、セレクトトランジスタ形成領域に塗布されたフォトレジストを除去する。続いて、例えばプラズマドーピング法を用いて、ボロンやフッ素といったシリコン窒化膜の酸化レートを増幅させる元素（酸化促進剤）を導入する。図３（ａ）に示すように、メモリセルトランジスタ形成領域はフォトレジスト膜３００ａによりマスクされている。また、図３（ｂ）に示すように、セレクトトランジスタ形成領域はフォトレジストが除去されている。したがって、セレクトトランジスタ形成領域の中間絶縁膜３０に、酸化促進剤が導入される（酸化促進処理）。その結果、セレクトトランジスタ形成領域に形成された中間絶縁膜３０は、酸化されやすい中間絶縁膜３１となる。
なお、シリコン窒化膜（中間絶縁膜）の酸化レートを増幅させる方法としてアルゴン、キセノン等の希ガス元素やシリコン、窒素、酸素等をイオン注入する方法を用いても良い。つまり、イオン注入によって、シリコン窒化膜中のシリコン及び窒素の結合（Ｓｉ−Ｎボンド）にダメージを導入する。このようにシリコン窒化膜中に欠陥を形成することにより、Ｓｉ−Ｎボンドが容易に切断され、シリコン窒化膜の酸化レートを増幅させることが可能となる。また、上述の元素以外でも、シリコン窒化膜の酸化レートを増幅する目的であれば、酸化促進処理として、どんな元素を導入しても良い。
次に、図４に示すように、フォトレジスト膜３００ａを剥離する。その後、中間絶縁膜３０、３１の表面を、６００〜１０００度の酸化性雰囲気中に曝し、熱処理（酸化処理）を施す。その結果、酸化促進処理が施された中間絶縁膜３１は選択的に酸化され、シリコン酸窒化膜３２に変化しトラップ準位密度は著しく低下する。また、酸化促進処理が施されていない中間絶縁膜３０は、１ｎｍ程度の厚さだけ表面が酸化されるにとどまるため、トラップ準位密度は殆ど低下しない。
酸化性雰囲気中の熱処理で使用される酸化剤としては、酸素（Ｏ2）及び水蒸気（Ｈ2Ｏ）が、セレクトトランジスタ形成領域及びメモリセルトランジスタ形成領域の酸化の選択性を持たせる上で好ましい。なお、オゾン（Ｏ3）や酸素ラジカル（Ｏ＊）といった酸化剤は、酸化力が強いため、酸化の選択性が低くなる。その結果、酸化促進処理が施されない中間絶縁膜３０まで酸化されてしまうおそれがある。
続いて、全面に、ブロック絶縁膜用の上層絶縁膜４０として、厚さ６〜１５ｎｍ程度のシリコン酸化膜を、ＤＣＳとＮ2Ｏを用いて、ＬＰＣＶＤ法で堆積する。次に、上層絶縁膜４０上に、ゲート電極膜５０として、ポリシリコン膜をＬＰＣＶＤ法で堆積する。なお、上層絶縁膜４０として、厚さ１５〜３０ｎｍ程度のアルミナ膜（Ａｌ2Ｏ3）をＴＭＡ（trimethyl aluminum）とＨ2Ｏを用いてＡＬＤ（atomic layer deposition）法で形成してもよい。また、ゲート電極膜５０は、金属材料を用いて形成してもよい。
次に、図５に示すように、ゲート電極膜５０上に、フォトレジスト膜５００ａ、５００ｂのパターンを形成する。
次に、フォトレジスト膜５００ａ及び５００ｂをマスクとして、ゲート電極膜５０、上層絶縁膜４０、中間絶縁膜３０、３２、下層絶縁膜２０をＲＩＥ（reactive ion etching）法でエッチングする。その結果、図６（ａ）に示すように、半導体基板１０上に設けられたトンネル絶縁膜２０ａと、電荷蓄積絶縁膜３０ａと、ブロック絶縁膜４０ａと、コントロールゲート電極５０ａと、からなるメモリセルトランジスタ１００ａのゲート構造が形成される。また、図６（ｂ）に示すように、半導体基板１０上に設けられた絶縁膜２０ｂと、絶縁膜３２ｂと、絶縁膜４０ｂと、ゲート電極５０ｂと、からなるセレクトトランジスタ１００ｂのゲート構造が形成される。絶縁膜２０ｂ、３２ｂ及び４０ｂの積層膜がセレクトトランジスタのゲート絶縁膜となる。
この後、例えばフォトレジスト膜５００ａ、５００ｂ及びゲート電極５０ａ、５０ｂ等をマスクとして用いて、半導体基板１０の表面領域にヒ素等の不純物元素をイオン注入する。その後、フォトレジスト膜５００ａ、５００ｂを剥離し、さらに、熱処理を行うことで、図１に示すように、ソース／ドレイン領域１１ａ、１１ｂが形成される。
その後、周知の工程、つまり層間絶縁膜（図示せず）を形成する工程、さらに配線（図示せず）等を形成する工程を経て、不揮発性半導体記憶装置が得られる。
上記実施形態によれば、中間絶縁膜３０上にフォトレジスト３００ａを形成した後、セレクトトランジスタ形成領域の中間絶縁膜３０に酸化促進処理を施し、酸化促進処理が施された中間絶縁膜３１を形成する。次に、フォトレジスト３００ａを剥離し、酸化性雰囲気中で熱処理を行う。このとき、メモリセルトランジスタ形成領域の中間絶縁膜３０は、酸化促進処理が施されないため、殆ど酸化されることはない。これに対して、セレクトトランジスタ形成領域の絶縁膜３１は酸化促進処理が施されているため、選択的に酸化され、酸化された絶縁膜３２が形成される。したがって、セレクトトランジスタ形成領域の絶縁膜３２は、メモリセルトランジスタ形成領域の絶縁膜３０よりも酸素濃度が高くトラップ準位密度が低い。このため、セレクトトランジスタ１００ｂに電圧を印加した際の絶縁膜３２ｂへの電荷トラップを防止することができる。すなわち、絶縁膜３２ｂへの電荷トラップに起因したセレクトトランジスタ１００ｂの閾値の変動を抑制することが可能となる。その結果、セレクトトランジスタ１００ｂの誤動作を防止し、安定したセレクトトランジスタ特性を得る事ができる。また、メモリセルトランジスタ１００ａに設けられた電荷蓄積絶縁膜３０ａは、十分なトラップ準位密度を有しているため、確実に電荷を蓄積することができる。このため、特性及び信頼性に優れた、メモリセルトランジスタ及びセレクトトランジスタを有する不揮発性半導体記憶装置を、少ない工程数で得る事が可能となる。
また、本実施形態では、セレクトトランジスタ形成領域の中間絶縁膜を選択的に酸化するため、セレクトトランジスタ形成領域の中間絶縁膜を除去しなくても、トラップ準位密度の低い良質のゲート絶縁膜を得ることができる。そのため、本実施形態では、メモリセルトランジスタ及びセレクトトランジスタの高さを同じにすることができる。このため、エッチング時に、セレクトトランジスタ付近の半導体基板の表面領域がエッチングされて、窪みが生じるといった問題を回避することが可能である。
（変形例１）
次に、図７、８及び９を用いて第１の実施形態の第１の変形例を説明する。なお、基本的な構造及び、基本的な製造方法は、上述した実施形態と同様である。したがって、上述した実施形態で説明した事項及び上述した実施形態から容易に類推可能な事項についての説明は省略する。
上述した実施形態では、図３に示すように、セレクトトランジスタ形成領域の中間絶縁膜３０に酸化促進剤を導入し、絶縁膜３１を形成した。その後、図４の工程で酸化促進剤を導入した絶縁膜３１を選択的に酸化し、絶縁膜３２を形成した。本変形例では酸化処理を施すタイミングが異なる。
本変形例では、図３の工程の後、図７に示すように、酸化処理を施さずに、絶縁膜３１上に上層絶縁膜４０及びゲート電極膜５０を形成する。その後、図８に示すように、ゲート電極膜５０上に、フォトレジスト膜５００ａ、５００ｂのパターンを形成する。
次に、フォトレジスト膜５００ａ及び５００ｂをマスクとして、ゲート電極膜５０、上層絶縁膜４０、中間絶縁膜３０、３１、下層絶縁膜２０をＲＩＥ（reactive ion etching）法でエッチングする。その結果、図９（ａ）に示すように、半導体基板１０上に設けられたトンネル絶縁膜２０ａと、電荷蓄積絶縁膜３０ａと、ブロック絶縁膜４０ａと、コントロールゲート電極５０ａと、からなるメモリセルトランジスタ１００ａのゲート構造が形成される。また、図９（ｂ）に示すように、半導体基板１０上に設けられた絶縁膜２０ｂと、絶縁膜３１ｂと、絶縁膜４０ｂと、ゲート電極５０ｂと、からなるセレクトトランジスタ１１０ｂのゲート構造が形成される。絶縁膜２０ｂ、３１ｂ及び４０ｂの積層膜がセレクトトランジスタのゲート絶縁膜となる。
この後、フォトレジスト膜５００ａ、５００ｂ及びゲート電極５０ａ、５０ｂ等をマスクとして用いて、半導体基板１０の表面領域にヒ素等の不純物元素をイオン注入する。フォトレジスト膜５００ａ、５００ｂを剥離した後、６００〜１０００度の酸化性雰囲気中で熱処理（酸化処理）を行うことで、セレクトトランジスタ形成領域の絶縁膜３１ｂ全体が酸化され、電荷トラップの少ないシリコン酸窒化膜に変化する。一方、メモリセルトランジスタ領域の絶縁膜３０ａには酸化促進処理が施されていないため、絶縁膜３０ａは側壁部分のみが酸化されるだけであり、トラップ準位密度は殆ど低下しない。
以上のように、本変形例においても、上述した実施形態と同様に、セレクトトランジスタ形成領域の中間絶縁膜３０に対して選択的に酸化促進処理を行う。そのため、上述した実施形態と同様、メモリセルトランジスタではトラップ準位密度の高い電荷蓄積絶縁膜が得られ、電荷を確実に蓄積することができる。また、セレクトトランジスタでは、トラップ準位密度の低い優れたゲート絶縁膜を得ることができる。したがって、特性及び信頼性に優れたメモリセルトランジスタ及びセレクトトランジスタを有する不揮発性半導体記憶装置を、少ない工程数で得ることが可能となる。
また、本変形例では、酸化性雰囲気中での熱処理を、メモリセルトランジスタ１００ａ及びセレクトトランジスタ１１０ｂのゲート構造形成後に行う。この酸化性雰囲気中での熱処理により、ゲート電極の側壁を同時に酸化することができる。したがって、本実施形態では、ゲート電極の側壁の酸化処理と、セレクトトランジスタ形成領域の中間絶縁膜の酸化処理とをかねることができ、より製造工程を簡略化することができる。
（変形例２）
次に、図１０を用いて第１の実施形態の第２の変形例を説明する。なお、基本的な構造及び、基本的な製造方法は、上述した実施形態と同様である。したがって、上述した実施形態で説明した事項及び上述した実施形態から容易に類推可能な事項についての説明は省略する。
本変形例では、図３の工程で、フォトレジスト膜３００ａを形成した後、図１０に示すように、１００〜２００度の低温で、酸素プラズマ処理を行い、セレクトトランジスタ形成領域の中間絶縁膜３０を選択的にプラズマ酸化してトラップ準位密度の低い絶縁膜３２に変換する。なお、第１の実施形態と同様に、酸化処理を施す前に、予めボロンやフッ素といったシリコン窒化膜の酸化レートを増幅させる元素（酸化促進剤）を導入しておいても良い。また、予めアルゴン、キセノン等の希ガス元素やシリコン、窒素、酸素等をイオン注入して、酸化が促進されるようなダメージを導入しておいても良い。酸化促進剤やダメージを導入することで、より効率良く酸化を行うことが可能となる。フォトレジスト３００ａを剥離したあとの基本的な工程は上述した実施形態と同様であり、上述した実施形態で説明した不揮発性半導体記憶装置と同様の不揮発性半導体記憶装置が得られる。
以上のように、本変形例でも、第１の実施形態と同様にセレクトトランジスタ形成領域の中間絶縁膜３０が選択的に酸化される。そのため、上述した実施形態と同様、メモリセルトランジスタではトラップ準位密度の高い電荷蓄積絶縁膜が得られ、電荷を確実に蓄積することができる。また、セレクトトランジスタでは、トラップ準位密度の低い優れたゲート絶縁膜を得ることができる。したがって、特性及び信頼性に優れたメモリセルトランジスタ及びセレクトトランジスタを有する不揮発性半導体記憶装置を、少ない工程数で得ることが可能となる。
（第２の実施形態）
図１１は、本発明の第２の実施形態に係る半導体装置の構成を概略的に示している。
なお、基本的な構造及び、基本的な製造方法は、上述した第１の実施形態と同様である。したがって、上述した第１の実施形態で説明した事項及び上述した実施形態から容易に類推可能な事項についての説明は省略する。
本実施形態も第１の実施形態と同様、メモリセルトランジスタ１００ａの電荷蓄積絶縁膜（中間絶縁膜）３０ａは、トラップ準位密度が高いシリコン窒化物を主成分として含有する絶縁膜で形成されている。一方、セレクトトランジスタ１２０ｂの絶縁膜（中間絶縁膜）３３ｂは、フッ素を含有するシリコン窒化物を主成分として含有する絶縁膜で形成されている。絶縁膜３３ｂは、電荷蓄積絶縁膜３０ａよりも高いフッ素濃度を有している。このため、絶縁膜３３ｂ中の未結合手（ダングリングボンド）はフッ素によって終端しており、トラップ準位密度が減少している。その結果、絶縁膜３３ｂのトラップ準位密度は、電荷蓄積絶縁膜３０ａのトラップ準位密度よりも大幅に低くなり、絶縁膜３３ｂへの電荷の蓄積を防止することができる。
このように本実施形態によれば、セレクトトランジスタ１２０ｂに設けられた中間絶縁膜３３ｂは、メモリセルトランジスタ１００ａに設けられた中間絶縁膜（電荷蓄積絶縁膜）３０ａよりもフッ素濃度が高い。このため、フッ素によって未結合手（ダングリングボンド）を終端し、トラップ準位密度が低くなる。その結果、セレクトトランジスタ１２０ｂに電圧を印加したときに電荷が絶縁膜３３ｂにトラップされることが防止される。すなわち、絶縁膜３３ｂの電荷トラップに起因したセレクトトランジスタ１２０ｂの閾値の変動を抑制することが可能となる。その結果、セレクトトランジスタ１２０ｂの誤動作を防止し、安定したセレクトトランジスタ特性を得る事ができる。一方、メモリセルトランジスタには高いトラップ準位密度を有する電化蓄積絶縁膜３０ａが形成されているため、確実に電荷を蓄積することができる。したがって、本実施形態では、特性及び信頼性に優れた不揮発性半導体記憶装置を得る事が可能となる。
次に、本実施形態に係る半導体装置の製造方法を、図１２〜図１５を参照して説明する。
第１の実施形態の図２の工程の後、図１２に示すように、全面にフォトレジストを塗布し、リソグラフィプロセスを用いて、セレクトトランジスタ形成領域に塗布されたフォトレジストを除去する。続いて、シリコン窒化膜で形成された中間絶縁膜内のダングリングボンドを終端させるように適量のフッ素を、イオン注入法、またはプラズマドーピング法により導入する。フッ素は、大量に導入すると、大きな酸化促進作用が生じるが、少量であれば、酸化促進作用はあまり起こらず、むしろシリコン窒化膜中のダングリングボンドを終端させ、トラップ準位密度を減少させる効果がある。図１２（ａ）に示すように、メモリセルトランジスタ形成領域はフォトレジスト膜３００ａによりマスクされている。また、図１２（ｂ）に示すように、セレクトトランジスタ形成領域はフォトレジストが除去されている。したがって、セレクトトランジスタ形成領域の中間絶縁膜３０に対して選択的にフッ素が導入される。その結果、セレクトトランジスタ形成領域に形成された中間絶縁膜３０は、トラップ準位密度の低い中間絶縁膜３３となる。
以後の基本的な工程は第１の実施形態と同様である。すなわち、図１３に示すように、フォトレジスト膜３００ａを剥離した後、第１の実施形態と同様にして、絶縁膜３０及び絶縁膜３３上に、ブロック絶縁膜用の上層絶縁膜及び４０、ゲート電極膜５０を形成する。続いて、図１４に示すように、ゲート電極膜５０上に、フォトレジスト膜５００ａ、５００ｂを形成する。さらに、図１５に示すように、第１の実施形態と同様にして、エッチング（パターニング）を行う。
その結果、図１５（ａ）に示すように、半導体基板１０上に設けられたトンネル絶縁膜２０ａと、電荷蓄積絶縁膜３０ａと、ブロック絶縁膜４０ａと、コントロールゲート電極５０ａと、からなるメモリセルトランジスタ１００ａのゲート構造が形成される。また、図１５（ｂ）に示すように、半導体基板１０上に設けられた絶縁膜２０ｂと、絶縁膜３３ｂと、絶縁膜４０ｂと、ゲート電極５０ｂと、からなるセレクトトランジスタ１２０ｂのゲート構造が形成される。
以後の工程も第１の実施形態と同様であり、図１１に示すような不揮発性半導体記憶装置が得られる。
上記実施形態によれば、中間絶縁膜３０上にフォトレジスト３００ａを形成した後、セレクトトランジスタ形成領域の中間絶縁膜３０に適量のフッ素を導入し、フッ素を含有した絶縁膜３３を形成する。その結果、セレクトトランジスタ形成領域の中間絶縁層３３は、メモリセルトランジスタ形成領域の中間絶縁膜３０よりもフッ素濃度が高くなる。セレクトトランジスタ形成領域の電荷蓄積絶縁膜３０にフッ素が導入されることにより、セレクトトランジスタ形成領域の電荷蓄積絶縁膜３０中のダングリングボンドがフッ素によって終端させられる。このため、セレクトトランジスタ形成領域の中間絶縁膜３０中のトラップ準位は減少する。したがって、セレクトトランジスタ１２０ｂに電圧を印加した際の絶縁膜３３ｂヘの電荷トラップを防止することができる。すなわち、絶縁膜３３ｂへの電荷トラップに起因したセレクトトランジスタ１２０ｂの閾値の変動を抑制することが可能となる。その結果、セレクトトランジスタ１２０ｂの誤動作を防止し、安定したセレクトトランジスタ特性を得る事ができる。また、メモリセルトランジスタ１００ａに設けられた電荷蓄積絶縁膜３０ａは、十分なトラップ準位密度を有しているため、確実に電荷を蓄積することができる。このため、第１の実施形態と同様に、特性及び信頼性に優れたメモリセルトランジスタ及びセレクトトランジスタを有する不揮発性半導体記憶装置を少ない工程数で得る事が可能となる。
（第３の実施形態）
図１６は、本発明の第３の実施形態に係る半導体装置の構成を概略的に示している。なお、基本的な構造及び、基本的な製造方法は、上述した第１の実施形態と同様である。したがって、第１の実施形態で説明した事項及び上述した実施形態から容易に類推可能な事項についての説明は省略する。
本実施形態では、セレクトトランジスタ１３０ｂの絶縁膜（中間絶縁膜）６０ｂは、トラップ準位密度が非常に低いシリコン窒化物を主成分として含有する絶縁膜で形成されている。一方、メモリセルトランジスタ１３０ａの中間絶縁膜（電荷蓄積絶縁膜）６２ａは、トラップ準位密度の高いシリコン窒化物を主成分として含有する絶縁膜で形成されている。
このように本実施形態によれば、メモリセルトランジスタ１３０ａに設けられた中間絶縁膜６２ａのトラップ準位密度は、セレクトトランジスタ１３０ｂに設けられた中間絶縁膜６０ｂのトラップ準位密度よりも高く、中間絶縁膜６０ｂのトラップ準位密度は非常に低い。このため、絶縁膜６０ｂの電荷トラップに起因したセレクトトランジスタ１３０ｂの閾値の変動を抑制することができる。その結果、セレクトトランジスタ１３０ｂの誤動作を防止し、安定したセレクトトランジスタ特性を得る事ができる。一方、メモリセルトランジスタには高いトラップ準位密度を有する電荷蓄積絶縁膜６２ａが形成されているため、確実に電荷を蓄積することができる。したがって、本実施形態では、特性及び信頼性に優れた不揮発性半導体記憶装置を得ることが可能となる。
次に、本実施形態に係る半導体装置の製造方法を、図１７〜図２１を参照して説明する。
先ず、図１７に示すように、半導体基板１０上に、トンネル絶縁膜用の下層絶縁膜２０として、厚さ２〜６ｎｍ程度のシリコン酸化膜を熱酸化法によって形成する。この後、表面を７００〜９００度のＮＯ雰囲気に暴露してシリコン酸化膜に窒素を導入すると、トンネル絶縁膜２０のストレス耐性が更に向上する。続いて、下層絶縁膜２０上に中間絶縁膜６０として、厚さ５〜１０ｎｍ程度のトラップ準位密度が非常に低いシリコン窒化膜を、３００度〜４００度の低温でＡＬＤ法を用い、ＤＣＳ及びＮ2 ＊（Ｎ2ラジカル）を交互に供給することによって堆積する。なお、Ｎ2 ＊の代わりにＮ＊（Ｎラジカル）あるいはＮＨ＊（ＮＨラジカル）を使用しても良い。このようにして、下層絶縁膜２０上に、トラップ密度の非常に低いシリコン窒化膜６０が形成される。このようにして形成されたシリコン窒化膜６０は、一般的なシリコン窒化膜に比べて窒素の比率が多くなっている。
次に、図１８に示すように、全面にフォトレジストを塗布し、リソグラフィプロセスを用いて、メモリセルトランジスタ形成領域に塗布されたフォトレジストを除去する。続いて、Ｈｅ、Ａｒ、Ｘｅ等のプラズマに暴露するか、または、低加速でＡｒ、Ｘｅ等の希ガスやＳｉ、Ｎ等のイオンを注入することによって、シリコン窒化膜６０中に欠陥を形成する。なお、上述の方法以外でも、シリコン窒化膜６０にトラップの元となる欠陥を導入する目的であれば、他の方法を用いてもよい。
図１８（ｂ）に示すように、セレクトトランジスタ形成領域はフォトレジスト膜３００ｂによりマスクされている。また、図１８（ａ）に示すように、メモリセルトランジスタ形成領域はフォトレジストが除去されているために、メモリセルトランジスタ形成領域の中間絶縁膜６０にのみ欠陥が導入される（欠陥形成処理）。その結果、メモリセルトランジスタ形成領域に形成された絶縁膜６０は、多くの欠陥が形成された電荷蓄積絶縁膜６１となる。
次に、図１９に示すように、フォトレジスト膜３００ｂを剥離する。その後、絶縁膜６０及び６１の表面を、７００〜１０００度の非酸化性雰囲気中に曝し、熱処理を施す。熱処理によって、欠陥が導入された絶縁膜６１の耐酸化性が増加するとともに、電荷保持特性劣化の原因となる浅いトラップ準位が除去され、絶縁膜６２となる。この熱処理では、非酸化性雰囲気がシリコン窒化膜の酸化防止の観点からは好ましいが、微量に酸素を添加した雰囲気でも問題ない。その後、第１の実施形態と同様にして、絶縁膜６０及び絶縁膜６２上に、ブロック絶縁膜用の上層絶縁膜及び４０、ゲート電極膜５０を形成する。続いて、図２０に示すように、ゲート電極膜５０上に、フォトレジスト膜５００ａ、５００ｂを形成する。さらに、図２１に示すように、第１の実施形態と同様にして、エッチング（パターニング）を行う。
その結果、図２１（ａ）に示すように、半導体基板１０上に設けられたトンネル絶縁膜２０ａと、電荷蓄積絶縁膜６２ａと、ブロック絶縁膜４０ａと、コントロールゲート電極５０ａと、からなるメモリセルトランジスタ１３０ａのゲート構造が形成される。また、図２１（ｂ）に示すように、半導体基板１０上に設けられた絶縁膜２０ｂと、絶縁膜６０ｂと、絶縁膜４０ｂと、ゲート電極５０ｂと、からなるセレクトトランジスタ１３０ｂのゲート構造が形成される。
以後の工程も第１の実施形態と同様であり、図１６に示すような不揮発性半導体記憶装置が得られる。
このように本実施形態によれば、下層絶縁膜２０上にトラップ準位密度の非常に低い中間絶縁膜６０を形成した後、メモリセルトランジスタ形成領域の中間絶縁膜６０に欠陥形成処理を施す。その結果、メモリトランジスタの中間絶縁膜６２ａには、欠陥が形成され、トラップ準位が大幅に増加する。このため、メモリセルトランジスタの中間絶縁膜６２ａは電荷蓄積絶縁膜として機能し、データの書き込み動作及び消去動作が正確に行われる。また、セレクトトランジスタの中間絶縁膜６０ｂは、トラップ準位密度が非常に低い材料で形成されているため、絶縁膜６２ａへの電荷トラップに起因したセレクトトランジスタ１３０ｂの閾値の変動を抑制することが可能となる。その結果、メモリセルトランジスタ１３０ａ及びセレクトトランジスタ１３０ｂの誤動作を防止し、安定したトランジスタ特性を得る事ができる。このため、特性及び信頼性に優れたメモリセルトランジスタ及びセレクトトランジスタを有する不揮発性半導体記憶装置を少ない工程数で得る事が可能となる。
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出される。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば、発明として抽出され得る。
本発明の第１の実施形態に係る半導体装置の構成を模式的に示した断面図である。 本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。 本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。 本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。 本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。 本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。 本発明の第１の実施形態の第１の変形例に係る半導体装置の製造工程の一部を模式的に示した断面図である。 本発明の第１の実施形態の第１の変形例に係る半導体装置の製造工程の一部を模式的に示した断面図である。 本発明の第１の実施形態の第１の変形例に係る半導体装置の製造工程の一部を模式的に示した断面図である。 本発明の第１の実施形態の第２の変形例に係る半導体装置の製造工程の一部を模式的に示した断面図である。 本発明の第２の実施形態に係る半導体装置の構成を模式的に示した断面図である。 本発明の第２の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。 本発明の第２の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。 本発明の第２の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。 本発明の第２の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。 本発明の第３の実施形態に係る半導体装置の構成を模式的に示した断面図である。 本発明の第３の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。 本発明の第３の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。 本発明の第３の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。 本発明の第３の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。 本発明の第３の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
符号の説明
１０…半導体基板
２０ａ、２０ｂ…下層絶縁膜
３０ａ、３２ｂ、３３ｂ、６０ｂ、６２ａ…中間絶縁膜
４０ａ、４０ｂ…上層絶縁膜
５０ａ、５０ｂ…ゲート電極
１００ａ、１３０ａ…メモリセルトランジスタ
１００ｂ、１２０ｂ、１３０ｂ…セレクトトランジスタ

Claims (5)

  1. 半導体基板上に設けられた第１の下層絶縁膜と、前記第１の下層絶縁膜上に設けられた第１の中間絶縁膜と、前記第１の中間絶縁膜上に設けられた第１の上層絶縁膜と、前記第１の上層絶縁膜上に設けられた第１のゲート電極と、を有するメモリセルトランジスタと、
    前記半導体基板上に設けられ、前記第１の下層絶縁膜と同一の絶縁材料膜で形成された第２の下層絶縁膜と、前記第２の下層絶縁膜上に設けられた第２の中間絶縁膜と、前記第２の中間絶縁膜上に設けられ、前記第１の上層絶縁膜と同一の絶縁材料膜で形成された第２の上層絶縁膜と、前記第２の上層絶縁膜上に設けられ、前記第１のゲート電極と同一の導電材料膜で形成された第２のゲート電極と、を有するセレクトトランジスタと、を備え、
    前記第２の中間絶縁膜のトラップ密度は、前記第１の中間絶縁膜のトラップ密度よりも低いことを特徴とする半導体装置。
  2. 半導体基板上に設けられた第１の下層絶縁膜と、前記第１の下層絶縁膜上に設けられた第１の中間絶縁膜と、前記第１の中間絶縁膜上に設けられた第１の上層絶縁膜と、前記第１の上層絶縁膜上に設けられた第１のゲート電極と、を有するメモリセルトランジスタと、
    前記半導体基板上に設けられ、前記第１の下層絶縁膜と同一の絶縁材料膜で形成された第２の下層絶縁膜と、前記第２の下層絶縁膜上に設けられた第２の中間絶縁膜と、前記第２の中間絶縁膜上に設けられ、前記第１の上層絶縁膜と同一の絶縁材料膜で形成された第２の上層絶縁膜と、前記第２の上層絶縁膜上に設けられ、前記第１のゲート電極と同一の導電材料膜で形成された第２のゲート電極と、を有するセレクトトランジスタと、を備え、
    前記第２の中間絶縁膜の酸素濃度は、前記第１の中間絶縁膜の酸素濃度よりも高いことを特徴とする半導体装置。
  3. 半導体基板上に設けられた第１の下層絶縁膜と、前記第１の下層絶縁膜上に設けられた第１の中間絶縁膜と、前記第１の中間絶縁膜上に設けられた第１の上層絶縁膜と、前記第１の上層絶縁膜上に設けられた第１のゲート電極と、を有するメモリセルトランジスタと、
    前記半導体基板上に設けられ、前記第１の下層絶縁膜と同一の絶縁材料膜で形成された第２の下層絶縁膜と、前記第２の下層絶縁膜上に設けられた第２の中間絶縁膜と、前記第２の中間絶縁膜上に設けられ、前記第１の上層絶縁膜と同一の絶縁材料膜で形成された第２の上層絶縁膜と、前記第２の上層絶縁膜上に設けられ、前記第１のゲート電極と同一の導電材料膜で形成された第２のゲート電極と、を有するセレクトトランジスタと、を備え、
    前記第２の中間絶縁膜のフッ素濃度は、前記第１の中間絶縁膜のフッ素濃度よりも高いことを特徴とする半導体装置。
  4. メモリセルトランジスタ及びセレクトトランジスタを備えた半導体装置の製造方法であって、
    半導体基板上に下層絶縁膜を形成する工程と、
    前記下層絶縁膜上に中間絶縁膜を形成する工程と、
    前記中間絶縁膜上に上層絶縁膜を形成する工程と、
    前記上層絶縁膜上にゲート電極膜を形成する工程と、
    前記下層絶縁膜、前記中間絶縁膜、前記上層絶縁膜及び前記ゲート電極膜をパターニングして、前記メモリセルトランジスタのゲート構造及び、前記セレクトトランジスタのゲート構造を形成する工程と、を備え、
    前記セレクトトランジスタの形成領域に形成された前記中間絶縁膜に対して、酸化処理を施すことを特徴とする半導体装置の製造方法。
  5. メモリセルトランジスタ及びセレクトトランジスタを備えた半導体装置の製造方法であって、
    半導体基板上に下層絶縁膜を形成する工程と、
    前記下層絶縁膜上に中間絶縁膜を形成する工程と、
    前記中間絶縁膜上に上層絶縁膜を形成する工程と、
    前記上層絶縁膜上にゲート電極膜を形成する工程と、
    前記下層絶縁膜、前記中間絶縁膜、前記上層絶縁膜及び前記ゲート電極膜をパターニングして、前記メモリセルトランジスタのゲート構造及び、前記セレクトトランジスタのゲート構造を形成する工程と、を備え、
    前記メモリセルトランジスタの形成領域に形成された前記中間絶縁膜に対して、欠陥形成処理を施すことを特徴とする半導体装置の製造方法。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011146631A (ja) * 2010-01-18 2011-07-28 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2021125594A (ja) 2020-02-06 2021-08-30 キオクシア株式会社 半導体記憶装置及びその製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0567789A (ja) * 1991-09-09 1993-03-19 Rohm Co Ltd 不揮発性記憶装置及びその製造方法
JP2002313967A (ja) * 2001-02-06 2002-10-25 Toshiba Corp 半導体装置及びその製造方法
JP2004296683A (ja) * 2003-03-26 2004-10-21 Seiko Epson Corp 半導体装置およびその製造方法
JP2007227585A (ja) * 2006-02-23 2007-09-06 Renesas Technology Corp 半導体装置およびその製造方法
JP2009252875A (ja) * 2008-04-03 2009-10-29 Seiko Epson Corp 半導体装置およびその製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6911707B2 (en) * 1998-12-09 2005-06-28 Advanced Micro Devices, Inc. Ultrathin high-K gate dielectric with favorable interface properties for improved semiconductor device performance
US6411548B1 (en) * 1999-07-13 2002-06-25 Kabushiki Kaisha Toshiba Semiconductor memory having transistors connected in series
JP4151229B2 (ja) * 2000-10-26 2008-09-17 ソニー株式会社 不揮発性半導体記憶装置およびその製造方法
KR100414211B1 (ko) * 2001-03-17 2004-01-07 삼성전자주식회사 모노스 게이트 구조를 갖는 비휘발성 메모리소자 및 그제조방법
US6894341B2 (en) * 2001-12-25 2005-05-17 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method
JP2004158810A (ja) 2002-09-10 2004-06-03 Fujitsu Ltd 不揮発性半導体メモリ
JP3987418B2 (ja) * 2002-11-15 2007-10-10 株式会社東芝 半導体記憶装置
JP2004356562A (ja) * 2003-05-30 2004-12-16 Renesas Technology Corp 半導体装置の製造方法および半導体装置
TWI228800B (en) * 2003-11-06 2005-03-01 Ememory Technology Inc Non-volatile memory cell and related method
US20080073724A1 (en) * 2006-09-22 2008-03-27 Taiwan Semiconductor Manufacturing Co., Ltd. Double layer etch stop layer structure for advanced semiconductor processing technology
WO2008123264A1 (en) * 2007-03-23 2008-10-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0567789A (ja) * 1991-09-09 1993-03-19 Rohm Co Ltd 不揮発性記憶装置及びその製造方法
JP2002313967A (ja) * 2001-02-06 2002-10-25 Toshiba Corp 半導体装置及びその製造方法
JP2004296683A (ja) * 2003-03-26 2004-10-21 Seiko Epson Corp 半導体装置およびその製造方法
JP2007227585A (ja) * 2006-02-23 2007-09-06 Renesas Technology Corp 半導体装置およびその製造方法
JP2009252875A (ja) * 2008-04-03 2009-10-29 Seiko Epson Corp 半導体装置およびその製造方法

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