JP2009253218A - 回路パラメータ抽出装置および回路パラメータ抽出方法 - Google Patents
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Abstract
【課題】半導体デバイスの特性シミュレーションを高精度で行なうことが可能な回路パラメータ抽出装置および回路パラメータ抽出方法を提供する。
【解決手段】回路パラメータ抽出装置101は、MOSFETのドレイン電流特性の測定結果に基づいて、ドレイン電流が少なくとも2つのトランジスタのドレイン電流の和で表わされ、一方のトランジスタのドレイン電流が、ゲート・ソース間電圧と閾値電圧との差およびドレイン・ソース間電圧の積と、ドレイン・ソース間電圧の二乗との関数で表わされ、かつ他方のトランジスタのドレイン電流が、ゲート・ソース間電圧と閾値電圧との差およびドレイン・ソース間電圧の積と、ドレイン・ソース間電圧のべき乗およびゲート・ソース間電圧と閾値電圧との差のべき乗の積との関数で表される回路モデルの1または複数のパラメータをフィッティングにより求める演算部32を備える。
【選択図】図1
【解決手段】回路パラメータ抽出装置101は、MOSFETのドレイン電流特性の測定結果に基づいて、ドレイン電流が少なくとも2つのトランジスタのドレイン電流の和で表わされ、一方のトランジスタのドレイン電流が、ゲート・ソース間電圧と閾値電圧との差およびドレイン・ソース間電圧の積と、ドレイン・ソース間電圧の二乗との関数で表わされ、かつ他方のトランジスタのドレイン電流が、ゲート・ソース間電圧と閾値電圧との差およびドレイン・ソース間電圧の積と、ドレイン・ソース間電圧のべき乗およびゲート・ソース間電圧と閾値電圧との差のべき乗の積との関数で表される回路モデルの1または複数のパラメータをフィッティングにより求める演算部32を備える。
【選択図】図1
Description
本発明は、回路パラメータ抽出装置および回路パラメータ抽出方法に関し、特に、パワー半導体デバイスの特性シミュレーションを高精度で行なうことを可能とする回路パラメータ抽出装置および回路パラメータ抽出方法に関する。
半導体デバイスの特性をシミュレーションする半導体デバイス特性シミュレーションに関し、大電力を取り扱う所謂パワー半導体デバイスの特性シミュレーションを高精度で行なうことができる半導体デバイス特性シミュレーション方法、および回路パラメータの抽出方法が検討されている。
電源の制御には、高速のオン・オフ制御が可能な半導体スイッチが使用されている。特に高速動作が求められる場合、スイッチング素子として電界効果トランジスタ(FET)が使用される。このFETの中でも、その一種であるMOSFET(Metal Oxide Semiconductor Field Effect Transistor)は、汎用の駆動素子として広く用いられている。
回路シミュレーションは、回路シミュレータに組み込まれたデバイスモデルを用いて行われる。回路シミュレータとしては、たとえば、カリフォルニア大学バークレイ校で開発された、能動素子を含む回路の動作検証ができるソフトウェアであるSPICEがあげられる。ここで、デバイスモデルとしては、例えばBSIMモデルがある(非特許文献1参照)。
MOSFETの回路モデルとして一般的に用いられているのは、ドレイン電流と、ドレイン電極およびソース電極間の電圧(以下、ドレイン・ソース間電圧とも称する)と、ゲート電極およびソース電極間の電圧(以下、ゲート・ソース間電圧とも称する)との関係が以下の式で表されるものである。
Id=2×K×(Vgs−Vth−Vds/2)×Vds
上式は、NチャネルMOSトランジスタのドレイン電流Idを示す代表的な式である。また、Vgs,Vth,Vdsはそれぞれ、ゲート・ソース間電圧、閾値電圧、ドレイン・ソース間電圧を示している。
上式は、NチャネルMOSトランジスタのドレイン電流Idを示す代表的な式である。また、Vgs,Vth,Vdsはそれぞれ、ゲート・ソース間電圧、閾値電圧、ドレイン・ソース間電圧を示している。
ここで、定数Kはチャネル長Lとチャネル幅Wとから定まり、以下の式で表わされる。
K=Kp×(W/L)
ここで、Kpはプロセスおよび素子構造によって定まる定数である。
K=Kp×(W/L)
ここで、Kpはプロセスおよび素子構造によって定まる定数である。
上式は一般的な特性を表す式であるが、素子構造により依存性が若干異なってくる。そこで、特許文献1では、以下の式を用いてフィッティングを行なっている。
K=K0+K1×Vgs+K2×Vgs2+K3×Vgs3+K4×Vgs4+K5×Vgs5+・・・
青木均編著、「CMOSモデリング技術 SPICE用コンパクトモデルの理論と実線」、丸善株式会社、平成18年発行 西義雄監修、青木均著、「シリコンFETのモデリング」 アジソン・ウェスレイ・パブリッシャーズ・ジャパン発行 特開2007−328688号公報
青木均編著、「CMOSモデリング技術 SPICE用コンパクトモデルの理論と実線」、丸善株式会社、平成18年発行 西義雄監修、青木均著、「シリコンFETのモデリング」 アジソン・ウェスレイ・パブリッシャーズ・ジャパン発行
ところで、従来のMOSFETの回路モデルとして用いられている素子構造は平面型と呼ばれるものである。平面型の構造等については非特許文献1に詳しく記載されている。
一方で、パワーデバイスとして用いられるMOSFETの素子構造は、所謂縦構造である。このため、ドレイン電圧の影響等により、従来モデルでは素子特性を正確に表現することができなかった。
特に、素子の損失低減などの特性を向上する目的として、移動度の改善のためにP型領域の上部に追加エピタキシャル層を設ける構造を有するMOSFETも提案されている。しかしながら、このような構造では、ドレイン電圧が素子特性に与える影響が平面型に比べて非常に複雑となる。このため、従来モデルを用いて回路パラメータを抽出した場合、シミュレーションで得られるIV特性(電流・電圧特性)は実測結果とかなり異なってしまう。そして、スイッチング回路のシミュレーションによってスイッチング時の波形および損失特性を解析しようとした場合、計算精度が不十分となってしまう。
それゆえに、本発明の目的は、半導体デバイスの特性シミュレーションを高精度で行なうことが可能な回路パラメータ抽出装置および回路パラメータ抽出方法を提供することである。
上記課題を解決するために、この発明のある局面に係わる回路パラメータ抽出装置は、MOSFETのゲート・ソース間電圧およびドレイン・ソース間電圧対ドレイン電流特性を測定する測定部と、測定部による測定結果に基づいて、MOSFETの回路モデルの1または複数のパラメータをフィッティングにより求める演算部とを備え、演算部は、回路モデルとして、ドレイン電流が少なくとも2つのトランジスタのドレイン電流の和で表わされ、一方のトランジスタのドレイン電流が、ゲート・ソース間電圧と閾値電圧との差およびドレイン・ソース間電圧の積と、ドレイン・ソース間電圧の二乗との関数で表わされ、かつ他方のトランジスタのドレイン電流が、ゲート・ソース間電圧と閾値電圧との差およびドレイン・ソース間電圧の積と、ドレイン・ソース間電圧のべき乗およびゲート・ソース間電圧と閾値電圧との差のべき乗の積との関数で表される回路モデルを用いる。
上記課題を解決するために、この発明のある局面に係わる回路パラメータ抽出方法は、MOSFETのゲート・ソース間電圧およびドレイン・ソース間電圧対ドレイン電流特性を測定するステップと、測定部による測定結果に基づいて、MOSFETの回路モデルの1または複数のパラメータをフィッティングにより求めるステップとを含み、パラメータを求めるステップにおいては、回路モデルとして、ドレイン電流が少なくとも2つのトランジスタのドレイン電流の和で表わされ、一方のトランジスタのドレイン電流が、ゲート・ソース間電圧と閾値電圧との差およびドレイン・ソース間電圧の積と、ドレイン・ソース間電圧の二乗との関数で表わされ、かつ他方のトランジスタのドレイン電流が、ゲート・ソース間電圧と閾値電圧との差およびドレイン・ソース間電圧の積と、ドレイン・ソース間電圧のべき乗およびゲート・ソース間電圧と閾値電圧との差のべき乗の積との関数で表される回路モデルを用いる。
本発明によれば、半導体デバイスの特性シミュレーションを高精度で行なうことができる。
以下、本発明の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
図1は、本発明の実施の形態に係る回路パラメータ抽出装置の構成を示す図である。
図1を参照して、回路パラメータ抽出装置101は、測定部31と、回路モデルパラメータフィッティング演算部32と、回路モデル保管部33とを備える。測定部31は、直流電源11と、コンデンサ12と、保護抵抗13と、ゲート抵抗14と、スイッチング素子15と、直流電源19と、駆動回路20と、制御部21と、波形測定部22とを含む。波形測定部22は、プローブ16と、CT(Current Trans)17とを含む。なお、CT17は、電流プローブであってもよい。
図1を参照して、回路パラメータ抽出装置101は、測定部31と、回路モデルパラメータフィッティング演算部32と、回路モデル保管部33とを備える。測定部31は、直流電源11と、コンデンサ12と、保護抵抗13と、ゲート抵抗14と、スイッチング素子15と、直流電源19と、駆動回路20と、制御部21と、波形測定部22とを含む。波形測定部22は、プローブ16と、CT(Current Trans)17とを含む。なお、CT17は、電流プローブであってもよい。
測定部31において、直流電源11と、保護抵抗13と、スイッチング素子15と、MOSFET18とが直列に接続されている。コンデンサ12が直流電源11と並列に接続されている。
スイッチング素子15は、たとえばIGBTモジュールである。IGBTモジュールのゲート電極は、ゲート抵抗14を介して駆動回路20に接続されている。駆動回路20はパルス状の電圧波形を発生する。
被測定デバイスであるMOSFET18のゲート電極は、直流電源19に接続されている。直流電源11および19の出力電圧値は、それぞれ制御部21から与えられる設定値に応じて変更可能である。
測定部31は、MOSFET18のIV特性を測定する。波形測定部22は、プローブ16によってMOSFET18のドレイン電圧を測定する。また、波形測定部22は、CT17によってMOSFET18のドレイン電流を測定する。
回路モデル保管部33は、後述するMOSFETの回路モデルを保存している。
回路モデルパラメータフィッティング演算部32は、測定部31による測定結果に基づいて、回路モデル保管部33が保存しているMOSFETの回路モデルの1または複数のパラメータをフィッティングにより求める。
回路モデルパラメータフィッティング演算部32は、測定部31による測定結果に基づいて、回路モデル保管部33が保存しているMOSFETの回路モデルの1または複数のパラメータをフィッティングにより求める。
図2は、スイッチング素子15のドレイン電流波形を示す図である。
駆動回路20は、たとえば2マイクロ秒幅のパルス状電圧をスイッチング素子15のゲート電極に供給する。このパルス状電圧により、スイッチング素子15のドレイン電流が2マイクロ秒流れることになる。
駆動回路20は、たとえば2マイクロ秒幅のパルス状電圧をスイッチング素子15のゲート電極に供給する。このパルス状電圧により、スイッチング素子15のドレイン電流が2マイクロ秒流れることになる。
すなわち、駆動回路20からのパルス状電圧の時間幅が長ければ、スイッチング素子15を通して長時間電流が流れることになる。そうすると、スイッチング素子15の自己発熱の影響が顕著となるため、スイッチング素子15のドレイン電流波形がフラットではなくなり、電流値が時間と共に減衰する所謂ドループが発生する。
本発明の実施の形態に係る回路パラメータ抽出装置および回路パラメータ抽出方法では、このような大電流域の自己発熱効果を抑制するために、スイッチング素子15のゲート電極に印加する電圧のパルス幅を2マイクロ秒としている。このパルス幅は、スイッチング素子15の自己発熱効果を抑制するために設定されるものであり、スイッチング素子15のドレイン電流波形をモニタすることにより、ドループの発生しない時間幅まで伸ばすことが可能である。
次に、被測定デバイスであるMOSFET18の構造について図面を用いて詳細に説明する。
図3は、MOSFET18の断面構造の一例を示す図である。
図3を参照して、MOSFET18は、ソース電極1と、絶縁層2と、ゲート電極3と、チャネルエピタキシャル層4と、N+型領域5と、P型領域6と、N型層7と、N型基板8と、ドレイン電極9とを有する。
図3を参照して、MOSFET18は、ソース電極1と、絶縁層2と、ゲート電極3と、チャネルエピタキシャル層4と、N+型領域5と、P型領域6と、N型層7と、N型基板8と、ドレイン電極9とを有する。
MOSFET18の素子構造は、所謂縦構造である。前述のように、従来のデバイスモデルは、いわゆる平面型のMOSFETを念頭に置いて開発されたものである。縦構造の場合、破線で示された領域10におけるドレイン電圧の影響が、従来の平面型モデルとは異なるために、ゲート・ソース間電圧およびドレイン・ソース間電圧対ドレイン電流特性等が平面型モデルとは異なってくる。
特に、図3に示すように、絶縁層2とチャネルエピタキシャル層4との境界近傍である所謂チャネル領域での移動度の改善のために、P型領域7の上部にチャネルエピタキシャル層4を設ける構造が採用される場合がある。この場合、ドレイン電圧が絶縁層2およびチャネルエピタキシャル層4の境界領域近傍の電界強度に及ぼす影響が非常に複雑になってしまう。このため、従来モデルを用いて回路パラメータを抽出した場合、シミュレーションで得られるIV特性は実測結果とかなり異なってしまう。
図4は、線形領域におけるIV特性の従来モデルによるシミュレーション結果と、実測値とを示す図である。
図4において、実線は測定結果であり、破線はモデル化後のシミュレーション結果である。横軸がゲート・ソース間電圧Vgsを示しており、縦軸がドレイン電流Idを示している。
図4では、MOSFETの線形領域におけるIV特性を測定した結果を基に従来モデルを用いてパラメータのフィッティングを行ない、モデル化を行なった結果が破線で示されている。
図4に示すように、線形領域においては、従来モデルを用いてパラメータのフィッティングを行なうことにより、実測値と非常に良い一致を得ることは可能である。
図5は、飽和領域におけるIV特性の従来モデルによるシミュレーション結果と、実測値とを示す図である。
図5では、MOSFETの飽和領域におけるIV特性を測定した結果を基に従来モデルを用いてパラメータのフィッティングを行ない、モデル化を行なった結果が破線で示されている。
図5に示すように、飽和領域まで従来モデルの適用範囲を拡大した場合、すなわちドレイン電圧Vdsが大きくなる飽和領域の近傍では、実測値とシミュレーション結果との乖離が非常に大きくなってしまう。
これは、前述のようにドレイン電圧が大きくなると、図3に示す破線領域10でのドレイン電圧の影響が大きくなり、従来モデルでは特性を正確に表わせなくなるためと考えられる。
通常のMOSFETの動作領域は線形領域であるため、従来の平面型モデルを用いたとしても、図4に示されるように実際の回路特性を模擬することは可能である。
しかしながら、MOSFETを大電力用スイッチング素子として用いる場合には、オン・オフ時、MOSFETは飽和領域で動作する。すなわち、従来モデルでは、特に飽和領域での特性を正確に表わすことができないため、スイッチング時の回路特性評価の精度に問題があり、適切な設計をすることができなかった。
本発明の実施の形態に係る回路パラメータ抽出装置および回路パラメータ抽出方法は、このような問題点を改善するための新しい解析モデルを提示するものである。
次に、本発明の実施の形態に係る回路パラメータ抽出装置がMOSFETの回路パラメータの抽出を行なう方法について説明する。
まず、回路パラメータ抽出装置101が用いる回路モデルについて詳細に説明する。
回路パラメータ抽出装置101は、MOSFETを2つの電流源の組み合わせで表わした回路モデルを用いる。すなわち、2つの電流源(MOSFET)1および2の出力電流(ドレイン電流)をそれぞれId1およびId2とすると、この回路モデルのMOSFETのドレイン電流Idは、以下のように表わされる。
回路パラメータ抽出装置101は、MOSFETを2つの電流源の組み合わせで表わした回路モデルを用いる。すなわち、2つの電流源(MOSFET)1および2の出力電流(ドレイン電流)をそれぞれId1およびId2とすると、この回路モデルのMOSFETのドレイン電流Idは、以下のように表わされる。
Id=Id1+Id2
MOSFET1の線形領域は、以下の式で表わされる。
MOSFET1の線形領域は、以下の式で表わされる。
A1×(Vgs1−Vth1)≧Vds1
但し、Vgs1はMOSFET1のゲート・ソース間電圧であり、Vds1はMOSFET1のドレイン・ソース間電圧であり、A1はMOSFET1において飽和領域が始まるVds1の値を調整するためのパラメータである。
但し、Vgs1はMOSFET1のゲート・ソース間電圧であり、Vds1はMOSFET1のドレイン・ソース間電圧であり、A1はMOSFET1において飽和領域が始まるVds1の値を調整するためのパラメータである。
また、MOSFETの飽和領域は、以下の式で表わされる。
A1×(Vgs1−Vth1)<Vds1
上記2つの式は、d(Id1)/d(Vds1)=0から求められる。
A1×(Vgs1−Vth1)<Vds1
上記2つの式は、d(Id1)/d(Vds1)=0から求められる。
MOSFET1において、線形領域におけるドレイン電流Id1をId1Lとし、トランスコンダクタンスをKp1とし、移動度変調を表わすパラメータをθ1とすると、Id1Lは以下の式で表される。
Id1L=Kp1×((Vgs1−Vth1)×Vds1−1/(2×A1)×Vds12)/(1+θ1×(Vgs1−Vth1))
また、飽和領域におけるドレイン電流Id1をId1Sとすると、Id1Sは以下の式で表される。
また、飽和領域におけるドレイン電流Id1をId1Sとすると、Id1Sは以下の式で表される。
Id1S=((Kp1×A1)/2)×(Vgs1−Vth1)2/(1+θ1×(Vgs1−Vth1))
ここで、Vth1はMOSFETの閾値電圧である。すなわち、Vgs1<Vth1のとき、Id1=0となる。
ここで、Vth1はMOSFETの閾値電圧である。すなわち、Vgs1<Vth1のとき、Id1=0となる。
このように、Id1は従来モデルを殆ど踏襲している。
次に、Id2を表わす式について説明する。MOSFET2の線形領域および飽和領域は、それぞれ以下の式で表わされる。
次に、Id2を表わす式について説明する。MOSFET2の線形領域および飽和領域は、それぞれ以下の式で表わされる。
A2×(Vgs2−Vth2)≧Vds2
A2×(Vgs2−Vth2)<Vds2
但し、Vgs2はMOSFET2のゲート・ソース間電圧であり、Vds2はMOSFET2のドレイン・ソース間電圧であり、A2はMOSFET2において飽和領域が始まるVds2の値を調整するためのパラメータである。
A2×(Vgs2−Vth2)<Vds2
但し、Vgs2はMOSFET2のゲート・ソース間電圧であり、Vds2はMOSFET2のドレイン・ソース間電圧であり、A2はMOSFET2において飽和領域が始まるVds2の値を調整するためのパラメータである。
上記2つの式は、d(Id2)/d(Vds2)=0から求められる。
MOSFET2において、線形領域におけるドレイン電流Id2をId2Lとし、トランスコンダクタンスをKp2とし、移動度変調を表わすパラメータをθ2とすると、Id2Lは以下の式で表される。
MOSFET2において、線形領域におけるドレイン電流Id2をId2Lとし、トランスコンダクタンスをKp2とし、移動度変調を表わすパラメータをθ2とすると、Id2Lは以下の式で表される。
Id2L=Kp2×((Vgs2−Vth2)×Vds2−1/2×(Vds2)(2-Y)×(Vgs2−Vth2)Y)/(1+θ2×(Vgs2−Vth2))
また、飽和領域におけるドレイン電流Id2をId2Sとすると、Id2Sは以下の式で表される。
また、飽和領域におけるドレイン電流Id2をId2Sとすると、Id2Sは以下の式で表される。
Id2S=Kp2×((A−1/(2×A(2-Y)))×(Vgs2−Vth2)2)/(1+θ2×(Vgs2−Vth2))
ここで、
A2=(2/(2-Y))(1/(1-Y))
であり、Yはパラメータである。
ここで、
A2=(2/(2-Y))(1/(1-Y))
であり、Yはパラメータである。
また、Vth2はMOSFET2の閾値電圧である。すなわち、Vgs2<Vth2のとき、Id2=0となる。
ここで、本発明の実施の形態に係る回路パラメータ抽出装置および回路パラメータ抽出方法では、Vth1およびVth2は、以下の関係が成り立つように設定される。
Vth1>Vth2
なお、上記Id1SおよびId2Sの式において、チャネル長変調効果は、式の簡単化のために記載していない。
なお、上記Id1SおよびId2Sの式において、チャネル長変調効果は、式の簡単化のために記載していない。
次に、飽和領域におけるドレイン電流Id1Sの式は、線形領域におけるドレイン電流Id1Lの式から一義的に求めることができることを説明する。
飽和領域におけるドレイン電流Id1Sが以下のように表わされると仮定する。
Id1S=Kp1×B1×(Vgs1−Vth1)2/(1+θ1×(Vgs1−Vth1))
飽和領域はVds依存性がない領域として定義されるため、Id1Sは(Vgs1−Vth1)の関数となる。また、別途測定した結果から、Id1S∝(Vgs1−Vth1)2が確認されていることから、上式のように記載することが可能である。
Id1S=Kp1×B1×(Vgs1−Vth1)2/(1+θ1×(Vgs1−Vth1))
飽和領域はVds依存性がない領域として定義されるため、Id1Sは(Vgs1−Vth1)の関数となる。また、別途測定した結果から、Id1S∝(Vgs1−Vth1)2が確認されていることから、上式のように記載することが可能である。
前述した線形領域を表わすVds1の不等式および飽和領域を表わすVds1の不等式において、式の連続性より、
A1×(Vgs1−Vth1)=Vds1のとき、Id1L=Id1Sとなる。
A1×(Vgs1−Vth1)=Vds1のとき、Id1L=Id1Sとなる。
すなわち、
Id1L=Kp1×(A1×(Vgs1−Vth1)2−1/(2×A1)×A12×(Vgs1−Vth1)2)/(1+θ1×(Vgs1−Vth1))
=Kp1×(A1/2×(Vgs1−Vth1)2)/(1+θ1×(Vgs1−Vth1))
Id1S=Kp1×B1×(Vgs1−Vth1)2/(1+θ1×(Vgs1−Vth1))
ここで、Id1L=Id1Sであるので、B1=A1/2となる。
Id1L=Kp1×(A1×(Vgs1−Vth1)2−1/(2×A1)×A12×(Vgs1−Vth1)2)/(1+θ1×(Vgs1−Vth1))
=Kp1×(A1/2×(Vgs1−Vth1)2)/(1+θ1×(Vgs1−Vth1))
Id1S=Kp1×B1×(Vgs1−Vth1)2/(1+θ1×(Vgs1−Vth1))
ここで、Id1L=Id1Sであるので、B1=A1/2となる。
Id2に関しても同様に、飽和領域におけるドレイン電流Id2Sの式は、線形領域におけるドレイン電流Id2Lの式から一義的に求めることができる。
以上のように、本発明の実施の形態に係る回路パラメータ抽出装置および回路パラメータ抽出方法において、被測定デバイスであるMOSFETの回路モデルは、以下の式のように2つの電流源(トランジスタ)1および2の出力電流(ドレイン電流)Id1およびId2の和として表わされる。
Id=Id1+Id2
そして、電流源1の出力電流Id1が、ゲート・ソース間電圧Vgs1と閾値電圧Vth1との差およびドレイン・ソース間電圧Vds1の積と、ドレイン・ソース間電圧Vds1の二乗との関数で表わされる。
そして、電流源1の出力電流Id1が、ゲート・ソース間電圧Vgs1と閾値電圧Vth1との差およびドレイン・ソース間電圧Vds1の積と、ドレイン・ソース間電圧Vds1の二乗との関数で表わされる。
電流源2の出力電流Id2が、ゲート・ソース間電圧Vgs2と閾値電圧Vth2との差およびドレイン・ソース間電圧Vds2の積と、ドレイン・ソース間電圧Vds2のべき乗Aおよびゲート・ソース間電圧Vgs2と閾値電圧Vth2との差のべき乗Bの積との関数で表される。
そして、べき乗Aおよびべき乗Bのべき乗数の和が2である。
すなわち、Id1およびId2の関数表記は、それぞれ以下のようになる。
すなわち、Id1およびId2の関数表記は、それぞれ以下のようになる。
Id1=F1((Vgs1−Vth1)×Vds1,Vds12)
Id2=F2((Vgs2−Vth2)×Vds2,(Vgs2−Vth2)Y×Vds2(2-Y))
ここで、Vth1,Vth2はそれぞれ電流源であるトランジスタの閾値電圧を示しており、以下の関係をもつ。
Id2=F2((Vgs2−Vth2)×Vds2,(Vgs2−Vth2)Y×Vds2(2-Y))
ここで、Vth1,Vth2はそれぞれ電流源であるトランジスタの閾値電圧を示しており、以下の関係をもつ。
Vth1>Vth2
なお、べき乗Aおよびべき乗Bのべき乗数の和は2以外であってもよく、Yは実数であればよい。
なお、べき乗Aおよびべき乗Bのべき乗数の和は2以外であってもよく、Yは実数であればよい。
図6は、本発明の実施の形態に係る回路パラメータ抽出装置がMOSFETの回路パラメータの抽出を行なう際の動作手順を定めたフローチャートである。
図6を参照して、まず、測定部31は、MOSFET18のゲート・ソース間電圧およびドレイン・ソース間電圧対ドレイン電流特性を測定する(ステップS1)。
次に、回路モデルパラメータフィッティング演算部32は、測定部31による測定結果に基づいて、回路モデル保管部33が保存しているMOSFETの回路モデルのパラメータであるVth1、Kp1、θ1、Vth2、Kp2、θ2の初期値を求める(ステップS2)。ここで、A1、A2およびYは予め定められた値であり、たとえば回路モデル保管部33が保存している。本発明の実施の形態に係る回路パラメータ抽出装置および回路パラメータ抽出方法では、Yは2であると仮定している。この初期値の抽出は、たとえば非特許文献2記載の方法を用いることができる。
次に、回路モデルパラメータフィッティング演算部32は、最適化法によりVth1、Kp1、θ1、Vth2、Kp2、θ2の最終値を求める(ステップS3)。最適化法を用いる場合のId1に対応する上記各パラメータの初期値およびId2に対応する上記各パラメータの初期値は、いずれも同じ値を設定する。
ここで、回路モデルパラメータフィッティング演算部32が行なう最適化法について説明する。回路モデルパラメータフィッティング演算部32は、たとえば最適化法としてSMPLX法を用いる。
ただし、SMPLX法による最適化変数tと実際の物理パラメータとの関係が以下の式で表わされるように設定する。
物理パラメータ=X0×(1+d(X0)×tanh(t))
上式では、中心値をX0とし、変位幅をd(X0)としている。すなわち、X0は初期値を示し、d(X0)は許容されるパラメータの最大変動幅を示している。また、最適化のための変数tの範囲は−∞<t<∞とする。
上式では、中心値をX0とし、変位幅をd(X0)としている。すなわち、X0は初期値を示し、d(X0)は許容されるパラメータの最大変動幅を示している。また、最適化のための変数tの範囲は−∞<t<∞とする。
この最適化法における最大の繰り返し数は50回とし、図6に示すフィッティングを実行するためのプログラム終了時、初期値は書き換えられる。
本発明の実施の形態に係る回路パラメータ抽出装置および回路パラメータ抽出方法では、最適化手法としてSMPLX法を用いた。しかしながら、線形計画法であれば他の手法を用いても同様の結果を得ることができる。また、統計的手法(GE,SE)などを用いても同様の結果を得ることができる。
図7は、線形領域におけるIV特性の、本発明の実施の形態に係る回路モデルによる初期条件のシミュレーション結果と、実測値とを示す図である。
図7では、MOSFETの線形領域におけるIV特性を測定した結果を基に、本発明の実施の形態に係る回路モデルの初期値を用いてモデル化を行なった結果が破線で示されている。
図8は、飽和領域におけるIV特性の、本発明の実施の形態に係る回路モデルによる初期条件のシミュレーション結果と、実測値とを示す図である。
図8では、MOSFETの飽和領域におけるIV特性を測定した結果を基に、本発明の実施の形態に係る回路モデルの初期値を用いてモデル化を行なった結果が破線で示されている。
図7および図8を参照して、線形領域および飽和領域のいずれにおいても、初期条件ではシミュレーション結果は実測値とほとんど一致していない。
図9は、線形領域におけるIV特性の、本発明の実施の形態に係る回路モデルによるシミュレーション結果と、実測値とを示す図である。
図9では、MOSFETの線形領域におけるIV特性を測定した結果を基に、本発明の実施の形態に係る回路パラメータ抽出装置および回路パラメータ抽出方法による回路モデルを用いてパラメータフィッティングを行ない、モデル化を行なった結果が破線で示されている。
図10は、飽和領域におけるIV特性の、本発明の実施の形態に係る回路モデルによるシミュレーション結果と、実測値とを示す図である。
図10では、MOSFETの飽和領域におけるIV特性を測定した結果を基に、本発明の実施の形態に係る回路パラメータ抽出装置および回路パラメータ抽出方法による回路モデルを用いてパラメータフィッティングを行ない、モデル化を行なった結果が破線で示されている。
図9および図10を参照して、線形領域および飽和領域のいずれにおいても、シミュレーション結果は実測値と非常に精度良く一致していることがわかる。
以上のように、本発明の実施の形態に係る回路パラメータ抽出装置および回路パラメータ抽出方法では、デバイスモデルのうちの電流源モデルを、半導体デバイスの出力電流の測定結果に基づくモデルに置き換える。そして、この電流源モデルに置き換えられたデバイスモデルに基づいて半導体デバイスの特性シミュレーションを行なう。このような構成により、実際のデバイスに近いデバイスモデルに基づいて特性シミュレーションを行なうことができる。
前述のように、従来のモデルを用いた回路シミュレーションでは、幅広い領域にわたって良好な精度を実現することが困難であったが、本発明の実施の形態に係る回路パラメータ抽出装置および回路パラメータ抽出方法では、上記のような回路モデルを用いることにより、高精度のモデル化が可能となる。すなわち、従来モデルでは誤差の大きかった飽和領域の精度を向上させることが可能となり、より高精度のシミュレーションが可能となる。そして、高精度のシミュレーションが可能となることにより、パワー半導体デバイスを用いた回路の小型化、超寿命化、低消費電力化および歩留まり向上等の副次的な効果を奏することができる。
また、モデルのパラメータ照合を最適化手法により行なうことにより、自動的にパラメータを抽出することができるため、回路モデルを容易に作成することができる。
また、前述したId2の式において、べき乗Aおよびべき乗Bのべき乗数の和を2とし、かつId2の多項式の項数を2とすることにより、フィッティングの際の変数が減ることから、短時間でパラメータの最適化を完了することができる。すなわち、高速のフィッティングが可能となる。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
1 ソース電極、2 絶縁層、3 ゲート電極、4 チャネルエピタキシャル層、5 N+型領域、6 P型領域、7 N型層、8 N型基板、9 ドレイン電極、11 直流電源、12 コンデンサ、13 保護抵抗、14 ゲート抵抗、15 スイッチング素子、16 プローブ、17 CT、18 MOSFET、19 直流電源、20 駆動回路、21 制御部、22 波形測定部、31 測定部、32 回路モデルパラメータフィッティング演算部、33 回路モデル保管部、101 回路パラメータ抽出装置。
Claims (6)
- MOSFETのゲート・ソース間電圧およびドレイン・ソース間電圧対ドレイン電流特性を測定する測定部と、
前記測定部による測定結果に基づいて、MOSFETの回路モデルの1または複数のパラメータをフィッティングにより求める演算部とを備え、
前記演算部は、前記回路モデルとして、
ドレイン電流が少なくとも2つのトランジスタのドレイン電流の和で表わされ、
前記一方のトランジスタのドレイン電流が、ゲート・ソース間電圧と閾値電圧との差およびドレイン・ソース間電圧の積と、ドレイン・ソース間電圧の二乗との関数で表わされ、かつ
前記他方のトランジスタのドレイン電流が、ゲート・ソース間電圧と閾値電圧との差およびドレイン・ソース間電圧の積と、ドレイン・ソース間電圧のべき乗およびゲート・ソース間電圧と閾値電圧との差のべき乗の積との関数で表される回路モデルを用いる回路パラメータ抽出装置。 - 前記演算部は、
前記他方のトランジスタの関数における前記2つのべき乗数の和が2であり、前記一方のトランジスタの閾値電圧が前記他方のトランジスタの閾値電圧より大きい回路モデルを用いる、請求項1に記載の回路パラメータ抽出装置。 - 前記演算部は、ドレイン電流が以下の式で表わされる回路モデルを用いる請求項1に記載の回路パラメータ抽出装置。
Id=Id1+Id2
A1×(Vgs1−Vth1)≧Vds1のとき、
Id1=Kp1×((Vgs1−Vth1)×Vds1−1/(2×A1)×Vds12)/(1+θ1×(Vgs1−Vth1))
A2×(Vgs2−Vth2)≧Vds2のとき、
Id2=Kp2×((Vgs2−Vth2)×Vds2−1/2×(Vds2)(2-Y)×(Vgs2−Vth2)Y)/(1+θ2×(Vgs2−Vth2))
A1×(Vgs1−Vth1)<Vdsのとき、
Id1=((Kp1×A1)/2)×(Vgs1−Vth1)2/(1+θ1×(Vgs1−Vth1))
A2×(Vgs2−Vth2)<Vds2のとき、
Id2=Kp2×((A−1/(2×A(2-Y)))×(Vgs2−Vth2)2)/(1+θ2×(Vgs2−Vth2))
但し、Idは前記回路モデルのドレイン電流であり、Id1は前記一方のトランジスタのドレイン電流であり、Kp1は前記一方のトランジスタのトランスコンダクタンスであり、Vth1は前記一方のトランジスタの閾値電圧であり、Vgs1は前記一方のトランジスタのゲート・ソース間電圧であり、Vds1は前記一方のトランジスタのドレイン・ソース間電圧であり、θ1は前記一方のトランジスタの移動度変調を表わすパラメータであり、Id2は前記他方のトランジスタのドレイン電流であり、Kp2は前記他方のトランジスタのトランスコンダクタンスであり、Vth2は前記他方のトランジスタの閾値電圧であり、Vgs2は前記他方のトランジスタのゲート・ソース間電圧であり、Vds2は前記他方のトランジスタのドレイン・ソース間電圧であり、θ2は前記他方のトランジスタの移動度変調を表わすパラメータであり、A1は前記一方のトランジスタにおいて飽和領域が始まるVdsの値を調整するためのパラメータであり、A2=(2/(2-Y))(1/(1-Y))であり、Yはパラメータであり、Vth1>Vth2である。 - MOSFETのゲート・ソース間電圧およびドレイン・ソース間電圧対ドレイン電流特性を測定するステップと、
前記測定部による測定結果に基づいて、MOSFETの回路モデルの1または複数のパラメータをフィッティングにより求めるステップとを含み、
前記パラメータを求めるステップにおいては、前記回路モデルとして、
ドレイン電流が少なくとも2つのトランジスタのドレイン電流の和で表わされ、
前記一方のトランジスタのドレイン電流が、ゲート・ソース間電圧と閾値電圧との差およびドレイン・ソース間電圧の積と、ドレイン・ソース間電圧の二乗との関数で表わされ、かつ
前記他方のトランジスタのドレイン電流が、ゲート・ソース間電圧と閾値電圧との差およびドレイン・ソース間電圧の積と、ドレイン・ソース間電圧のべき乗およびゲート・ソース間電圧と閾値電圧との差のべき乗の積との関数で表される回路モデルを用いる回路パラメータ抽出方法。 - 前記パラメータを求めるステップにおいては、
前記他方のトランジスタの関数における前記2つのべき乗数の和が2であり、前記一方のトランジスタの閾値電圧が前記他方のトランジスタの閾値電圧より大きい回路モデルを用いる、請求項4に記載の回路パラメータ抽出方法。 - 前記パラメータを求めるステップにおいては、ドレイン電流が以下の式で表わされる回路モデルを用いる請求項4に記載の回路パラメータ抽出方法。
Id=Id1+Id2
A1×(Vgs1−Vth1)≧Vds1のとき、
Id1=Kp1×((Vgs1−Vth1)×Vds1−1/(2×A1)×Vds12)/(1+θ1×(Vgs1−Vth1))
A2×(Vgs2−Vth2)≧Vds2のとき、
Id2=Kp2×((Vgs2−Vth2)×Vds2−1/2×(Vds2)(2-Y)×(Vgs2−Vth2)Y)/(1+θ2×(Vgs2−Vth2))
A1×(Vgs1−Vth1)<Vdsのとき、
Id1=((Kp1×A1)/2)×(Vgs1−Vth1)2/(1+θ1×(Vgs1−Vth1))
A2×(Vgs2−Vth2)<Vds2のとき、
Id2=Kp2×((A−1/(2×A(2-Y)))×(Vgs2−Vth2)2)/(1+θ2×(Vgs2−Vth2))
但し、Idは前記回路モデルのドレイン電流であり、Id1は前記一方のトランジスタのドレイン電流であり、Kp1は前記一方のトランジスタのトランスコンダクタンスであり、Vth1は前記一方のトランジスタの閾値電圧であり、Vgs1は前記一方のトランジスタのゲート・ソース間電圧であり、Vds1は前記一方のトランジスタのドレイン・ソース間電圧であり、θ1は前記一方のトランジスタの移動度変調を表わすパラメータであり、Id2は前記他方のトランジスタのドレイン電流であり、Kp2は前記他方のトランジスタのトランスコンダクタンスであり、Vth2は前記他方のトランジスタの閾値電圧であり、Vgs2は前記他方のトランジスタのゲート・ソース間電圧であり、Vds2は前記他方のトランジスタのドレイン・ソース間電圧であり、θ2は前記他方のトランジスタの移動度変調を表わすパラメータであり、A1は前記一方のトランジスタにおいて飽和領域が始まるVdsの値を調整するためのパラメータであり、A2=(2/(2-Y))(1/(1-Y))であり、Yはパラメータであり、Vth1>Vth2である。
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- 2008-04-10 JP JP2008102670A patent/JP2009253218A/ja active Pending
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