KR20160110116A - 반도체 장치의 성능 분석을 위한 시스템, 방법 및 컴퓨터 프로그램 제품 - Google Patents

반도체 장치의 성능 분석을 위한 시스템, 방법 및 컴퓨터 프로그램 제품 Download PDF

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Abstract

반도체 장치의 성능 결정을 위한 컴퓨터 구현 방법이 제공된다. 상기 방법은, 반도체 장치의 공칭 성능(nominal performance)에 대응하는 TCAD(technology computer aided design) 데이터 세트를 제공하고, 상기 반도체 장치의 제조 공정 동안 발생하는 프로세스 변동(process variation)에 대응하는 복수의 프로세스 변동 소스를 확인하고, 상기 복수의 프로세스 변동 소스의 각각의 공칭 값(nominal value)을 이용하여 상기 반도체 장치의 전기적 파라미터에 관한 공칭 값 룩업 테이블(nominal value look-up table)을 생성하고, 상기 반도체 장치에 대응하는 것으로 확인된 상기 복수의 프로세스 변동 소스의 각각에 대응하는 변동 값(variation value)을 이용하여 상기 반도체 장치의 전기적 파라미터에 관한 복수의 프로세스 변동 룩업 테이블(process variation look-up table)을 생성하는 것을 포함한다.

Description

반도체 장치의 성능 분석을 위한 시스템, 방법 및 컴퓨터 프로그램 제품{SYSTEMS, METHODS AND COMPUTER PROGRAM PRODUCTS FOR ANALYZING PERFORMANCE OF SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치의 설계를 위한 시스템, 방법 및 컴퓨터 프로그램 제품에 관한 것이다.
고성능 및 일관된 성능을 제공하는 반도체 장치에 대한 수요가 증가하고 있다. 이러한 반도체 장치와 시스템에 관한 디자인은 반도체 장치의 데이터 모델을 생성함으로써 달성할 수 있다. 예를 들어, 룩업 테이블(LUT; look-up table)에 기초한 모델링 방법은, 모델 피팅(fitting)에 있어서의 정확도 손실 없이 TCAD/실험 데이터로부터 컴팩트 모델을 생성하기 위한 빠른 턴어라운드 시간(turn-around time)을 제공할 수 있다. 그러나, 이러한 모델의 정확성과 효율성은 LUT 기반 모델 내에서 예측하기 어려운 프로세스 변동에 영향을 받을 수 있다.
수학식에 기초한 컴팩트 모델(예를 들어, BSIM, PSP)에서, 프로세스 변동은 모델 파라미터 세트를 통하여 억류될 수 있다. 그러나, 이와 유사한 접근 방법은 LUT 기반 모델에는 적용될 수 없다. 왜냐하면, LUT 기반 모델에는 모델 파라미터가 없기 때문이다. 명백하게, LUT 기반 모델 내에서의 프로세스 변동에 대한 대응 방법 결여는, LUT 기반 모델링 기술의 적용을 제한할 수 있다.
본 발명이 해결하고자 하는 기술적 과제는, 프로세스 변동을 고려하는 LUT 기반 모델을 제공함으로써, 반도체 장치를 분석 또는 디자인하는 연산 효율(computational efficiency)이 개선된 반도체 장치의 성능 분석 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 상기의 방법이 적용된 컴퓨팅 시스템 또는 컴퓨터 프로그램 제품을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치의 성능 분석을 위한 컴퓨터 구현 방법은, 반도체 장치의 공칭 성능(nominal performance)에 대응하는 TCAD(technology computer aided design) 데이터 세트를 제공하고, 상기 반도체 장치의 제조 공정 동안 발생하는 프로세스 변동(process variation)에 대응하는 복수의 프로세스 변동 소스를 확인하고, 상기 복수의 프로세스 변동 소스의 각각의 공칭 값(nominal value)을 이용하여 상기 반도체 장치의 전기적 파라미터에 관한 공칭 값 룩업 테이블(nominal value look-up table)을 생성하고, 상기 반도체 장치에 대응하는 것으로 확인된 상기 복수의 프로세스 변동 소스의 각각에 대응하는 변동 값(variation value)을 이용하여 상기 반도체 장치의 전기적 파라미터에 관한 복수의 프로세스 변동 룩업 테이블(process variation look-up table)을 생성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예에 따른 방법과 컴퓨터 프로그램 제품에서의 동작을 도시한 블록도이다.
도 2는 본 발명의 몇몇 실시예에 따른, n-형 모스펫(MOSFET)에서의 컴팩트(SPICE) 모델과, TCAD 시뮬레이션과, 다양한 프로세스 변동 곡선으로부터 생성된 Id-Vg 그래프와 ON-전류 막대 그래프를 도시한 도면이다.
도 3은 본 발명의 몇몇 실시예에 따른, 터널 전계 효과 트랜지스터(TFET)에서의 컴팩트(SPICE) 모델과, TCAD 시뮬레이션과, 다양한 프로세스 변동 곡선으로부터 생성된 Id-Vg 그래프와 ON-전류 막대 그래프를 도시한 도면이다.
도 4는 본 발명의 몇몇 실시예에 따른 방법들을 이용하여 모스펫(MOSFET)에서 생성된, ON 전류-OFF 전류의 몬테카를로(Monte Carlo) 시뮬레이션의 플롯(plot)들, ON 전류-노멀 변위치(Normal Quantile) 및 OFF 전류-노멀 변위치(Normal Quantile)를 도시한 도면이다.
도 5는 본 발명의 몇몇 실시예에 따른 방법들을 이용하여 터널 전계 효과 트랜지스터(TFET)에서 생성된, ON 전류-OFF 전류의 몬테카를로(Monte Carlo) 시뮬레이션의 플롯(plot)들, ON 전류-노멀 변위치(Normal Quantile) 및 OFF 전류-노멀 변위치(Normal Quantile)를 도시한 도면이다.
도 6은 본 발명의 몇몇 실시예에 따른, N-MOSFET과 P-MOSFET의 정규화된 ON 전류의 몬테카를로(Monte Carlo) 시뮬레이션의 플롯(plot)들과, N-MOSFET과 P-MOSFET의 정규화된 OFF 전류의 몬테카를로(Monte Carlo) 시뮬레이션의 플롯(plot)들을 도시한 도면이다.
도 7은 본 발명의 몇몇 실시예에 따른, 모스펫 링 오실레이터(MOSFET ring oscillator)의 딜레이(delay)와 누설 전력(leakage power)에 관한 몬테카를로(Monte Carlo) 시뮬레이션의 플롯(plot)들과, 터널 전계 효과 트랜지스터 링 오실레이터(TFET ring oscillator)의 딜레이(delay)와 누설 전력(leakage power)에 관한 몬테카를로(Monte Carlo) 시뮬레이션의 플롯(plot)들을 도시한 도면이다.
도 8은 본 발명의 몇몇 실시예에 따른 컴퓨터 시스템을 도시한 도면이다.
본 발명의 실시예에 따르면, LUT 기반 모델 라이브러리에 있어서 모델 프로세스 변동에 대한 실용적인 접근을 정확하게 개시한다. 예를 들어, TCAD(technology computer aided design) 데이터로부터 생성된 LUT들을 이용하여 Verilog-A 기반 모델 라이브러리를 구축하는데 완전히 자동화된 플로우(flow)가 개발되었다. 이와 관련하여, 다양한 프로세스 변동(PV; process variation) 소스를 갖는 회로 몬테카를로(Monte Carlo) 시뮬레이션이 실현되고, 이는 모델링 장치의 종합적인 성능 벤치마크(benchmark)에 중요할 수 있다.
몇몇 실시예는, 룩업 테이블 기반의 FET 컴팩트 모델에 대한 프로세스 변동(예를 들어, 다이 투 다이(die-to-die), 웨이퍼 투 웨이퍼(wafer-to-wafer))을 소개하기 위해 일반적은 접근법을 제공할 수 있다. 이러한 모델의 결과의 예는 종래의 모스펫(MOSFET)과 터널 전계 효과 트랜지스터(TFET) 모두의 TCAD 시뮬레이션 결과로 검증되었다. 이러한 방식으로, 새로운 트랜지스터에 대한 회로 레벨 분석은 다양한 프로세스 변동 소스를 고려하여 수행될 수 있다.
요약하면, 프로세스 변동 소스(PV source; process variation source)의 수(Pi, i=1,?,NP)가 확인된다. TCAD 시뮬레이션은, PV 소스를 한번에 +3? 또는 -3? 값으로 변화시킴으로써 수행된다. TCAD 데이터로부터 생성된 2NP+1LUT(각 PV를 위한 2개의 LUT와 공칭 케이스(nominal case)를 위한 1개의 LUT)는 장치의 모델을 생성하는데 사용될 수 있다. 예를 들어, 몇몇 실시예는 Verilog-A 모델이 생성될 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예는 각 프로세스 변동 소스에 가우스 분포(Gaussian distribution)를 적용하여 MC 시뮬레이션이 수행되는 것을 제공한다. 이러한 방식으로, 각각의 MC 인스턴스(instance)를 위해, 인스턴스 매개변수로서 배열, ΔPi (i=1,?,NP)가 Verilog-A 모델로 전달될 수 있다. 몇몇 실시예는, 각각의 바이어스 포인트를 위해 다음의 두 양을 계산하는 것을 제공한다.
Figure pat00001
Figure pat00002
여기에서, Id0는 공칭 전류(nominal current)이고, Idi는 Pi가 +3?일 때의 전류이다(?Pi≥0인 경우). 만약에, ?Pi<0인 경우 Idi는 Pi가 -3?일 때의 전류이다(ΔPi는 ?에 관한 수이다). 결론적으로, 이러한 바이어스 포인트에 대한 전류는 다음과 같이 계산된다.
Figure pat00003
여기에서, η는 공칭(nominal) I-V 곡선으로부터 추출된 바이어스 의존 계수이다(C-V 값의 계산은 I-V 값의 계산과 동일하다).
도 1은 본 발명의 몇몇 실시예에 따른 방법과 컴퓨터 프로그램 제품에서의 동작을 도시한 블록도이다.
상기 동작은 반도체 장치의 공칭 성능(nominal performance)에 대응하는 TCAD(technology computer aided design) 데이터 세트를 제공하는 것을 포함한다(block 100). 몇몇 실시예에서, 예를 들어 반도체 장치는 모스펫(MOSFET) 또는 터널 전계 효과 트랜지스터(TFET)를 포함할 수 있다. 다만, 상기 방법, 시스템 및 컴퓨터 프로그램 제품은 다른 타입의 장치에도 적용될 수 있다. 몇몇 실시예는, TCAD 데크(deck)의 출력을 참고하여, TCAD 데이터 세트가 하나 이상의 소스로부터의 테스트 및/또는 제조 데이터를 이용하여 제대로 캘리브레이트(calibrate)되는 것을 제공한다. 이러한 소스는 제조 데이터베이스, 측정 도구 및/또는 다른 진단 장치들을 포함할 수 있으며, 반도체 장치의 크기가 상당히 샘플링된 세트에 기초한 공칭(nominal) 장치 특성을 제공할 수 있는 장치 분석기와 같은 진단 장치를 포함할 수 있다. 몇몇 실시예에서, 반도체 장치의 공칭 성능(nominal performance)에 대응하는 TCAD 데크(deck)는, 예상되는 성능의 실질적으로 모든 경우에서의 반도체 장치를 위한 전기적 전류 및 전압 곡선에 대응하는 실험 데이터에 기초한다.
상기 동작은 반도체 장치의 제조 과정에서 발생하는 프로세스 다양성에 대응하는 다수의 프로세스 변동 소스를 확인하는 것을 포함한다(block 102). 프로세스 변동에는 다수의 예를 포함할 수 있으며, 예를 들어, 게이트 산화물 두께, 도핑 농도, 및 게이트 길이(gate length) 등을 포함할 수 있다. 프로세스 변동 소스를 확인하는 것은, 통계적 방법, 측정, 및/또는 제조 데이터를 이용하여 수행될 수 있다. 이는 변동성이 큰 제조 공정 및/또는 반도체 장치의 특성에 민감한 프로세스 변동을 확인하여 수행될 수 있다. 예를 들어, 반도체 장치의 특성은 다른 프로세스 변동에 대해 상대적으로 약간의 프로세스 변동에 의해서도 상당히 민감할 수 있다.
공칭(nominal) 값 룩업 테이블(LUT)이 생성될 수 있다(block 104). 상기 공칭 값 룩업 테이블은 공칭 값이 될 수 있는 모든 프로스세 변동 소스에 대응하는 데이터를 제공한다. 상기 룩업 테이블 데이터는 특히, 각각의 주어진 전압 바이어스 포인트에서의 전류 값과 커패시턴스 값을 포함할 수 있다.
확인된 다양한 프로세스 변동 소스에 대응하는 다양한 룩업 테이블들이 생성될 수 있다(block 106). 다양한 프로세스 변동 룩업 테이블들을 생성하는 것은, 각각의 프로세스 변동 소스를 위한 2개의 룩업 테이블들을 생성하는 것을 포함할 수 있다. 몇몇 실시예에서, 룩업 테이블은 프로세스 변동의 표준 편차에 대한 정수배(integer times)에서의 변동 값을 위해 생성될 수 있다. 몇몇 실시예는 프로세스 변동의 공칭 값으로부터 프로세스 변동 제한까지의 범위에 대한 프로세스 변동 값의 통계적 분포가 생성될 수 있다는 것을 제공한다. 몇몇 실시예는 음수 표준 편차로부터 양수 표준 편차까지의 범위에 대한 프로세스 변동 값의 가우스 분포를 생성하는 것을 포함하며, 프로세스 변동이 없는 공칭 케이스에 대응하는 가우스 분포는 0(zero)을 의미한다. 몇몇 실시예는 프로세스 변동 제한의 예가 프로세스 변동의 표준 편차에 대한 양 또는 음의 정수를 포함할 수 있다는 것을 제공한다.
몇몇 실시예에서, LUT의 쌍은 프로세스 변동 값의 표준 편차에 대한 공칭 값의 양의 3배 및 음의 3배에서의 각각의 프로세스 변동 소스를 위해 생성될 수 있다. 이런 점에서, LUT의 총 개수는 공칭 값을 위한 하나 이상의 LUT에 프로세스 변동 소스 개수의 2배를 더한 개수일 수 있다.
몇몇 실시예는 하드웨어 디스크립터 언어(HDL)에서 반도체 장치의 LUT 기반 모델이 생성될 수 있다는 것을 제공한다(block 108). 본원에 기재된 바와 같이, LUT 기반 모델은 HDL Verilog-A에서 생성될 수 있으며, 다만, 이러한 실시예들은 단지 적절한 HDL의 예로서, 이에 제한되는 것은 아니다.
프로세스 변동 값에 대응하는 다수의 종속값(dependence values)이 계산될 수 있다. 예를 들어, 반도체의 문턱 전압(threshold voltage)에서 반도체 장치에서의 전류에 대한 선형 종속에 대응하는 선형 종속값(linear dependence value)이 계산될 수 있다. 몇몇 실시예는 이하의 식에 따라 공칭 전류(Id0), 하나의 프로세스 변동 소스에 대한 전류(Idi), 및 가우스 분포(ΔPi)를 포함하는 배열의 값들을 이용하여 선형 종속값이 계산될 수 있다.
Figure pat00004
몇몇 실시예에서, 반도체의 문턱 전압(threshold voltage)에서 반도체 장치에서의 전류에 대한 지수 종속에 대응하는 지수 종속값(exponential dependence value)이 계산될 수 있다. 몇몇 실시예는 이하의 식에 따라 공칭 전류(Id0), 하나의 프로세스 변동 소스에 대한 전류(Idi), 및 가우스 분포(ΔPi)를 포함하는 배열의 값들을 이용하여 지수 종속값이 계산될 수 있다.
Figure pat00005
몇몇 실시예는 공칭 전류-전압 곡선으로부터 추출된 바이어스 종속 계수(bias-dependent coefficient)를 계산하는 것을 더 포함할 수 있다(block 110). 몇몇 실시예는 룩업 테이블 값을 이용하여 양의 전류 종속(Id(Plus))과 음의 전류 종속(Id(Minus))을 결정하여 바이어스 종속 계수가 계산될 수 있는 것을 제공한다. 예를 들어, Id(Plus)와 Id(Minus)는 룩업 테이블로부터 결정된 값에 기초하여 다음의 식을 따라 결정될 수 있다.
Id(plus)=Id(Vgs=Vgs0 -△Vt, Vds=Vds0)
Id(minus)=Id(Vgs=Vgs0+△Vt, Vds=Vds0)
또한, 몇몇 실시예는 Id의 산술 평균(Id(ave1))과 Id의 기하 평균(Id(ave2))을 다음의 식을 따라 계산하는 것을 포함한다.
Id(ave1) = [Id(Plus) + Id(Minus)]/2
Id(ave2) = [Id(Plus) * Id(Minus)]^0.5
몇몇 실시예는 다음 식에 따라 바이어스 종속 계수(η)가 공칭 전류(Id0), 산술 평균(Id(ave1)), 및 기하 평균(Id(ave2))을 이용하여 계산될 수 있는 것을 제공한다.
Figure pat00006
바이어스 종속 계수(η)의 값이 0에 접근함에 따라, 전류는 서브-임계 레짐(sub-threshold regime)에 대응하는 문턱 전압(Vth)에서 더욱더 지수적 종속성(exponential dependence)을 갖게될 것이다. 반면에, 바이어스 종속 계수(η)의 값이 1에 접근함에 따라, 전류는 초-임계 레짐(super-threshold regime)에 대응하는 문턱 전압(Vth)에서 더욱더 선형적 종속성(linear dependence)을 갖게될 것이다.
프로세스 변동을 기초로 하여 Id와 같은 디바이스 매트릭스가 생성될 수 있다(block 112). 예를 들어, 전류 Id는 다음의 식을 따라 계산될 수 있다.
Figure pat00007
몇몇 실시예에서, 감쇠 인자(β)는 다음의 식을 이용하여 I-V 곡선을 부드럽게 하는데 이용될 수 있다.
Figure pat00008
몇몇 실시예는 감쇠 인자(β)가 적은 감쇠를 제공하는 높은 값과 많은 감쇠를 제공하는 낮은 값을 포함하는 0과 1 사이의 값을 갖는 것을 제공한다. 몇몇 실시예에서, 감쇠 인자(β)는 예를 들어 0.6일 수 있으나, 이에 제한되는 것은 아니다.
본원에 제공된 바와 같이, LUT 기반 모델은 부드러운 전류-전압 곡선과 반도체 장치의 전체 동작 범위에서의 커패시턴스-전압 곡선을 생성할 수 있다. 몇몇 실시예에서, 반도체 장치의 Verilog-A 기반 모델은 공칭 값 룩업 테이블과, 확인된 프로세스 변동의 각각에서의 표준 편차의 양수에 대응하는 프로세스 변동 룩업 테이블과, 확인된 프로세스 변동의 각각에서의 표준 편차의 음수에 대응하는 프로세스 변동 룩업 테이블을 이용한다.
도 2는 본 발명의 몇몇 실시예에 따른, n-형 모스펫(MOSFET)에서의 컴팩트(SPICE) 모델과, TCAD 시뮬레이션과, 다양한 프로세스 변동 곡선으로부터 생성된 Id-Vg 그래프와 ON-전류 막대 그래프를 도시한 도면이다.
도 2를 참고하면, 본 발명의 몇몇 실시예에 따른, 컴팩트(SPICE) 모델과 TCAD 시뮬레이션으로부터 생성된 Id-Vg 곡선과 ON-전류 막대 그래프를 포함하며, Vdd 전압이 1V에서의 n-형 모스펫(MOSFET)을 위한 다양한 프로세스 변동 코너를 포함한다. 곡선 및 막대 그래프는 게이트 산화물 두께(Tox)(202), 게이트 길이(Lg)(204), 및 N-채널 도핑 농도(Nch)(206)에 대한 확인된 프로세스 변동(Pi)에 대응하는 것이다.
플롯(210)은 프로세스 변동(ΔPi)이 공칭 값의 양의 2배 표준 편차(+2?)에서의 TCAD 시뮬레이션과 Id-Vg를 표시한 SPICE 곡선을 포함한다. 유사하게, 플롯(220)은 프로세스 변동(ΔPi)이 공칭 값의 음의 2배 표준 편차(-2?)에서의 TCAD 시뮬레이션과 Id-Vg를 표시한 SPICE 곡선을 포함한다. 전체 동적 바이어스 범위에서 부드러운 Id-Vg 곡선이 얻어지고, 컴팩트(SPICE) 모델과 TCAD 사이의 완벽한 정합(match)은 다양한 프로세스 코너(corner)에서 획득된다.
또한, 막대 그래프(230)는 다양한 프로세스 변동 조합을 갖는 n-형 모스펫(MOSFET)을 위한 TCAD의 ON 전류와 컴팩트(SPICE) 모델 결과를 도시하고 있다. 도시된 바와 같이, X축은 표준 편차(σ)의 양적 관점에서의 프로세스 변동 값의 조합을 정의한다. 예를 들어, 프로세스 변동 공칭 값의 조합은 [0, 0, 0] 이다. TCAD 결과와 컴팩트(SPICE) 모델 결과 사이의 에러의 제곱근은 0.3% 이다.
도 3은 본 발명의 몇몇 실시예에 따른, 터널 전계 효과 트랜지스터(TFET)에서의 컴팩트(SPICE) 모델과, TCAD 시뮬레이션과, 다양한 프로세스 변동 곡선으로부터 생성된 Id-Vg 그래프와 ON-전류 막대 그래프를 도시한 도면이다.
도 3을 참고하면, 본 발명의 몇몇 실시예에 따른, 컴팩트(SPICE) 모델로과 TCAD 시뮬레이션으로부터 생성된 Id-Vg 곡선과 ON-전류 막대 그래프를 포함하며, Vdd 전압이 0.5V에서의 TFET를 위한 다양한 프로세스 변동 코너를 포함한다. 곡선 및 막대 그래프는 게이트 산화물 두께(Tox)(302), 소스 도핑 농도(Ns)(304), 및 n+ 포켓 도핑 농도(Npcl)(306)에 대한 확인된 프로세스 변동(Pi)에 대응하는 것이다.
플롯(310)은 Tox(302)에서의 프로세스 변동(ΔPi)이 공칭 값의 양의 1.5배 표준 편차(+1.5?)이고, Ns(304)는 공칭 값의 음의 1.5배 표준 편차(-1.5?)이고, Npck(306)은 공칭 값의 음의 1.5배 표준 편차(-1.5?)에서의 TCAD 시뮬레이션과 Id-Vg를 표시한 SPICE 곡선을 포함한다. 유사하게, 플롯(320)은 Tox(302)에서의 프로세스 변동(ΔPi)이 공칭 값의 음의 1.5배 표준 편차(-1.5?)이고, Ns(304)는 공칭 값의 양의 1.5배 표준 편차(+1.5?)이고, Npck(306)은 공칭 값의 양의 1.5배 표준 편차(+1.5?)에서의 TCAD 시뮬레이션과 Id-Vg를 표시한 SPICE 곡선을 포함한다. 전체 동적 바이어스 범위에서 부드러운 Id-Vg 곡선이 얻어지고, 컴팩트(SPICE) 모델과 TCAD 사이의 완벽한 정합(match)은 다양한 프로세스 코너(corner)에서 획득된다. 또한, 도 2와 도 3의 관련 부분에 도시된 바와 같이, LUT 기반 모델 라이브러리로부터 생성된 통계적 분포는 TCAD 시뮬레이션으로부터 생성된 통계적 분포보다 개선된 표현을 제공한다.
또한, 막대 그래프(330)는 다양한 프로세스 변동 조합을 갖는 TFET를 위한 TCAD의 ON 전류와 컴팩트(SPICE) 모델 결과를 도시하고 있다. 도시된 바와 같이, X축은 표준 편차(σ)의 양적 관점에서의 프로세스 변동 값의 조합을 정의한다. 예를 들어, 프로세스 변동 공칭 값의 조합은 [0, 0, 0] 이다. TCAD 결과와 컴팩트(SPICE) 모델 결과 사이의 에러의 제곱근은 2.2% 이다. 이와 같이, LUT 기반 모델 라이브러리는 MOSFET과 TFET 반도체 장치 모두에서 개선된 표현을 제공하는 것으로 나타나 있다.
도 4는 본 발명의 몇몇 실시예에 따른 방법들을 이용하여 모스펫(MOSFET)에서 생성된, ON 전류-OFF 전류의 몬테카를로(Monte Carlo) 시뮬레이션의 플롯(plot)들, ON 전류-노멀 변위치(Normal Quantile) 및 OFF 전류-노멀 변위치(Normal Quantile)를 도시한 도면이다.
도 4를 참고하면, ON 전류-OFF 전류의 몬테카를로 시뮬레이션의 플롯들(410)과, ON 전류-노멀 변위치의 몬테카를로 시뮬레이션의 플롯들(420)과, OFF 전류-노멀 변위치의 몬테카를로 시뮬레이션의 플롯들(430)에 대해 도시되어 있으며, 이들은 본 발명의 몇몇 실시예에 따라 Vdd 값이 1V에서의 MOSFET을 위한 상기의 방법들을 이용하여 생성한 것이다. 도시된 바와 같이, 몬테카를로 시뮬레이션 데이터의 분포는 장치 변동 사양이 추출될 수 있음을 입증하며, LUT 기반 모델에서 프로세스 변동을 고려하여 최악의 회로 메트릭(metric)을 추정할 수 있다.
도 5는 본 발명의 몇몇 실시예에 따른 방법들을 이용하여 터널 전계 효과 트랜지스터(TFET)에서 생성된, ON 전류-OFF 전류의 몬테카를로(Monte Carlo) 시뮬레이션의 플롯(plot)들, ON 전류-노멀 변위치(Normal Quantile) 및 OFF 전류-노멀 변위치(Normal Quantile)를 도시한 도면이다.
도 5를 참고하면, ON 전류-OFF 전류의 몬테카를로 시뮬레이션의 플롯들(510)과, ON 전류-노멀 변위치의 몬테카를로 시뮬레이션의 플롯들(520)과, OFF 전류-노멀 변위치의 몬테카를로 시뮬레이션의 플롯들(530)에 대해 도시되어 있으며, 이들은 본 발명의 몇몇 실시예에 따라 Vdd 값이 0.5V에서의 TFET를 위한 상기의 방법들을 이용하여 생성한 것이다. 도시된 바와 같이, 몬테카를로 시뮬레이션 데이터의 분포는 장치 변동 사양이 추출될 수 있음을 입증하며, LUT 기반 모델에서 프로세스 변동을 고려하여 최악의 회로 메트릭(metric)을 추정할 수 있다.
도 6은 본 발명의 몇몇 실시예에 따른, N-MOSFET과 P-MOSFET의 정규화된 ON 전류의 몬테카를로(Monte Carlo) 시뮬레이션의 플롯(plot)들과, N-MOSFET과 P-MOSFET의 정규화된 OFF 전류의 몬테카를로(Monte Carlo) 시뮬레이션의 플롯(plot)들을 도시한 도면이다.
다른 장치 유형(예를 들어, nFET와 pFET) 중 변동의 상관 관계에 대한 적절한 모델링은 정확한 회로 시뮬레이션과 벤치마킹을 위해 중요할 수 있다. 이러한 방법으로, 상기에서 설명한 방법에 따라, 각 프로세스 변동 소스는 명백하게 인스턴스 파라미터로 간주될 수 있다. 이와 같이, 변동의 상관 관계는 근본적으로 포착될 수 있다. 예를 들어, 도 6을 참고하면, 본 발명의 몇몇 실시예에 따른 N-MOSFET과 P-MOSFET의 정규화된 ON 전류의 몬테카를로 시뮬레이션의 플롯들(610)과, N-MOSFET과 P-MOSFET의 정규화된 OFF 전류의 몬테카를로 시뮬레이션의 플롯들(620)을 포함한다. 이러한 시뮬레이션에서 이용되는 장치들은 동일한 ΔTox와 ΔLg를 갖지만, ΔNch는 다른 값을 갖는다. 도시된 각각의 케이스에서, N-MOSFET과 P-MOSFET은 부분즉으로 상관 관계를 갖는다. 즉, 0 < 상관 관계 < 1 이다. 예를 들어, N-MOSFET과 P-MOSFET은 ON 전류에서 0.87의 상관 관계를 갖고, OFF 전류에서 0.63의 상관 관계를 갖는다.
도 7은 본 발명의 몇몇 실시예에 따른, 모스펫 링 오실레이터(MOSFET ring oscillator)의 딜레이(delay)와 누설 전력(leakage power)에 관한 몬테카를로(Monte Carlo) 시뮬레이션의 플롯(plot)들과, 터널 전계 효과 트랜지스터 링 오실레이터(TFET ring oscillator)의 딜레이(delay)와 누설 전력(leakage power)에 관한 몬테카를로(Monte Carlo) 시뮬레이션의 플롯(plot)들을 도시한 도면이다.
도 7을 참고하면, 본 발명의 몇몇 실시예에 따른, 모스펫 링 오실레이터(MOSFET ring oscillator)의 딜레이(delay)와 누설 전력(leakage power)에 관한 몬테카를로 시뮬레이션의 플롯들(710)과, 터널 전계 효과 트랜지스터 링 오실레이터(TFET ring oscillator)의 딜레이(delay)와 누설 전력(leakage power)에 관한 몬테카를로 시뮬레이션의 플롯들(720)을 포함한다. 링 오실레이터에 관한 몬테카를로 시뮬레이션 데이터를 이용하면, 최악의 회로 메트릭(metric)(예를 들어, 딜레이, 전력 소비)의 경우를 추출할 수 있다. 이러한 메트릭은 다른 장치 옵션에 대응하는 성능 벤치마킹을 위해 중요할 수 있다. 각각의 도시된 경우에 있어서, N-MOSFET과 P-MOSFET은 부분적으로 상관 관계를 갖는다. 즉, 0 < 상관 관계 < 1 이다. 예를 들어, N-MOSFET과 P-MOSFET은 ON 전류에서 0.87의 상관 관계를 갖고, OFF 전류에서 0.63의 상관 관계를 갖는다.
도 8은 본 발명의 몇몇 실시예에 따른 컴퓨터 시스템을 도시한 도면이다.
도 8을 참고하면, 본원에 기술된 몇몇 실시예에 관한 컴퓨터 시스템을 도시하고 있다. 컴퓨터 또는 컴퓨터 시스템은 일반적으로 연산을 수행할 수 있는 임의의 시스템일 수 있다. 구체적으로, 컴퓨터 시스템은 마이크로프로세서, 주문형 집적 회로, 분산형 컴퓨팅 시스템, 클라우드 컴퓨팅 시스템, 또는 임의의 다른 컴퓨팅 시스템으로 현재 알려져 있거나 나중에 개발될 수 있는 것을 포함한다. 몇몇 실시예에서, 컴퓨터 시스템(802)은 프로세서(804), 메모리(806), 및 스토리지(808)를 포함한다. 컴퓨터 시스템(802)은 디스플레이(814), 키보드(810), 포인팅 장치(812), 및 디바이스 분석기(822)와 결합될 수 있다. 스토리지(808)는 데이터를 저장할 수 있는 임의의 장치일 수 있다. 구체적으로, 기억 장치, 자기, 광학, 및/또는 자기-광학 저장 장치, 및/또는 플래시 메모리 및/또는 배터리 백업 메모리에 기초한 저장 장치일 수 있다. 스토리지(808)는 어플리케이션(816), 운영 체제(818), 및 데이터(820)를 저장할 수 있다. 어플리케이션(816)은 내재적으로 또는 명시적으로 본원에 기재된 하나 이상의 방법을 컴퓨터(802)가 수행하도록 컴퓨터(802)가 실행될 때의 명령(instruction)을 포함할 수 있다. 데이터(820)는 어플리케이션(816)에 의해 출력되거나 어플리케이션(816)으로 입력되는 어떠한 데이터를 포함할 수 있다. 예를 들어, 데이터(820)는 반도체 장치의 공칭 성능에 대응하는 TCAD 데이터 세트를 포함할 수 있다. 몇몇 실시예에서, 이러한 데이터는 디바이스 분석기(822)로부터 제공받을 수 있다.
전술한 바와 같이, 본원에 개시된 실시예는, 프로세스 변동을 고려하는 LUT 기반 모델을 제공함으로써, 반도체 장치를 포함하는 전기 회로 및/또는 반도체 장치를 분석 및/또는 디자인하는 종래의 방법보다 뛰어난 연산 효율(computational efficiency)을 제공할 수 있다. 이전의 방법들은 프로세스 변동을 포착하는 비실용적이고 복잡한 방법을 제공하였으나, 본원에 개시된 실시예들은 프로세스 변동을 고려하는 LUT 기반의 기술을 제공하여 연산 효율의 현저한 증가를 제공한다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다.
하나의 구성요소가 다른 구성요소와 "연결된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 구성요소와 직접 연결 또는 커플링된 경우 또는 중간에 다른 구성요소를 개재한 경우를 모두 포함한다. 반면, 하나의 구성요소가 다른 구성요소와 "직접 연결된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 구성요소를 개재하지 않은 것을 나타낸다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
구성요소가 다른 구성요소의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 구성요소의 바로 위뿐만 아니라 중간에 다른 구성요소를 개재한 경우를 모두 포함한다. 반면, 구성요소가 다른 구성요소의 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 구성요소를 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 구성요소들과 다른 구성요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 구성요소는 다른 구성요소의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 구성요소는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
본 발명의 실시예들과 관련하여 설명된 방법 또는 알고리즘의 단계는 프로세서에 의해 실행되는 하드웨어, 소프트웨어 모듈, 또는 그 2 개의 결합으로 직접 구현될 수 있다. 소프트웨어 모듈은 RAM 메모리, 플래시 메모리, ROM 메모리, EPROM 메모리, EEPROM 메모리, 레지스터, 하드 디스크, 착탈형 디스크, CD-ROM, 또는 당업계에 알려진 임의의 다른 형태의 기록 매체에 상주할 수도 있다. 예시적인 기록 매체는 프로세서에 커플링되며, 그 프로세서는 기록 매체로부터 정보를 판독할 수 있고 저장 매체에 정보를 기입할 수 있다. 다른 방법으로, 기록 매체는 프로세서와 일체형일 수도 있다. 프로세서 및 기록 매체는 주문형 집적회로(ASIC) 내에 상주할 수도 있다. ASIC는 사용자 단말기 내에 상주할 수도 있다. 다른 방법으로, 프로세서 및 기록 매체는 사용자 단말기 내에 개별 컴포넌트로서 상주할 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 반도체 장치의 공칭 성능(nominal performance)에 대응하는 TCAD(technology computer aided design) 데이터 세트를 제공하고,
    상기 반도체 장치의 제조 공정 동안 발생하는 프로세스 변동(process variation)에 대응하는 복수의 프로세스 변동 소스를 확인하고,
    상기 복수의 프로세스 변동 소스의 각각의 공칭 값(nominal value)을 이용하여 상기 반도체 장치의 전기적 파라미터에 관한 공칭 값 룩업 테이블(nominal value look-up table)을 생성하고,
    상기 반도체 장치에 대응하는 것으로 확인된 상기 복수의 프로세스 변동 소스의 각각에 대응하는 변동 값(variation value)을 이용하여 상기 반도체 장치의 전기적 파라미터에 관한 복수의 프로세스 변동 룩업 테이블(process variation look-up table)을 생성하는 것을 포함하는 반도체 장치의 성능 분석을 위한 컴퓨터 구현 방법.
  2. 제 1항에 있어서,
    상기 반도체 장치의 공칭 성능에 대응하는 상기 TCAD 데이터 세트는 프로세스 변동이 미발생한 반도체 장치에 대응하는 TCAD 데이터 세트를 포함하는 반도체 장치의 성능 분석을 위한 컴퓨터 구현 방법.
  3. 제 1항에 있어서,
    상기 반도체 장치의 공칭 성능에 대응하는 상기 TCAD 데이터 세트는 예측되는 성능에 관한 모든 경우에서의 상기 반도체 장치에 관한 전류 및 전압 곡선에 대응하는 실험 데이터에 기초하는 반도체 장치의 성능 분석을 위한 컴퓨터 구현 방법.
  4. 제 1항에 있어서,
    상기 반도체 장치에 대응하는 것으로 확인된 상기 복수의 프로세스 변동 소스의 각각에 대응하는 변동 값(variation value)을 이용하여 상기 반도체 장치의 전기적 파라미터에 관한 복수의 프로세스 변동 룩업 테이블(process variation look-up table)을 생성하는 것은,
    상기 복수의 프로세스 변동 소스의 각각의 프로세스 변동 소스에 대해,
    상기 프로세스 변동의 상기 공칭 값으로부터 프로세스 변동 제한(process variation limit)까지의 범위에서 프로세스 변동 값의 통계적 분포(statistical distribution)를 생성하고,
    상기 프로세스 변동 값에 대응하는 복수의 종속값(dependence value)을 계산하는 것을 포함하는 반도체 장치의 성능 분석을 위한 컴퓨터 구현 방법.
  5. 제 4항에 있어서,
    상기 통계적 분포를 생성하는 것은,
    음수 표준 편차로부터 양수 표준 편차까지의 범위에 대한 프로세스 변동 값의 가우스 분포(Gaussian distribution)를 생성하는 것을 포함하고,
    상기 공칭 케이스에 대응하는 상기 가우스 분포의 의미는 0인 반도체 장치의 성능 분석을 위한 컴퓨터 구현 방법.
  6. 제 4항에 있어서,
    상기 복수의 종속값(dependence value)을 계산하는 것은,
    상기 반도체 장치의 문턱 전압에서 상기 반도체 장치 내의 선형 종속적인 전류에 대응하는 선형 종속값(linear dependence value)을 계산하는 것과,
    상기 반도체 장치의 문턱 전압에서 상기 반도체 장치 내의 지수 종속적인 전류에 대응하는 지수 종속값(exponential dependence value)을 계산하는 것을 포함하는 반도체 장치의 성능 분석을 위한 컴퓨터 구현 방법.
  7. 제 6항에 있어서,
    상기 선형 종속값은 공칭 전류(Id0), 상기 복수의 룩업 테이블 중 하나에 대응하는 전류 값(Idi), 및 가우스 분포(ΔPi)를 포함하는 배열의 값을 이용하여
    Figure pat00009

    에 따라 결정되는 반도체 장치의 성능 분석을 위한 컴퓨터 구현 방법.
  8. 제 6항에 있어서,
    상기 지수 종속값은 공칭 전류(Id0), 상기 복수의 프로세스 변동 룩업 테이블 중 하나에 대응하는 전류 값(Idi), 및 가우스 분포(ΔPi)를 포함하는 배열의 값을 이용하여
    Figure pat00010

    에 따라 결정되는 반도체 장치의 성능 분석을 위한 컴퓨터 구현 방법.
  9. 제 4항에 있어서,
    공칭 전류-전압 곡선으로부터 추출된 바이어스 종속 계수(bias-dependent coefficient)를 계산하는 것을 더 포함하는 반도체 장치의 성능 분석을 위한 컴퓨터 구현 방법.
  10. 제 9항에 있어서,
    상기 바이어스 종속 계수를 계산하는 것은,
    상기 공칭 값 룩업 테이블로부터의 값을 이용하여 양의 전류 종속(Id(plus))과 음의 전류 종속(Id(minus))을 계산하는 것을 포함하되,
    Id(plus)는 Id(Vgs=Vgs0 -△Vt, Vds=Vds0)이고, Id(minus)는 Id(Vgs=Vgs0+△Vt, Vds=Vds0)인 반도체 장치의 성능 분석을 위한 컴퓨터 구현 방법.
  11. 제 10항에 있어서,
    상기 양의 전류 종속(Id(plus))과 상기 음의 전류 종속(Id(minus))을 이용하여 Id의 산술 평균(Id(ave1))과 Id의 기하 평균(Id(ave2))을 생성하는 것을 더 포함하는 반도체 장치의 성능 분석을 위한 컴퓨터 구현 방법.
  12. 제 11항에 있어서,
    상기 바이어스 종속 계수는,
    Figure pat00011

    에 따라 계산되는 반도체 장치의 성능 분석을 위한 컴퓨터 구현 방법.
  13. 제 12항에 있어서,
    Figure pat00012

    에 따라 상기 Id를 계산하는 것을 더 포함하는 반도체 장치의 성능 분석을 위한 컴퓨터 구현 방법.
  14. 제 12항에 있어서,
    감쇠 인자(β)를 이용하여,
    Figure pat00013

    에 따라 상기 Id를 계산하는 것을 더 포함하는 반도체 장치의 성능 분석을 위한 컴퓨터 구현 방법.
  15. 제 1항에 있어서,
    상기 반도체 장치의 공칭 성능에 대응하는 TCAD 데이터 세트를 제공하는 것은, 상기 반도체 장치에 대응하는 성능 데이터를 수신하는 것을 포함하는 반도체 장치의 성능 분석을 위한 컴퓨터 구현 방법.
  16. 제 1항에 있어서,
    상기 반도체 장치는, MOSFET, TFET, 또는 다른 타입의 전계 효과 트랜지스터를 포함하는 반도체 장치의 성능 분석을 위한 컴퓨터 구현 방법.
  17. 제 1항에 있어서,
    상기 공칭 값 룩업 테이블과 상기 복수의 프로세스 변동 룩업 테이블을 이용하여 상기 반도체 장치의 Verilog-A 기반 모델을 수립하는 것을 더 포함하고,
    상기 Verilog-A 기반 모델은 프로세스 변동에 기초하여, 주어진 전압 바이어스 포인트에서 전류 값과 커패시턴스 값을 계산하도록 구성된 반도체 장치의 성능 분석을 위한 컴퓨터 구현 방법.
  18. 제 17항에 있어서,
    상기 Verilog-A 기반 모델은,
    상기 반도체 장치의 전체 동작 범위(full operating range)에서의 전류-전압 곡선과 커패시턴스-전압 곡선을 생성하도록 구성된 반도체 장치의 성능 분석을 위한 컴퓨터 구현 방법.
  19. 제 17항에 있어서,
    상기 반도체 장치의 상기 Verilog-A 기반 모델은,
    상기 공칭 값 룩업 테이블과, 확인된 프로세스 변동의 각각에서의 표준 편차의 양수에 대응하는 상기 복수의 프로세스 변동 룩업 테이블 중 하나와, 확인된 프로세스 변동의 각각에서의 표준 편차의 음수에 대응하는 상기 복수의 프로세스 변동 룩업 테이블 중 하나를 이용하는 반도체 장치의 성능 분석을 위한 컴퓨터 구현 방법.
  20. 프로세서; 및
    상기 프로세서가 상기 제 1항의 동작을 수행하도록 할 수 있는 컴퓨터 판독 가능 코드(computer readable code)를 저장하는 메모리를 포함하는 반도체 장치의 성능 분석을 위한 시스템.
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