TWI764860B - 分析半導體元件的性能的系統、方法和電腦程式產品 - Google Patents
分析半導體元件的性能的系統、方法和電腦程式產品 Download PDFInfo
- Publication number
- TWI764860B TWI764860B TW105107450A TW105107450A TWI764860B TW I764860 B TWI764860 B TW I764860B TW 105107450 A TW105107450 A TW 105107450A TW 105107450 A TW105107450 A TW 105107450A TW I764860 B TWI764860 B TW I764860B
- Authority
- TW
- Taiwan
- Prior art keywords
- process variation
- current
- computer
- nominal
- value
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 171
- 239000004065 semiconductor Substances 0.000 title claims abstract description 106
- 238000004590 computer program Methods 0.000 title claims description 11
- 238000011960 computer-aided design Methods 0.000 claims abstract description 27
- 238000004519 manufacturing process Methods 0.000 claims abstract description 9
- 230000005669 field effect Effects 0.000 claims description 30
- 238000009826 distribution Methods 0.000 claims description 22
- 238000003860 storage Methods 0.000 claims description 11
- 238000013016 damping Methods 0.000 claims description 5
- 230000035772 mutation Effects 0.000 claims 1
- 238000005516 engineering process Methods 0.000 abstract description 3
- 230000000875 corresponding effect Effects 0.000 description 38
- 238000000342 Monte Carlo simulation Methods 0.000 description 16
- 238000004088 simulation Methods 0.000 description 16
- 229910044991 metal oxide Inorganic materials 0.000 description 14
- 150000004706 metal oxides Chemical class 0.000 description 14
- 235000013599 spices Nutrition 0.000 description 14
- 238000010586 diagram Methods 0.000 description 7
- 238000013459 approach Methods 0.000 description 3
- 238000011022 operating instruction Methods 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 230000002596 correlated effect Effects 0.000 description 2
- 238000013499 data model Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000004458 analytical method Methods 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/20—Design optimisation, verification or simulation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/36—Circuit design at the analogue level
- G06F30/367—Design verification, e.g. using simulation, simulation program with integrated circuit emphasis [SPICE], direct methods or relaxation methods
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2111/00—Details relating to CAD techniques
- G06F2111/08—Probabilistic or stochastic CAD
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2119/00—Details relating to the type or aim of the analysis or the optimisation
- G06F2119/18—Manufacturability analysis or optimisation for manufacturability
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Quality & Reliability (AREA)
- Life Sciences & Earth Sciences (AREA)
- Bioinformatics & Cheminformatics (AREA)
- Bioinformatics & Computational Biology (AREA)
- Evolutionary Biology (AREA)
- Probability & Statistics with Applications (AREA)
Abstract
本發明提供一種用於確定半導體元件的性能的由電腦實施的方法。所述方法包括：提供與所述半導體元件的標稱性能對應的技術電腦輔助設計資料集；辨識與在所述半導體元件的製造期間發生的製程變異對應的多個製程變異來源；利用所述多個製程變異來源中的每一者的標稱值來產生所述半導體元件的電性參數的標稱值查找表；以及利用與被辨識為對應於所述半導體元件的所述多個製程變異來源中的每一者對應的變異值來產生所述半導體元件的電性參數的多個製程變異查找表。
Description
本發明概念大體而言是有關於半導體元件以及設計半導體元件的系統、方法、及電腦程式產品。
對提供更高且更一致性能的半導體元件的需求正不斷增加。對此類元件及包括此類元件的系統的設計可藉由產生此類元件的資料模型來達成。舉例而言，基於查找表(look-up table，LUT)的建模方法論可提供快速的周轉時間(turn-around time)來根據技術電腦輔助設計(technology computer aided design，TCAD)/實驗資料產生緊湊模型(compact model)且在模型擬合方面不會喪失準確度。然而，此類模型的準確度及因此有效性可受在基於查找表的模型內可能難以考量到的製程變異的影響。在基於方程式的緊湊模型(例如，BSIM、PSP)中，可藉由模型參數的集合來獲取製程變異。然而，類似的方法無法應用於基於查找表的模
型，乃因在此類模型中不存在模型參數。顯而易見，在基於查找表的模型中缺乏製程變異處理可能限制了基於查找表的建模技術的應用。
本發明概念的某些實施例是有關於分析半導體元件的性能的由電腦實施的方法。此類方法可包括：提供與所述半導體元件的標稱性能對應的技術電腦輔助設計資料集；辨識與在所述半導體元件的製造期間發生的製程變異對應的多個製程變異來源；利用所述多個製程變異來源中的每一者的標稱值來產生所述半導體元件的電性參數的標稱值查找表；以及利用與被辨識為對應於所述半導體元件的所述多個製程變異來源中的每一者對應的變異值來產生所述半導體元件的電性參數的多個製程變異查找表。
在某些實施例中，與所述半導體元件的標稱性能對應的所述技術電腦輔助設計資料集包括與所述半導體元件對應的、無任何製程變異的技術電腦輔助設計資料集。
某些實施例規定與所述半導體元件的標稱性能對應的所述技術電腦輔助設計資料集是基於與所述半導體元件在實質上所有預期性能情形中的電流曲線及電壓曲線對應的實驗資料。
在某些實施例中，利用與被辨識為對應於所述半導體元件的所述多個製程變異來源中的每一者對應的變異值來產生所述半導體元件的電性參數的所述多個製程變異查找表包括對於所述
多個製程變異來源中的每一製程變異來源：產生介於所述製程變異的所述標稱值至製程變異極限之間的製程變異值的統計分佈；以及計算與所述製程變異值對應的多個相關性值。
某些實施例規定產生所述統計分佈包括：產生介於給定的負數個標準偏差至給定的正數個標準偏差之間的製程變異值的高斯分佈，其中所述高斯分佈的均值等於零，此對應於標稱情形(無製程變異)。
在某些實施例中，計算所述多個相關性值包括：計算與所述半導體元件中的電流對於所述半導體元件的臨限電壓的線性相關性對應的線性相關性值；以及計算與所述半導體元件中的電流對於所述半導體元件的臨限電壓的指數相關性對應的指數相關性值。
某些實施例規定所述線性相關性值是使用標稱電流(Id0)、所述多個查找表中的對應查找表中的電流值(Idi)及包含高斯分佈的陣列 △P i 中的值根據以下方程式來確定：
在某些實施例中，所述指數相關性值是使用標稱電流(Id0)、所述多個製程變異查找表中的對應製程變異查找表中的電流值(Idi)及包含高斯分佈的陣列 △P i 中的值根據以下方程式來確定：
某些實施例包括計算自標稱電流-電壓曲線提取的偏置相關係數。在某些實施例中，計算所述偏置相關係數包括使用來自所述標稱值查找表的值來計算正電流相關性(Id(plus))及負電流相關性(Id(Minus))，其中Id(plus)=Id(Vgs=Vgs0-△Vt,Vds=Vds0)；且Id(minus)=Id(Vgs=Vgs0+△Vt,Vds=Vds0)。
某些實施例包括使用所述正電流相關性(Id(plus))及所述負電流相關性(Id(Minus))來產生Id的算術平均值(Id(ave1))及Id的幾何平均值(Id(ave2))。在某些實施例中，所述偏置相關係數以如下方式計算：
某些實施例包括以如下方式計算電流Id：I d =η．I d (lin)+(1-η)．I d (exp)。某些實施例包括以如下方式使用阻尼因數β來計算電流Id：I d =β．η．I d (lin)+(1-β．η)．I d (exp)。
在某些實施例中，提供與所述半導體元件的標稱性能對應的技術電腦輔助設計資料集包括：接收與所述半導體元件對應的性能資料。
某些實施例規定所述半導體元件包括金屬氧化物半導體場效電晶體(MOSFET)、隧道場效電晶體(TFET)、或其他類型的場效電晶體。
某些實施例包括使用所述標稱值查找表及所述多個製程變異查找表來建立所述半導體元件的基於Verilog-A的模型，其中所述基於Verilog-A的模型用以基於製程變異而計算在給定電壓偏置點的電流值及電容值。在某些實施例中，所述基於Verilog-A的模型更用以產生所述半導體元件在整個運作範圍中的平滑的電流-電壓曲線及電容-電壓曲線。某些實施例規定所述半導體元件的所述基於Verilog-A的模型使用所述標稱值查找表、與所述所辨識製程變異中的每一者的正數個標準偏差對應的所述多個製程變異查找表中的一者、以及與所述所辨識製程變異中的每一者的負數個標準偏差對應的所述多個製程變異查找表中的一者。
本發明概念的某些實施例是有關於分析半導體元件的性能的系統。此類系統可包括：處理器；以及記憶體，儲存電腦可讀取碼，所述電腦可讀取碼在被執行時使所述處理器執行本文所揭露的操作。
本發明概念的某些實施例是有關於電腦程式產品，所述電腦程式產品包括非暫時性電腦可讀取儲存媒體，所述非暫時性電腦可讀取儲存媒體儲存電腦可讀取程式碼，所述電腦可讀取程式碼在由電子元件的處理器執行時，使所述處理器執行本文所揭露的操作。此種操作的例子可包括：提供與半導體元件的標稱性
能對應的技術電腦輔助設計資料集；辨識與在所述半導體元件的製造期間發生的製程變異對應的多個製程變異來源；利用所述多個製程變異來源中的每一者的標稱值來產生所述半導體元件的半導體性能的標稱值查找表；利用與被辨識為對應於所述半導體元件的所述多個製程變異來源中的每一者對應的變異值來產生所述半導體元件的半導體性能的多個製程變異查找表；使用所述標稱值查找表及所述多個製程變異查找表來產生所述半導體元件的基於Verilog-A的模型；以及使用正電流相關性(Id(plus))及負電流相關性(Id(Minus))來計算自標稱電流-電壓曲線提取的偏置相關係數，以產生Id的算術平均值(Id(ave1))及Id的幾何平均值(Id(ave2))。
注意，針對一個實施例闡述的本發明概念的態樣可併入不同的實施例中，儘管並未相對於所述實施例作出具體闡述。亦即，所有實施例及/或任一實施例的特徵可以任意方式及/或組合方式加以組合。在下文所述的說明書中詳細闡釋本發明概念的該些及其他目標及/或態樣。
100、102、104、106、108、110、112:方框
202:氧化物閘極厚度(Tox)
204:閘極長度(Lg)
206:N通道摻雜濃度(Nch)
210、220:繪圖
230:條形圖
302:氧化物閘極厚度(Tox)
304:來源摻雜濃度(Ns)
306:n+袋形區摻雜濃度(Npck)
310、320:繪圖
330:條形圖
410、420、430:繪圖
510、520、530:繪圖
610、620:繪圖
710、720:繪圖
802:電腦系統
804:處理器
806:記憶體
808:儲存器
810:鍵盤
812:指向元件
814:顯示器
816:應用程式
818:作業系統
820:資料
822:元件分析器
Ion:導通電流
Ioff:關斷電流
Lg:閘極長度
MOSFET:金屬氧化物半導體場效電晶體
Nch:N通道摻雜濃度
N-MOSFET:N型金屬氧化物半導體場效電晶體
Npck:n+袋形區摻雜濃度
Ns:來源摻雜濃度
Pi:製程變異來源/所辨識製程變異
P-MOSFET:P型金屬氧化物半導體場效電晶體
TCAD:技術電腦輔助設計
TFET:隧道場效電晶體
Tox:氧化物閘極厚度
△P i :陣列
σ:標準偏差
圖1是說明根據本發明概念某些實施例的方法及電腦程式產品的操作的方框圖。
圖2包括根據本發明概念的某些實施例，自緊湊(SPICE)模
型及技術電腦輔助設計模擬產生的Id-Vg曲線及導通電流(ON-current)條形圖、以及n型金屬氧化物半導體場效電晶體的各種製程變異隅角。
圖3包括根據本發明概念的某些實施例，自緊湊(SPICE)模型及技術電腦輔助設計模擬產生的Id-Vg曲線及導通電流條形圖以及隧道場效電晶體(Tunnel FET，TFET)的各種製程變異隅角。
圖4包括根據本發明概念的某些實施例，使用本文針對金屬氧化物半導體場效電晶體所述的方法而產生的導通電流-關斷電流(OFF current)、導通電流-正態分位數(Normal Quantile)及關斷電流-正態分位數的蒙地卡羅模擬(Monte Carlo simulations)的繪圖。
圖5包括根據本發明概念的某些實施例，使用本文針對隧道場效電晶體所述的方法而產生的導通電流-關斷電流、導通電流-正態分位數、以及關斷電流-正態分位數的蒙地卡羅模擬的繪圖。
圖6包括根據本發明概念的某些實施例，N型金屬氧化物半導體場效電晶體對P型金屬氧化物半導體場效電晶體的歸一化導通電流、以及N型金屬氧化物半導體場效電晶體對P型金屬氧化物半導體場效電晶體的歸一化關斷電流的蒙地卡羅模擬的繪圖。
圖7包括根據本發明概念的某些實施例，金屬氧化物半導體場效電晶體環式振盪器的及隧道場效電晶體環式振盪器的延遲對漏功率(delya vs.leakage power)的蒙地卡羅模擬的繪圖。
圖8說明根據本發明概念的某些實施例的電腦系統。
根據本發明概念的實施例，本文揭露一種在基於查找表的模型庫(model library)中對製程變異準確建模的實用方法。舉例而言，開發出了一種完全自動化的流程以使用自技術電腦輔助設計(technology computer aided design，TCAD)資料產生的查找表來建立基於Verilog-A的模型庫。就此而言，利用多個製程變異(Process Variation，PV)來源的電路蒙地卡羅(Monte-Carlo，MC)模擬變得可行，此對於模型化元件的綜合性能基準而言可能至關重要。
本文中的某些實施例可提供一種用於將製程變異(例如，晶粒-至-晶粒、晶圓-至-晶圓)引入基於查找表的、場效電晶體緊湊模型中的一般方法。此類模型的輸出的例子已利用傳統金屬氧化物半導體場效電晶體及隧道場效電晶體兩者的技術電腦輔助設計模擬結果而得到驗證。藉由此種方式，可藉由對各種製程變異來源的考量而執行新電晶體的電路級分析(circuit-level analysis)。
概括而言，辨識出多個製程變異來源(P i ，i=1、...、NP)。藉由將一個製程變異來源一次改變為其+3σ或-3σ值來執行技術電腦輔助設計模擬。可使用自技術電腦輔助設計資料產生的2．NP+1個查找表(對於每一製程變異為兩個查找表以及對於標稱情形為一個查找表)來產生元件的模型。舉例而言，某些實施例規定可產生Verilog-A模型，然而，此種實施例並非為限制性的。
某些實施例規定可藉由將高斯分佈應用於每一製程變異來源而執行蒙地卡羅模擬。藉由此種方式，對於每一蒙地卡羅實例，可將陣列△P i (i=1、...、NP)作為實例參數而代入Verilog-A模型。某些實施例規定對於每一偏置點，計算以下兩個量：
其中I d0 為標稱電流，且I di 為當P i 在△P i 
0(△P i <0)的情況下為+3σ(-3σ)時的電流。(△P i 為σ的數目。)最終，此偏置點的電流以如下方式計算：I d =η．I d (lin)+(1-η)．I d (exp),其中η為自標稱I-V曲線提取的偏置相關係數。(C-V值的計算相同於I-V的情形。)
現在參照圖1，圖1是說明根據本發明概念某些實施例的方法及電腦程式產品的操作的方框圖。操作可包括：提供與半導體元件的標稱性能對應的技術電腦輔助設計(TCAD)資料集(方框100)。在某些實施例中，半導體元件可包括例如金屬氧化物半導體場效電晶體(metal-oxide-semiconductor field effect transistor，MOSFET)或隧道場效電晶體(tunnel field-effect transistor，TFET)。本文中的方法、系統、及電腦程式產品可應用於其他類型的元件。某些實施例規定技術電腦輔助設計資料集(亦被稱為技術電腦輔助設計卡片組(deck)的輸出)可使用來自一或多個來源的測試資料及/或製造資料來很好地校準。此類來源可
包括製造資料庫、量測工具、及/或可基於半導體元件的有效大小的樣本集來提供標稱元件特性的其他診斷元件(例如元件分析器)。在某些實施例中，與半導體元件的標稱性能對應的技術電腦輔助設計卡片組是基於與半導體元件在實質上所有預期性能情形中的電流曲線及電壓曲線對應的實驗資料。
操作可包括：辨識與在半導體元件的製造期間發生的製程變異對應的多個製程變異來源(方框102)。製程變異的非限制性例子可包括閘極氧化物厚度、摻雜濃度、及閘極長度等。辨識製程變異來源可使用辨識製造製程的哪些態樣經受最大變異的統計、量測、及/或製造資料及/或半導體元件的特性對其最為敏感的製程變異來執行。舉例而言，半導體元件的特性可相對於其他製程變異對某些製程變異顯著更為敏感。
可產生標稱值查找表(LUT)(方框104)。標稱值查找表提供與處於其標稱值的所有製程變異來源對應的資料。查找表資料可包括每一給定電壓偏置點的電流值及電容值等。
可對應於被辨識的多個製程變異來源而產生多個查找表(方框106)。產生多個製程變異查找表可包括對於製程變異來源中的每一者產生兩個查找表。在某些實施例中，可針對為製程變異的標準偏差的某些整數倍的變異值而產生查找表。某些實施例規定可產生介於製程變異的標稱值至製程變異極限之間的製程變異值的統計分佈。某些實施例包括產生介於給定的負數個標準偏差至給定的正數個標準偏差之間的製程變異值的高斯分佈，其中
高斯分佈的均值等於零，此對應於標稱情形(無製程變異)。某些實施例規定製程變異極限的例子可包括製程變異的標準偏差的正整數或負整數。
在某些實施例中，針對每一製程變異來源，可以標稱值加/減製程變異值的標準偏差的三倍而產生一對查找表。就此而言，查找表的總數可為製程變異來源數目的兩倍再加上一個標稱值的查找表。
某些實施例規定可以硬體描述符語言(hardware descriptor language，HDL)產生半導體元件的基於查找表的模型(方框108)。如本文所述，可以硬體描述符語言Verilog-A產生基於查找表的模型，但此類實施例僅為合適的硬體描述符語言的非限制性例子。
可計算與製程變異值對應的多個相關性值。舉例而言，可計算與半導體元件中的電流對於半導體元件的臨限電壓的線性相關性對應的線性相關性值。某些實施例規定所述線性相關性值可使用標稱電流(Ido)、具有一個製程變異來源的電流值(Idi)及包含高斯分佈的陣列 △P i 中的值根據以下方程式來確定：
在某些實施例中，可計算與半導體元件中的電流對於半導體元件的臨限電壓的指數相關性對應的指數相關性值。某些實施例規定所述指數相關性值是使用標稱電流(Id0)、具有一個製程
變異來源的電流值(Idi)及包含高斯分佈的陣列 △P i 中的值根據以下方程式來確定：
某些實施例更包括：計算自標稱電流-電壓曲線提取的偏置相關係數(方框110)。某些實施例規定所述偏置相關係數可藉由使用來自查找表的值確定正電流相關性(Id(plus))及負電流相關性(Id(Minus))來計算。舉例而言，Id(plus)及Id(Minus)可使用以下方程式基於可自查找表確定的值來確定。
Id(plus)=Id(Vgs=Vgs0-△Vt,Vds=Vds0)；Id(minus)=Id(Vgs=Vgs0+△Vt,Vds=Vds0)。此外，某些實施例包括：根據以下示例性方程式來計算Id的算術平均值(Id(ave1))及Id的幾何平均值(Id(ave2))：Id(ave1)=[Id(Plus)+Id(Minus)]/2；Id(ave2)=[Id(Plus)* Id(Minus)]0.5。
某些實施例規定所述偏置相關係數(η)可使用標稱電流Id0、算術平均值Id(ave1)、及幾何平均值Id(ave2)並使用例如以下方程式來計算：
當偏置相關係數η的值逼近零時，電流將具有對於臨限電壓(Vth)
的更大的指數相關性，此對應於次臨限機制(sub-threshold regime)。相比之下，當偏置相關係數η的值逼近一時，電流將具有對於臨限電壓Vth的更大的線性相關性，此對應於超臨限機制(super-threshold regime)。
可基於製程變異來產生元件度量，例如Id(方框112)。舉例而言，可以如下方式計算電流Id：I d =η．I d (lin)+(1-η)．I d (exp)。在某些實施例中，可使用阻尼因數β以使用以下方程式使I-V曲線平滑：I d =β．η．I d (lin)+(1-β．η)．I d (exp)。某些實施例規定β可為介於0與1之間的值，其中更高的值提供更少的阻尼且更低的值提供更多的阻尼。在某些實施例中，β可例如為0.6，然而此種實施例為非限制性例子。
如本文所規定，基於查找表的模型可產生半導體元件在整個運作範圍中的平滑的電流-電壓曲線及電容-電壓曲線。在某些實施例中，半導體元件的基於Verilog-A的模型使用標稱值查找表、與所辨識製程變異中的每一者的正數個標準偏差對應的製程變異查找表、及與所辨識製程變異中的每一者的負數個標準偏差對應的製程變異查找表。
現在參照圖2，圖2包括根據本發明概念的某些實施例，在Vdd值為1伏特時自緊湊(SPICE)模型及技術電腦輔助設計模擬產生的Id-Vg曲線及導通電流條形圖以及n型金屬氧化物半導
體場效電晶體的各種製程變異隅角。所述曲線及條形圖對應於氧化物閘極厚度(Tox)202、閘極長度(Lg)204、及N通道摻雜濃度(Nch)206的所辨識製程變異Pi。
繪圖210包括當製程變異△Pi相對於其相應標稱值為正二個標準偏差(+2σ)時繪製Id-Vg的技術電腦輔助設計模擬曲線以及SPICE曲線。類似地，繪圖220包括當製程變異△Pi相對於其相應標稱值為負二個標準偏差(-2σ)時繪製Id-Vg的技術電腦輔助設計模擬曲線以及SPICE曲線。注意，平滑的Id-Vg曲線是在整個動態偏置範圍中獲得，且緊湊(SPICE)模型與技術電腦輔助設計之間的優異匹配是在各種製程隅角處獲得。
此外，條形圖230說明利用各種製程變異組合而產生的n型金屬氧化物半導體場效電晶體的技術電腦輔助設計的導通電流結果及緊湊(SPICE)模型結果。如圖所示，x軸根據標準偏差σ的數量來辨識製程變異值組合。舉例而言，製程變異標稱值組合為[0,0,0]。注意，在技術電腦輔助設計結果與緊湊(SPICE)模型結果之間，誤差的和方根為0.3%。
現在參照圖3，圖3包括根據本發明概念的某些實施例，在Vdd值為0.5伏特時自緊湊(SPICE)模型及技術電腦輔助設計模擬產生的Id-Vg曲線及導通電流條形圖以及隧道場效電晶體的各種製程變異隅角。所述曲線及條形圖對應於氧化物閘極厚度(Tox)302、來源摻雜濃度(Ns)304、及n+袋形區摻雜濃度(Npck)306的所辨識製程變異Pi。
繪圖310包括在以下情況下繪製Id-Vg的技術電腦輔助設計模擬曲線及SPICE曲線：相對於其相應標稱值，氧化物閘極厚度302的製程變異△Pi為正1.5個標準偏差(+1.5σ)、來源摻雜濃度304為負1.5個標準偏差(-1.5σ)、且n+袋形區摻雜濃度306為負1.5個標準偏差(-1.5σ)。類似地，繪圖320包括在以下情況下繪製Id-Vg的技術電腦輔助設計模擬曲線及SPICE曲線：相對於其相應標稱值，氧化物閘極厚度302的製程變異△Pi為負1.5個標準偏差(-1.5σ)、來源摻雜濃度304為正1.5個標準偏差(+1.5σ)、且n+袋形區摻雜濃度306為正1.5個標準偏差(+1.5σ)。注意，平滑的Id-Vg曲線是在整個動態偏置範圍中獲得，且緊湊(SPICE)模型與技術電腦輔助設計之間的優異匹配是在各種製程隅角處獲得。此外，如圖2及圖3的相關部分所示，自基於查找表的模型庫產生的統計分佈提供對來自技術電腦輔助設計模擬的該些統計分佈的良好表示。
此外，條形圖330說明利用各種製程變異組合而產生的隧道場效電晶體的技術電腦輔助設計的導通電流結果及緊湊(SPICE)模型結果。如圖所示，x軸根據標準偏差σ的數量來辨識製程變異值組合。舉例而言，製程變異標稱值組合為[0,0,0]。注意，在技術電腦輔助設計結果與緊湊模型(SPICE)結果之間，誤差的和方根為2.2%。因此，示出了基於查找表的模型庫對於金屬氧化物半導體場效電晶體半導體元件及隧道場效電晶體半導體元件而言效果佳。
現在參照圖4，圖4包括根據本發明概念的某些實施例，在Vdd值為1伏特時使用本文針對金屬氧化物半導體場效電晶體所述的方法而產生的導通電流-關斷電流的蒙地卡羅模擬的繪圖410、導通電流-正態分位數的蒙地卡羅模擬的繪圖420、及關斷電流-正態分位數的蒙地卡羅模擬的繪圖430。如圖所示，蒙地卡羅模擬資料的分佈表明藉由對基於查找表的模型中的製程變異的考量，可提取元件變異規範且可估計最差情形的電路度量。
現在參照圖5，圖5包括根據本發明概念的某些實施例，在Vdd值為0.5伏特時使用本文針對隧道場效電晶體所述的方法而產生的導通電流-關斷電流的蒙地卡羅模擬的繪圖510、導通電流-正態分位數的蒙地卡羅模擬的繪圖520、及關斷電流-正態分位數的蒙地卡羅模擬的繪圖530。如圖所示，蒙地卡羅模擬資料的分佈表明藉由對基於查找表的模型中的製程變異的考量，可提取元件變異規範且可估計最差情形的電路度量。
此外，對不同元件類型(例如，n型場效電晶體對p型場效電晶體)中的變異性相關關係進行恰當建模可能對於準確的電路模擬及基準評效(benchmarking)而言至關重要。如此一來，根據本文的方法，每一製程變異來源可被明確地視為實例參數。因此，可以一種基本方式獲取變異性相關關係。舉例而言，現在參照圖6，圖6包括根據本發明概念的某些實施例，N型金屬氧化物半導體場效電晶體對P型金屬氧化物半導體場效電晶體的歸一化導通電流的蒙地卡羅模擬的繪圖610以及N型金屬氧化物半導體
場效電晶體對P型金屬氧化物半導體場效電晶體的歸一化關斷電流的蒙地卡羅模擬的繪圖620。此模擬中使用的元件共用相同的△Tox及△Lg，但具有不同的△Nch值。在所示情形中的每一者中，N型金屬氧化物半導體場效電晶體與P型金屬氧化物半導體場效電晶體部分地相關，即0<相關係數<1。舉例而言，N型金屬氧化物半導體場效電晶體與P型金屬氧化物半導體場效電晶體的相關係數對於導通電流為0.87以及對於關斷電流為0.63。
現在參照圖7，圖7包括根據本發明概念的某些實施例，金屬氧化物半導體場效電晶體環式振盪器的延遲對漏功率的蒙地卡羅模擬的繪圖710及隧道場效電晶體環式振盪器的延遲對漏功率的蒙地卡羅模擬的繪圖720。使用環式振盪器的蒙地卡羅模擬資料，可提取最差情形的電路度量(例如，延遲、功率消耗)。此種度量可能對於與不同元件選擇對應的性能基準而言至關重要。在所示情形中的每一者中，N型金屬氧化物半導體場效電晶體與P型金屬氧化物半導體場效電晶體部分地相關，即0<相關係數<1。舉例而言，N型金屬氧化物半導體場效電晶體與P型金屬氧化物半導體場效電晶體的相關係數對於導通電流為0.87以及對於關斷電流為0.63。
現在參照圖8，圖8說明根據本文所述的某些實施例的電腦系統。電腦或電腦系統一般可為任何可執行運算的系統。具體而言，電腦系統可為微處理器、應用專用積體電路、分佈式運算系統、雲端運算系統、或現在已知或隨後開發出的任何其他運算
系統。在某些實施例中，電腦系統802包括處理器804、記憶體806、及儲存器808。電腦系統802可與顯示器814、鍵盤810、指向元件812、及元件分析器822耦合。儲存器808一般可為可儲存資料的任何元件。具體而言，儲存元件可為磁性儲存元件、光學儲存元件、及/或磁光儲存元件，且/或儲存元件可基於快閃記憶體及/或由電池備份的記憶體(battery-backed up memory)。儲存器808可儲存應用程式816、作業系統818、及資料820。應用程式816可包括在由電腦系統802執行時使電腦系統802執行在本發明中隱含地或明確地闡述的一或多個處理的指令。資料820可包括輸入至應用程式816或由應用程式816輸出的任何資料。舉例而言，資料820可包括與半導體元件的標稱性能對應的技術電腦輔助設計資料集。在某些實施例中，此種資料是自元件分析器822接收。
如以上所示，本文所揭露的實施例可藉由提供基於查找表的模型以將製程變異考量在內來提供優於傳統的用於分析及/或設計半導體元件及/或包括半導體元件的電路的方法的運算效率。在先前方法論提供了用以獲取製程變異的不切實際地複雜的方法的情況下，本文的實施例藉由提供基於查找表的技術以將製程變異考量在內而使得運算效率顯著提高。
以上已參照其中示出示例性實施例的附圖闡述了本發明概念的實施例。然而，本發明概念可實施為諸多不同形式，而不應被視為僅限於本文所述的實施例。更確切而言，提供該些實施
例是為了使此揭露內容將透徹及完整，並將向熟習此項技術者充分傳達本發明的範圍。在圖式及說明書通篇中，相同編號指代相同組件。本文所用的表達「及/或」包括相關聯列出項中一或多個項的任意及所有組合。
應理解，儘管在本文中可能使用用語第一、第二等來闡述各種組件，但該些組件不應受限於該些用語。該些用語僅用於區分各個組件。舉例而言，在不背離本發明的範圍的條件下，第一組件可被稱為第二組件，且類似地，第二組件可被稱為第一組件。
應理解，當組件被稱為「耦合至」或「連接至」另一組件或「位於」另一組件「上」時，所述組件可直接耦合至、連接至所述另一組件或位於所述另一組件上，抑或亦可存在中間組件。相比之下，當組件被稱為「直接耦合至」或「直接連接至」或「直接位於」另一組件「上」時，則不存在中間組件。用於闡述組件間關係的其他用語應以相似的方式加以解釋(即，「位於...之間」對「直接位於...之間」、「鄰近」對「直接鄰近」等)。
在本文中，可能使用例如「在...下面(below)」或「在...之上(above)」或「上方的(upper)」或「下方的(lower)」或「水平的(horizontal)」或「垂直的(vertical)」等相對性用語來闡述圖中所示的一個組件、層或區域與另一組件、層或區域的關係。應理解，該等用語旨在除圖中所示取向以外亦包含所述元件的各種不同取向。
本文所用的術語僅用於闡述特定實施例而並非旨在限制本發明。除非上下文清楚地另外指明，否則本文所用的單數形式「一(a、an)」及「所述(the)」旨在亦包括複數形式。更應理解，當在本說明書中使用用語「包括(comprises、comprising)」、「包含(includes及/或including)」時，是指出所陳述特徵、組件、及/或部件的存在，而並不排除一或多個其他特徵、組件、部件、及/或其群組的存在或添加。
以上參照說明根據本發明各種實施例的方法、設備、及電腦程式產品的方框圖闡述了本發明的各種實施例。應理解，方框圖及/或操作說明的每一方框以及方框圖及/或操作說明中的方框的組合可由類比及/或數位硬體及/或電腦程式指令來實施。該些電腦程式指令可被提供至通用電腦、專用電腦、應用專用積體電路(ASIC)、及/或其他可程式化資料處理設備，使得經由電腦及/或其他可程式化資料處理設備的處理器執行的指令產生用於實施方框圖及/或操作說明中所規定的功能/動作的手段。因此，應理解，方框圖及操作說明支援設備、方法、及電腦程式產品。
更應理解，本文所述的功能可至少部分地使用分立的硬體部件、一或多個應用專用積體電路(ASIC)及/或一或多個專用數位處理器及/或電腦來實施。
所有實施例可以任何方式及/或組合方式加以組合。
在圖式及說明書中，已揭露了本發明概念的典型實施例，儘管採用具體用語，但該些用語僅用於一般性及說明性意義，
而非用於限制目的，本發明概念的範圍在以下申請專利範圍中進行闡述。
100、102、104、106、108、110、112‧‧‧方框
Claims (16)
- 一種由電腦實施的方法，用於分析半導體元件的性能，所述方法包括：提供與所述半導體元件的標稱性能對應的技術電腦輔助設計資料集；辨識與在所述半導體元件的製造期間發生的製程變異對應的多個製程變異來源；對應於所述多個製程變異來源中的每一者的標稱值來產生所述半導體元件的電性參數的標稱值查找表；利用與被辨識為所述多個製程變異來源中的每一者對應的變異值來產生所述半導體元件的電性參數的多個製程變異查找表；以及利用所述標稱值查找表以及所述多個製程變異查找表建立所述半導體元件的硬體描述符語言(HDL)模型，其中利用與被辨識為對應於所述半導體元件的所述多個製程變異來源中的每一者對應的變異值來產生所述半導體元件的電性參數的所述多個製程變異查找表包括對於所述多個製程變異來源中的每一製程變異來源：產生介於所述製程變異的所述標稱值至製程變異極限之間的製程變異值的統計分佈；計算與所述半導體元件中的電流對於所述半導體元件的臨限電壓的線性相關性對應的線性相關性值；以及 計算與所述半導體元件中的電流對於所述半導體元件的臨限電壓的指數相關性對應的指數相關性值，其中所述線性相關性值是使用標稱電流(Id0)、所述多個查找表中的對應查找表中的電流值(Idi)及包含高斯分佈的陣列 △P i 中的值根據以下方程式來確定：
- 如申請專利範圍第1項所述的由電腦實施的方法，其中與所述半導體元件的標稱性能對應的所述技術電腦輔助設計資料集包括與所述半導體元件對應的、無任何製程變異的技術電腦輔助設計資料集。
- 如申請專利範圍第1項所述的由電腦實施的方法，其中與所述半導體元件的標稱性能對應的所述技術電腦輔助設計資料集是基於與所述半導體元件在實質上所有預期性能情形中的電流曲線及電壓曲線對應的實驗資料。
- 如申請專利範圍第1項所述的由電腦實施的方法，其中產生所述統計分佈包括：產生介於給定的負數個標準偏差至給定的正數個標準偏差之間的製程變異值的高斯分佈，其中所述高斯分佈的均值等於零，此對應於標稱情形、無製程變異。
- 如申請專利範圍第1項所述的由電腦實施的方法，更包括計算自標稱電流-電壓曲線提取的偏置相關係數。
- 如申請專利範圍第5項所述的由電腦實施的方法，其中計算所述偏置相關係數包括使用來自所述標稱值查找表的值來計算正電流相關性(Id(plus))及負電流相關性(Id(Minus))，其中Id(plus)=Id(Vgs=Vgs0-△Vt,Vds=Vds0)；且Id(minus)=Id(Vgs=Vgs0+△Vt,Vds=Vds0)，其中Vgs、Vgs0、△Vt、Vds、Vds0表示所述標稱值查找表的值，Id表示電流。
- 如申請專利範圍第6項所述的由電腦實施的方法，更包括使用所述正電流相關性(Id(plus))及所述負電流相關性(Id(Minus))來產生Id的算術平均值(Id(ave1))及Id的幾何平均值(Id(ave2))，其中Id表示電流。
- 如申請專利範圍第7項所述的由電腦實施的方法，其中所述偏置相關係數以如下方式計算：
- 如申請專利範圍第8項所述的由電腦實施的方法，更包括以如下方式計算電流Id：I d =η．I d (lin)+(1-η)．I d (exp)，其中Id(lin)表示線性相關性值，Id(exp)表示指數相關性值。
- 如申請專利範圍第8項所述的由電腦實施的方法，更包括以如下方式使用阻尼因數β來計算電流Id：I d =β．η．I d (lin)+(1-β．η)．I d (exp)。
- 如申請專利範圍第1項所述的由電腦實施的方法，其中提供與所述半導體元件的標稱性能對應的技術電腦輔助設計資料集包括：接收與所述半導體元件對應的性能資料。
- 如申請專利範圍第1項所述的由電腦實施的方法，其中所述半導體元件包括金屬氧化物半導體場效電晶體、隧道場效電晶體、或其他類型的場效電晶體。
- 如申請專利範圍第1項所述的由電腦實施的方法，更包括使用所述標稱值查找表及所述多個製程變異查找表來建立所述半導體元件的基於Verilog-A的模型，其中所述基於Verilog-A的模型用以基於製程變異而計算在給定電壓偏置點的電流值及電容值。
- 如申請專利範圍第13項所述的由電腦實施的方法，其中所述基於Verilog-A的模型更用以產生所述半導體元件在整個運作範圍中的平滑的電流-電壓曲線及電容-電壓曲線。
- 一種分析半導體元件的性能的系統，所述系統包括：處理器；以及記憶體，儲存電腦可讀取碼，所述電腦可讀取碼在被執行時使所述處理器執行如申請專利範圍第1項所述的方法的操作。
- 一種電腦程式產品，包括：非暫時性電腦可讀取儲存媒體，儲存電腦可讀取程式碼，所述電腦可讀取程式碼在由電子元件的處理器執行時，使所述處理器執行包括以下的操作：提供與半導體元件的標稱性能對應的技術電腦輔助設計資料集；辨識與在所述半導體元件的製造期間發生的製程變異對應的多個製程變異來源；利用所述多個製程變異來源中的每一者的標稱值來產生所述半導體元件的半導體性能的標稱值查找表；利用與被辨識為對應於所述半導體元件的所述多個製程變異來源中的每一者對應的變異值來產生所述半導體元件的半導體性能的多個製程變異查找表；使用所述標稱值查找表及所述多個製程變異查找表來產生所述半導體元件的基於Verilog-A的模型；以及 使用正電流相關性(Id(plus))及負電流相關性(Id(Minus))來計算自標稱電流-電壓曲線提取的偏置相關係數，以產生Id的算術平均值(Id(ave1))及Id的幾何平均值(Id(ave2))，其中Id表示電流。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US201562132904P | 2015-03-13 | 2015-03-13 | |
| US62/132,904 | 2015-03-13 | ||
| US14/991,124 US10204188B2 (en) | 2015-03-13 | 2016-01-08 | Systems, methods and computer program products for analyzing performance of semiconductor devices |
| US14/991,124 | 2016-01-08 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201643759A TW201643759A (zh) | 2016-12-16 |
| TWI764860B true TWI764860B (zh) | 2022-05-21 |
Family
ID=56887847
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW105107450A TWI764860B (zh) | 2015-03-13 | 2016-03-11 | 分析半導體元件的性能的系統、方法和電腦程式產品 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US10204188B2 (zh) |
| KR (1) | KR20160110116A (zh) |
| CN (1) | CN105975646B (zh) |
| TW (1) | TWI764860B (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11693386B2 (en) | 2019-08-27 | 2023-07-04 | Samsung Eleotronics Co., Ltd. | Method and electronic device for guiding semiconductor manufacturing process |
| TWI783773B (zh) * | 2021-11-10 | 2022-11-11 | 瑞昱半導體股份有限公司 | 用來建立關於電路特性之製程飄移模型以供進行電路模擬之方法及電路模擬系統 |
| WO2023230517A1 (en) * | 2022-05-27 | 2023-11-30 | Onto Innovation Inc. | Performance management of semiconductor substrate tools |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW200406692A (en) * | 2002-06-28 | 2004-05-01 | Agilent Technologies Inc | Semiconductor test data analysis system |
| EP1790989B1 (en) * | 2004-08-17 | 2009-10-14 | Advantest Corporation | Test emulator, emulation program, and semiconductor device manufacturing method |
| WO2010041451A1 (ja) * | 2008-10-08 | 2010-04-15 | 日本電気株式会社 | 半導体検証装置、方法およびプログラム |
| TW201113729A (en) * | 2009-10-13 | 2011-04-16 | Syscom Comp Engineering Co | Method for creating index in database, computer system thereof, and computer program product thereof |
| WO2012033484A1 (en) * | 2010-09-07 | 2012-03-15 | Verigy (Singapore) Pte. Ltd. | Systems, methods and apparatus using virtual appliances in a semiconductor test environment |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5903469A (en) | 1994-11-08 | 1999-05-11 | Synopsys, Inc. | Method of extracting layout parasitics for nets of an integrated circuit using a connectivity-based approach |
| US20020055193A1 (en) * | 2000-04-28 | 2002-05-09 | Trw, Inc. | Process perturbation to measured-modeled method for semiconductor device technology modeling |
| US6721922B1 (en) | 2000-09-27 | 2004-04-13 | Cadence Design Systems, Inc. | System for electronic circuit characterization, analysis, modeling and plan development |
| US20030188267A1 (en) * | 2002-03-29 | 2003-10-02 | International Business Machines Corporation | Circuit and method for modeling I/O |
| JP4138613B2 (ja) * | 2003-09-05 | 2008-08-27 | 株式会社東芝 | 製造工程設計方法及び製造工程設計支援方法 |
| US7617470B1 (en) * | 2005-10-11 | 2009-11-10 | California Institute Of Technology | Reconfigurable integrated circuit and method for increasing performance of a reconfigurable integrated circuit |
| US7937256B2 (en) * | 2006-12-02 | 2011-05-03 | Altos Design Automation, Inc. | Systems and methods of efficient library characterization for integrated circuit cell libraries |
| US8302046B1 (en) | 2008-11-11 | 2012-10-30 | Cadence Design Systems, Inc. | Compact modeling of circuit stages for static timing analysis of integrated circuit designs |
| US8606557B2 (en) | 2010-02-02 | 2013-12-10 | International Business Machines Corporation | Table lookup method for physics based models for SPICE-like simulators |
| US8468482B1 (en) | 2010-03-12 | 2013-06-18 | Worldwide Pro Ltd. | Modeling and simulating the impact of imperfectly patterned via arrays on integrated circuits |
| US8849643B2 (en) * | 2011-05-13 | 2014-09-30 | International Business Machines Corporation | Table-lookup-based models for yield analysis acceleration |
| US8621409B2 (en) * | 2012-04-30 | 2013-12-31 | Taiwan Semiconductor Manufacturing Co., Ltd. | System and method for reducing layout-dependent effects |
| US8645883B2 (en) | 2012-05-08 | 2014-02-04 | Oracle International Corporation | Integrated circuit simulation using fundamental and derivative circuit runs |
| KR102004852B1 (ko) * | 2012-11-15 | 2019-07-29 | 삼성전자 주식회사 | 컴퓨팅 시스템을 이용한 반도체 패키지 디자인 시스템 및 방법, 상기 시스템을 포함하는 반도체 패키지 제조 장치, 상기 방법으로 디자인된 반도체 패키지 |
| US8924901B2 (en) | 2013-02-15 | 2014-12-30 | Synopsys, Inc. | Look-up based fast logic synthesis |
| US8869081B2 (en) | 2013-01-15 | 2014-10-21 | International Business Machines Corporation | Automating integrated circuit device library generation in model based metrology |
| US8863052B1 (en) | 2013-07-12 | 2014-10-14 | Cadence Design Systems, Inc. | System and method for generating and using a structurally aware timing model for representative operation of a circuit design |
| US9009638B1 (en) * | 2013-12-30 | 2015-04-14 | International Business Machines Corporation | Estimating transistor characteristics and tolerances for compact modeling |
-
2016
- 2016-01-08 US US14/991,124 patent/US10204188B2/en not_active Expired - Fee Related
- 2016-03-02 KR KR1020160025050A patent/KR20160110116A/ko active IP Right Grant
- 2016-03-11 TW TW105107450A patent/TWI764860B/zh not_active IP Right Cessation
- 2016-03-11 CN CN201610140665.1A patent/CN105975646B/zh not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW200406692A (en) * | 2002-06-28 | 2004-05-01 | Agilent Technologies Inc | Semiconductor test data analysis system |
| EP1790989B1 (en) * | 2004-08-17 | 2009-10-14 | Advantest Corporation | Test emulator, emulation program, and semiconductor device manufacturing method |
| WO2010041451A1 (ja) * | 2008-10-08 | 2010-04-15 | 日本電気株式会社 | 半導体検証装置、方法およびプログラム |
| TW201113729A (en) * | 2009-10-13 | 2011-04-16 | Syscom Comp Engineering Co | Method for creating index in database, computer system thereof, and computer program product thereof |
| WO2012033484A1 (en) * | 2010-09-07 | 2012-03-15 | Verigy (Singapore) Pte. Ltd. | Systems, methods and apparatus using virtual appliances in a semiconductor test environment |
Non-Patent Citations (1)
| Title |
|---|
| 期刊 IEEE TRANSACTIONS ON COMPUTER-AIDED DESIGN OF INTEGRATED CIRCUITS AND SYSTEMS, VOL. 29, NO. 4, APRIL 2010 * |
Also Published As
| Publication number | Publication date |
|---|---|
| US10204188B2 (en) | 2019-02-12 |
| CN105975646A (zh) | 2016-09-28 |
| CN105975646B (zh) | 2021-02-19 |
| TW201643759A (zh) | 2016-12-16 |
| US20160267205A1 (en) | 2016-09-15 |
| KR20160110116A (ko) | 2016-09-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Rao et al. | Parametric yield estimation considering leakage variability | |
| US11704462B2 (en) | Complexity-reduced simulation of circuit reliability | |
| US9009638B1 (en) | Estimating transistor characteristics and tolerances for compact modeling | |
| US8606557B2 (en) | Table lookup method for physics based models for SPICE-like simulators | |
| TWI764860B (zh) | 分析半導體元件的性能的系統、方法和電腦程式產品 | |
| Zhuo et al. | Process variation and temperature-aware full chip oxide breakdown reliability analysis | |
| Chang et al. | Prediction of leakage power under process uncertainties | |
| Mozaffari et al. | Statistical model for subthreshold current considering process variations | |
| US9633150B2 (en) | Experiments approach to design variation mitigation and optimization | |
| Agarwal et al. | Accurate estimation and modeling of total chip leakage considering inter-& intra-die process variations | |
| Wei et al. | Aging-based leakage energy reduction in FPGAs | |
| Pratap et al. | Review of various available spice simulators | |
| Shen et al. | Statistical modeling and analysis of chip-level leakage power by spectral stochastic method | |
| Li et al. | Full-chip leakage analysis in nano-scale technologies: Mechanisms, variation sources, and verification | |
| Moezi et al. | Impact of statistical parameter set selection on the statistical compact model accuracy: BSIM4 and PSP case study | |
| US20150073738A1 (en) | Determining process variation using device threshold sensitivites | |
| Li et al. | Statistical analysis of full-chip leakage power considering junction tunneling leakage | |
| Cao et al. | MOSFET Modeling for 45nm and Beyond | |
| Joshi et al. | Super fast physics-based methodology for accurate memory yield prediction | |
| Tiramala et al. | Bringing manufacturing into design via process-dependent SPICE models | |
| Kondo et al. | An accurate Coulomb mobility model for MOS inversion layer and its application to NO-oxynitride devices | |
| Couso et al. | Efficient methodology to extract interface traps parameters for TCAD simulations | |
| JP2011215749A (ja) | 半導体装置設計支援方法、半導体装置設計支援プログラム、及び半導体装置設計支援装置 | |
| Yang et al. | A supply voltage-dependent variation aware reliability evaluation model | |
| Rithe et al. | Cell library characterization at low voltage using non-linear operating point analysis of local variations |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | Annulment or lapse of patent due to non-payment of fees |