CN107895089A - 一种改进的集成电路mosfet晶体管测试结构参数提取技术 - Google Patents

一种改进的集成电路mosfet晶体管测试结构参数提取技术 Download PDF

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Abstract

本发明公开了一种改进的集成电路MOSFET晶体管测试结构参数提取技术，采用本发明的技术在设计被测MOSFET晶体管时，还要设计制造一个开路测试结构和短路测试结构，通过这两个专门的测试结构，能够提取测试结构的寄生参数。但是额外的开路测试结构和短路测试结构占据了专门的芯片面积，提高了芯片制造成本。

Description

一种改进的集成电路MOSFET晶体管测试结构参数提取技术
技术领域
本发明涉及晶体管检测技术，具体是一种改进的集成电路MOSFET晶体管测试结构参数提取技术。
背景技术
设计好的集成电路原理图需要仿真，以确认电路输出结果符合设计要求，为了保证仿真结果与实际测量结果尽可能一致，必须建立精确的MOSFET晶体管模型。当在晶圆上直接测量器件的IV特性、S参数时，由于芯片上的MOSFET器件尺寸非常小，无法直接接触，必须设计一个测试结构(Test Structure)以便能够用共面波导探针(Coplanar Probe)来测量它的射频特性。测试结构通常由探针焊盘(Probe Pad)、金属互连线(MetalInterconnecting Line)和被测器件(DUT，Device Under Testing)组成，探针焊盘将测试探针与被测晶圆相连，金属互连线将被测器件与焊盘相连，如图1所示。测量时，测试探针与焊盘接触，通过探针焊盘和互连线可以测量被测器件的电学性能，但是源自焊盘与金属互连线的寄生效应，会影响被测器件的测试结果，因此得到的测试数据必须剥离测试结构的影响，才能得到晶体管真正的测试数据。而为了消除寄生效应的影响，研究人员提出了几种方法，这种剥离焊盘与互连线寄生效应的过程被称之为去嵌(De-embedding)。目前常用的是开路去嵌法和开路短路去嵌法。采用这两种方法时，必须在同一块芯片上，在测试器件边上制造单独的开路测试结构和短路测试结构，如图2、3所示，该结构与图1结构的完全相同，只是没有被测器件或互连线。
图2的等效电路如图4所示；图3的等效电路如图5所示，虚线框内的电路表示互连线的寄生效应。Cpg和Cpd分别代表栅、漏信号焊盘与地之间的电容。Cpgd代表栅、漏焊盘之间的耦合电容。Rpg和Rpd分别代表栅、漏焊盘的衬底损耗电阻。Lg、Ls和Ld分别代表栅、源、漏极互连线的寄生电感。Rg、Rs和Rd分别代表栅、源、漏极互连线的寄生电阻。 L是信号焊盘的长度，d是互连线的宽度。
所有参数可以采用以下步骤求解出：
一、开路测试结构参数提取
其中，Yopen由开路测试结构S参数得出。假设(ωRpgCpg)2+1≈1，有：
由(2)-(4)，我们可以得到：
二、短路测试结构参数提取
Yshort1＝Yshort-Yopen (10)
其中Yshort由短路测试结构S参数得出。Yshort1是图5中虚线框内部分的等效电路。
其中Zshort1由Yshort1转换得到的Z参数。于是我们可以得到的Lg、Ls、Ld、Rg、Rs和 Rd表达式：
在工作频率低于5GHz时，互连线的寄生效应可以忽略，这时采用开路去嵌法，如果工作频率高于5GHz，那么互连线的寄生效应不能忽略，这时采用开路短路去嵌法。
采用上述去嵌方法，主要有两个缺点，一是需要为每一个晶体管设计一个对应的开路测试结构和短路测试结构，这显然导致成本比较高；二是集成电路产品的工艺参数波动比较大，即使设计结构完全相同，测试结构的提取参数也无法与晶体管本身自带的测试结构参数相同，这会引入计算误差，导致模型精度降低。
发明内容
本发明的目的在于提供一种改进的集成电路MOSFET晶体管测试结构参数提取技术，以解决上述背景技术中提出的问题。
为实现上述目的，本发明提供如下技术方案：
一种改进的集成电路MOSFET晶体管测试结构参数提取技术，其特征在于，包含以下步骤：
A、提取焊盘寄生电容Cpg、Cpd和电阻Rpg、Rpd：
Ylow是由被测器件在低频时的测试S参数转换得到。
B、提取互连线寄生电感与电阻；提取步骤如下：
其中，B＝CgsCgd+(Cgs+Cgd)(Cds+Cjd)，通过低频时的Y参数，提取Cgs、Cgd 和Cds；
低频时通过如下公式提取Rg、Rd、Rs；
其中参数Cm表示：
测试结构的寄生参数提取完毕之后，MOSFET晶体管的本征参数就可以基于去嵌后的 S参数提取得出。
与现有技术相比，本发明的有益效果是：采用本发明的技术在设计被测MOSFET晶体管时，还要设计制造一个开路测试结构和短路测试结构，通过这两个专门的测试结构，能够提取测试结构的寄生参数。但是额外的开路测试结构和短路测试结构占据了专门的芯片面积，提高了芯片制造成本。
附图说明
图1为本发明的测试结构图；
图2为本发明的开路测试结构图；
图3为本发明的短路测试结构图；
图4为开路测试结构等效电路模型图；
图5为短路测试结构等效电路模型图；
图6为MOSFET与测试结构的小信号等效电路模型图；
图7为零偏压下高频MOSFET小信号等效电路模型图；
图8为低频截止状态下MOSFET小信号等效电路模型图；
图9为开路与短路测试结构仿真与测试S参数对比图；
图10为MOSFET晶体管130×5×8仿真与测试S参数对比图；
图11为直流偏置点：Vgs＝1V仿真与测试S参数对比图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请参阅图1-11，本发明实施例中，一种改进的集成电路MOSFET晶体管测试结构参数提取技术，图6给出了传统的MOSFET晶体管和测试结构的等效电路模型。图3电路模型分为虚线框内的本征部分和虚线框外测试结构的寄生部分。本征部分代表MOSFET晶体管小信号等效电路模型。Cpg代表栅极信号焊盘与衬底之间的电容，Cpd代表漏极信号焊盘与衬底之间的电容，Cpgd代表栅极与漏极焊盘之间的耦合电容，Rpg和Rpd分别代表栅极和漏极焊盘的衬底损耗电阻。Lg、Ld、Ls分别代表栅极、源极和漏极互连线的寄生电感。Rg、 Rd、Rs分别代表栅极、源极和漏极互连线的寄生电阻。
测试结构的焊盘寄生参数可以设置MOSFET偏置在零偏压状态(Vgs＝0，Vds＝0)时提取。零偏压状态的小信号等效电路模型如图7所示。频率低于8GHz时，金属互连线的寄生效应可以忽略，此时对应的等效电路模型如图5所示。等效电路Y参数矩阵如下所示：
假设
多栅指MOSFET是由多个栅长栅宽相同的MOSFET晶体管单元组成。晶体管总电容与每个晶体管单元的电容关系如下：
Cgs＝N×Cgso；
Cds＝N×Cdso；
Cgd＝N×Cgdo；
这里Cgso、Cdso、Cgdo是晶体管单元的本征电容，N是多栅指晶体管栅指数。
具体包含以下步骤：
A、提取焊盘寄生电容Cpg、Cpd和电阻Rpg、Rpd：
Ylow是由被测器件在低频时的测试S参数转换得到。
B、提取互连线寄生电感与电阻；提取步骤如下：
其中，B＝CgsCgd+(Cgs+Cgd)(Cds+Cjd)，通过低频时的Y参数，提取Cgs、Cgd
和Cds；
低频时通过如下公式提取Rg、Rd、Rs；
其中参数Cm表示：
测试结构的寄生参数提取完毕之后，MOSFET晶体管的本征参数就可以基于去嵌后的S 参数提取得出。
实施例1：基于CMOS 130nm工艺制作了三个多栅指结构MOSFET晶体管，分别为：M1，0.13×5×8(栅长×栅宽×栅指)；M2，0.13×5×16；M3，0.13×5×32。首先基于网络分析仪和半导体参数分析仪测量晶体管的IV特性和S参数特性，然后基于上面给出的步骤提取参数，最终提取结果如下表所示：
图9-11给出了开路和短路测试结构的测量与仿真S参数对比图，最高频率40GHz。Figure 6给出了MOSFET晶体管的仿真与测试S参数对比图。晶体管尺寸分别为130×5×8和130×5×16.从图中看仿真与测试参数一致，吻合得很好。

Claims (1)

1.一种改进的集成电路MOSFET晶体管测试结构参数提取技术，其特征在于，包含以下步骤：
A、提取焊盘寄生电容Cpg、Cpd和电阻Rpg、Rpd：
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Ylow是由被测器件在低频时的测试S参数转换得到。
B、提取互连线寄生电感与电阻；提取步骤如下：
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其中，B＝CgsCgd+(Cgs+Cgd)(Cds+Cjd)，通过低频时的Y参数，提取Cgs、Cgd和Cds；
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低频时通过如下公式提取Rg、Rd、Rs；
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其中参数Cm表示：
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测试结构的寄生参数提取完毕之后，MOSFET晶体管的本征参数就可以基于去嵌后的S参数提取得出。
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