JP2009223850A - 定電圧回路 - Google Patents
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Abstract
【課題】最低動作電圧が低く、出力電圧の精度が高く、消費電力が低い定電圧回路を提供する。
【解決手段】各トランジスタＭ３，Ｍ４のドレイン電流は定電流源１２の定電流Ｉ２と等しい。トランジスタＭ４のドレイン電流は、定電流源１３の定電流Ｉ３と、ツェナーダイオードＺＤの逆方向電流Ｉ４との加算値である。各定電流源１１，１３の定電流Ｉ１，Ｉ３は等しく、各トランジスタＭ１，Ｍ２は同一トランジスタサイズであるため、そのソース電圧ＶN2，ＶN1は等しい。抵抗Ｒ１には定電流Ｉ１が流れるため、ソース電圧ＶN2は定電流Ｉ１の電流値と抵抗Ｒ１の抵抗値Ｒ１との乗算値となる（ＶN2＝Ｉ１×Ｒ１）。出力端子Ｖoutの電圧は、ソース電圧ＶN1とツェナーダイオードＺＤのツェナー電圧Ｖｚとの加算値であるため、ソース電圧ＶN2とツェナー電圧Ｖｚとの加算値になる（Ｖout＝ＶN2＋Ｖｚ＝Ｉ１×Ｒ１＋Ｖｚ）。
【選択図】 図１
【解決手段】各トランジスタＭ３，Ｍ４のドレイン電流は定電流源１２の定電流Ｉ２と等しい。トランジスタＭ４のドレイン電流は、定電流源１３の定電流Ｉ３と、ツェナーダイオードＺＤの逆方向電流Ｉ４との加算値である。各定電流源１１，１３の定電流Ｉ１，Ｉ３は等しく、各トランジスタＭ１，Ｍ２は同一トランジスタサイズであるため、そのソース電圧ＶN2，ＶN1は等しい。抵抗Ｒ１には定電流Ｉ１が流れるため、ソース電圧ＶN2は定電流Ｉ１の電流値と抵抗Ｒ１の抵抗値Ｒ１との乗算値となる（ＶN2＝Ｉ１×Ｒ１）。出力端子Ｖoutの電圧は、ソース電圧ＶN1とツェナーダイオードＺＤのツェナー電圧Ｖｚとの加算値であるため、ソース電圧ＶN2とツェナー電圧Ｖｚとの加算値になる（Ｖout＝ＶN2＋Ｖｚ＝Ｉ１×Ｒ１＋Ｖｚ）。
【選択図】 図１
Description
本発明は定電圧回路に関するものである。
特許文献１の請求項１には、出力端子から一定電圧を出力する定電圧回路において、エミッタが前記出力端子に接続された出力トランジスタと、この出力トランジスタのベースに基準電圧を与える基準電圧発生回路とダイオードとの直列回路と、前記出力トランジスタのベース・エミッタ間電圧を検出する電圧検出回路と、前記基準電圧発生回路とダイオードとの直列回路に対し前記電圧検出回路による検出電圧に応じた電流を出力する電流出力回路とを備えた定電圧回路が開示されている。
そして、特許文献１の請求項２には、前記電圧検出回路は、前記出力トランジスタに対しエミッタ同士およびベース同士が接続された検出用トランジスタにより構成され、前記電流出力回路は、前記検出用トランジスタに流れる電流を入力とするカレントミラー回路により構成されることが開示されている。
そして、特許文献１の請求項２には、前記電圧検出回路は、前記出力トランジスタに対しエミッタ同士およびベース同士が接続された検出用トランジスタにより構成され、前記電流出力回路は、前記検出用トランジスタに流れる電流を入力とするカレントミラー回路により構成されることが開示されている。
また、特許文献１の請求項３には、出力端子から一定の電圧を出力する定電圧回路において、エミッタが前記出力端子に接続された出力トランジスタと、この出力トランジスタのベースに基準電圧を与える基準電圧発生回路とダイオードとの直列回路と、前記出力トランジスタのコレクタ電流を検出する電流検出回路と、前記基準電圧発生回路とダイオードとの直列回路に対し前記電流検出回路による検出電流に応じた電流を出力する電流出力回路とを備えた定電圧回路が開示されている。
そして、特許文献１の請求項４には、前記電流検出回路は、前記出力トランジスタに対しエミッタ同士およびベース同士が接続された検出用トランジスタにより構成され、前記電流出力回路は、前記検出用トランジスタに流れる電流を入力とするカレントミラー回路により構成されることが開示されている。
そして、特許文献１の請求項４には、前記電流検出回路は、前記出力トランジスタに対しエミッタ同士およびベース同士が接続された検出用トランジスタにより構成され、前記電流出力回路は、前記検出用トランジスタに流れる電流を入力とするカレントミラー回路により構成されることが開示されている。
特許文献２には、エミッタが電源入力端子側に接続され、コレクタが出力端子側に接続されたＰＮＰトランジスタと、そのＰＮＰトランジスタのベースとエミッタとの間に接続された第１抵抗と、カソードが抵抗を介して前記電源入力端子側に接続され、アノード側が接地側に接続された定電圧ダイオードと、その定電圧ダイオードのカソード電位に基づいてオン動作して、前記ＰＮＰトランジスタからのベース電流を、前記ＰＮＰトランジスタのベースと接地側との間に接続された第２抵抗に流すスイッチング素子と、前記出力端子と前記接地側との間で、前記第２抵抗と直列接続されて分圧回路を構成する第３抵抗とを備えた定電圧回路が開示されている。
特開２００５−１９０１１１号公報（第２〜７頁、図１，図２）
特開２００３−１５０２５６号公報（第２〜３頁、図１）
特許文献１の請求項２，４の技術では、前記検出用トランジスタに流れる電流を入力とするカレントミラー回路によって前記電流出力回路が構成されている。
そのため、前記カレントミラー回路を構成する入力側トランジスタのベース・エミッタ間電圧の分だけ、定電圧回路の入力電圧を高く設定しておく必要があり、定電圧回路の入力電圧に必要な最低電圧（定電圧回路の最低動作電圧）が高くなるという問題がある。
そのため、前記カレントミラー回路を構成する入力側トランジスタのベース・エミッタ間電圧の分だけ、定電圧回路の入力電圧を高く設定しておく必要があり、定電圧回路の入力電圧に必要な最低電圧（定電圧回路の最低動作電圧）が高くなるという問題がある。
尚、特許文献１には、定電圧回路の入力電圧として、出力トランジスタのコレクタに接続された電源線に例えばバッテリ電圧を印加することが記載されている。
ところで、特許文献１には、前記電流出力回路として請求項２，４に開示されたものしか具体的な記載が無いため、前記電流出力回路は請求項２，４の構成に限定されると思料される。
ところで、特許文献１には、前記電流出力回路として請求項２，４に開示されたものしか具体的な記載が無いため、前記電流出力回路は請求項２，４の構成に限定されると思料される。
ところで、特許文献１には、前記電流出力回路をバイポーラトランジスタによって構成する実施形態しか開示されておらず、前記電流出力回路をＭＯＳトランジスタによって構成することについて一切の記載が無く示唆すらもされていない。
しかし、前記電流出力回路をＭＯＳトランジスタによって構成した場合には、前記カレントミラー回路を構成する入力側トランジスタのゲート・ソース間電圧の分だけ、定電圧回路の入力電圧を高く設定しておく必要があり、前記電流出力回路をバイポーラトランジスタによって構成した場合と同様に、定電圧回路の最低動作電圧が高くなるという問題がある。
しかし、前記電流出力回路をＭＯＳトランジスタによって構成した場合には、前記カレントミラー回路を構成する入力側トランジスタのゲート・ソース間電圧の分だけ、定電圧回路の入力電圧を高く設定しておく必要があり、前記電流出力回路をバイポーラトランジスタによって構成した場合と同様に、定電圧回路の最低動作電圧が高くなるという問題がある。
特許文献２には、前記スイッチング素子としてＮＰＮトランジスタを用い、そのＮＰＮトランジスタのコレクタを前記ＰＮＰトランジスタのベースに接続し、前記ＮＰＮトランジスタのエミッタを第２抵抗を介して接地側に接続するようにした具体例が記載されている。
そのため、前記ＮＰＮトランジスタのベース・エミッタ間電圧を「Ｖｆ」、前記定電圧ダイオードのカソード電位を「Ｖｚ」、第２抵抗の抵抗値を「Ｒ18」、第３抵抗の抵抗値を「Ｒ19」と表記すると、定電圧回路の出力端子の電位「Ｖ4」は数式１によって表される。
そのため、前記ＮＰＮトランジスタのベース・エミッタ間電圧を「Ｖｆ」、前記定電圧ダイオードのカソード電位を「Ｖｚ」、第２抵抗の抵抗値を「Ｒ18」、第３抵抗の抵抗値を「Ｒ19」と表記すると、定電圧回路の出力端子の電位「Ｖ4」は数式１によって表される。
Ｖ4＝（Ｖｚ−Ｖｆ）×（Ｒ19／Ｒ18） ………（数式１）
数式１において、ＮＰＮトランジスタのベース・エミッタ間電圧Ｖｆには温度依存性があるため、定電圧回路の出力端子の電位（出力電圧）Ｖ4にも温度依存性が生じ、その温度依存性によって電位Ｖ4の電圧精度が低下するという問題がある。
尚、特許文献２には、前記スイッチング素子としてＦＥＴを用いることが記載されているが、その場合には、ＮチャネルＦＥＴのゲート・ソース間電圧を「Ｖｆ」として数式１が表され、ゲート・ソース間電圧Ｖｆには温度依存性があるため、その温度依存性によって電位（出力電圧）Ｖ4の電圧精度が低下する。
尚、特許文献２には、前記スイッチング素子としてＦＥＴを用いることが記載されているが、その場合には、ＮチャネルＦＥＴのゲート・ソース間電圧を「Ｖｆ」として数式１が表され、ゲート・ソース間電圧Ｖｆには温度依存性があるため、その温度依存性によって電位（出力電圧）Ｖ4の電圧精度が低下する。
本発明は上記問題を解決するためになされたものであって、その目的は、最低動作電圧を低くすると共に、出力電圧の精度を高くすることが可能で、低消費電力な定電圧回路を提供することにある。
請求項１に記載の発明は、
入力電圧（VDD）から一定電圧の出力電圧（Ｖout）を生成して出力端子（Ｖout）から出力する定電圧回路（１０、２０）であって、
一定電流の第１〜第３定電流（Ｉ１，Ｉ３，Ｉ２、Ｉ１１，Ｉ１３，Ｉ１２）を生成する第１〜第３定電流源（１１，１３，１２、２１，２３，２２）と、
前記第１定電流源（１１、２１）および前記第２定電流源（１３、２３）に接続された第１カレントミラー回路（ＣＭ１、ＣＭ１１）と、
前記第３定電流源（１２、２２）に接続された第２カレントミラー回路（ＣＭ２、ＣＭ１２）と、
前記出力端子（Ｖout）にドレインが接続された出力ＭＯＳトランジスタ（Ｍ５、Ｍ２５）と、
前記出力端子（Ｖout）に接続された定電圧素子（ＺＤ）と、
前記第１定電流（Ｉ１、Ｉ１１）が流れるバイアス用抵抗（Ｒ１）と
を備え、
前記第１カレントミラー回路（ＣＭ１、ＣＭ１１）は、
前記第１定電流（Ｉ１、Ｉ１１）がドレイン電流として流れる入力側の第１ＭＯＳトランジスタ（Ｍ１、Ｍ２１）と、
前記第２定電流（Ｉ３、Ｉ１３）がドレイン電流として流れる出力側の第２ＭＯＳトランジスタ（Ｍ２、Ｍ２２）とから構成され、
前記第２カレントミラー回路（ＣＭ２、ＣＭ１２）は、
前記第３定電流（Ｉ２、Ｉ１２）がドレイン電流として流れる入力側の第３ＭＯＳトランジスタ（Ｍ３、Ｍ２３）と、
前記第３定電流（Ｉ２、Ｉ１２）と同一電流値のドレイン電流が流れる出力側の第４ＭＯＳトランジスタ（Ｍ４、Ｍ２４）とから構成され、
前記第１ＭＯＳトランジスタ（Ｍ１，Ｍ２１）と前記第２ＭＯＳトランジスタ（Ｍ２、Ｍ２２）とは同一トランジスタサイズであり、
前記第４ＭＯＳトランジスタ（Ｍ４、Ｍ２４）のドレインは前記第２ＭＯＳトランジスタのソース（Ｍ２、Ｍ２２）に接続され、
前記出力ＭＯＳトランジスタ（Ｍ５、Ｍ２５）のゲートは前記第２ＭＯＳトランジスタ（Ｍ２、Ｍ２２）のドレインに接続され、
前記定電圧素子（ＺＤ）は前記第２ＭＯＳトランジスタ（Ｍ２、Ｍ２２）のソースと前記出力ＭＯＳトランジスタのドレイン（Ｍ５、Ｍ２５）との間に接続され、
前記バイアス用抵抗（Ｒ１）は前記第１ＭＯＳトランジスタ（Ｍ１、Ｍ２１）のソースに接続され、
前記出力ＭＯＳトランジスタ（Ｍ５、Ｍ２５）と前記第１〜第４ＭＯＳトランジスタ（Ｍ１〜Ｍ４、Ｍ２１〜Ｍ２４）とは導電型が逆であり、
前記第１定電流（Ｉ１、Ｉ１１）と前記第２定電流（Ｉ３、Ｉ１３）とは同一電流値であることを技術的特徴とする。
入力電圧（VDD）から一定電圧の出力電圧（Ｖout）を生成して出力端子（Ｖout）から出力する定電圧回路（１０、２０）であって、
一定電流の第１〜第３定電流（Ｉ１，Ｉ３，Ｉ２、Ｉ１１，Ｉ１３，Ｉ１２）を生成する第１〜第３定電流源（１１，１３，１２、２１，２３，２２）と、
前記第１定電流源（１１、２１）および前記第２定電流源（１３、２３）に接続された第１カレントミラー回路（ＣＭ１、ＣＭ１１）と、
前記第３定電流源（１２、２２）に接続された第２カレントミラー回路（ＣＭ２、ＣＭ１２）と、
前記出力端子（Ｖout）にドレインが接続された出力ＭＯＳトランジスタ（Ｍ５、Ｍ２５）と、
前記出力端子（Ｖout）に接続された定電圧素子（ＺＤ）と、
前記第１定電流（Ｉ１、Ｉ１１）が流れるバイアス用抵抗（Ｒ１）と
を備え、
前記第１カレントミラー回路（ＣＭ１、ＣＭ１１）は、
前記第１定電流（Ｉ１、Ｉ１１）がドレイン電流として流れる入力側の第１ＭＯＳトランジスタ（Ｍ１、Ｍ２１）と、
前記第２定電流（Ｉ３、Ｉ１３）がドレイン電流として流れる出力側の第２ＭＯＳトランジスタ（Ｍ２、Ｍ２２）とから構成され、
前記第２カレントミラー回路（ＣＭ２、ＣＭ１２）は、
前記第３定電流（Ｉ２、Ｉ１２）がドレイン電流として流れる入力側の第３ＭＯＳトランジスタ（Ｍ３、Ｍ２３）と、
前記第３定電流（Ｉ２、Ｉ１２）と同一電流値のドレイン電流が流れる出力側の第４ＭＯＳトランジスタ（Ｍ４、Ｍ２４）とから構成され、
前記第１ＭＯＳトランジスタ（Ｍ１，Ｍ２１）と前記第２ＭＯＳトランジスタ（Ｍ２、Ｍ２２）とは同一トランジスタサイズであり、
前記第４ＭＯＳトランジスタ（Ｍ４、Ｍ２４）のドレインは前記第２ＭＯＳトランジスタのソース（Ｍ２、Ｍ２２）に接続され、
前記出力ＭＯＳトランジスタ（Ｍ５、Ｍ２５）のゲートは前記第２ＭＯＳトランジスタ（Ｍ２、Ｍ２２）のドレインに接続され、
前記定電圧素子（ＺＤ）は前記第２ＭＯＳトランジスタ（Ｍ２、Ｍ２２）のソースと前記出力ＭＯＳトランジスタのドレイン（Ｍ５、Ｍ２５）との間に接続され、
前記バイアス用抵抗（Ｒ１）は前記第１ＭＯＳトランジスタ（Ｍ１、Ｍ２１）のソースに接続され、
前記出力ＭＯＳトランジスタ（Ｍ５、Ｍ２５）と前記第１〜第４ＭＯＳトランジスタ（Ｍ１〜Ｍ４、Ｍ２１〜Ｍ２４）とは導電型が逆であり、
前記第１定電流（Ｉ１、Ｉ１１）と前記第２定電流（Ｉ３、Ｉ１３）とは同一電流値であることを技術的特徴とする。
請求項２に記載の発明は、
請求項１に記載の定電圧回路において、
前記第１〜第３定電流源（１１，１３，１２、２１，２３，２２）は、
一定電流の第４定電流（Ｉ５、Ｉ１５）を生成する第４定電流源（１４、２４）と、
前記第４定電流源（１４、２４）の生成した前記第４定電流（Ｉ５、Ｉ１５）に対応した前記第１〜第３定電流（Ｉ１，Ｉ３，Ｉ２、Ｉ１１，Ｉ１３，Ｉ１２）を生成する三連出力形の第３カレントミラー回路（ＣＭ３、ＣＭ１３）と
を備え、
前記第３カレントミラー回路（ＣＭ３、ＣＭ１３）は、
前記第４定電流（Ｉ５、Ｉ１５）がドレイン電流として流れる入力側の第５ＭＯＳトランジスタ（Ｍ１４、Ｍ３４）と、
前記第１定電流（Ｉ１、Ｉ１１）がドレイン電流として流れる出力側の第６ＭＯＳトランジスタ（Ｍ１１、Ｍ３１）と、
前記第２定電流（Ｉ３、Ｉ１３）がドレイン電流として流れる出力側の第７ＭＯＳトランジスタ（Ｍ１３、Ｍ３３）と、
前記第３定電流（Ｉ２、Ｉ１２）がドレイン電流として流れる出力側の第８ＭＯＳトランジスタ（Ｍ１２、Ｍ３２）と
から構成され、
前記第５ＭＯＳトランジスタ（Ｍ１４、Ｍ３４）は前記第１〜第４ＭＯＳトランジスタ（Ｍ１〜Ｍ４、Ｍ２１〜Ｍ２４）と同一導電型であり、
前記第５ＭＯＳトランジスタ（Ｍ１４、Ｍ３４）と前記第６〜第８ＭＯＳトランジスタ（Ｍ１１，Ｍ１３，Ｍ１２、Ｍ２２，Ｍ２３，Ｍ２４）とは導電型が逆であることを技術的特徴とする。
請求項１に記載の定電圧回路において、
前記第１〜第３定電流源（１１，１３，１２、２１，２３，２２）は、
一定電流の第４定電流（Ｉ５、Ｉ１５）を生成する第４定電流源（１４、２４）と、
前記第４定電流源（１４、２４）の生成した前記第４定電流（Ｉ５、Ｉ１５）に対応した前記第１〜第３定電流（Ｉ１，Ｉ３，Ｉ２、Ｉ１１，Ｉ１３，Ｉ１２）を生成する三連出力形の第３カレントミラー回路（ＣＭ３、ＣＭ１３）と
を備え、
前記第３カレントミラー回路（ＣＭ３、ＣＭ１３）は、
前記第４定電流（Ｉ５、Ｉ１５）がドレイン電流として流れる入力側の第５ＭＯＳトランジスタ（Ｍ１４、Ｍ３４）と、
前記第１定電流（Ｉ１、Ｉ１１）がドレイン電流として流れる出力側の第６ＭＯＳトランジスタ（Ｍ１１、Ｍ３１）と、
前記第２定電流（Ｉ３、Ｉ１３）がドレイン電流として流れる出力側の第７ＭＯＳトランジスタ（Ｍ１３、Ｍ３３）と、
前記第３定電流（Ｉ２、Ｉ１２）がドレイン電流として流れる出力側の第８ＭＯＳトランジスタ（Ｍ１２、Ｍ３２）と
から構成され、
前記第５ＭＯＳトランジスタ（Ｍ１４、Ｍ３４）は前記第１〜第４ＭＯＳトランジスタ（Ｍ１〜Ｍ４、Ｍ２１〜Ｍ２４）と同一導電型であり、
前記第５ＭＯＳトランジスタ（Ｍ１４、Ｍ３４）と前記第６〜第８ＭＯＳトランジスタ（Ｍ１１，Ｍ１３，Ｍ１２、Ｍ２２，Ｍ２３，Ｍ２４）とは導電型が逆であることを技術的特徴とする。
請求項３に記載の発明は、
入力電圧（VDD）から一定電圧の出力電圧（Ｖout）を生成して出力端子（Ｖout）から出力する定電圧回路（１０、２０）であって、
一定電流の第１〜第３定電流（Ｉ１，Ｉ３，Ｉ２、Ｉ１１，Ｉ１３，Ｉ１２）を生成する第１〜第３定電流源（１１，１３，１２、２１，２３，２２）と、
前記第１定電流源（１１、２１）および前記第２定電流源（１３、２３）に接続された第１カレントミラー回路（ＣＭ１、ＣＭ１１）と、
前記第３定電流源（１２、２２）に接続された第２カレントミラー回路（ＣＭ２、ＣＭ１２）と、
前記出力端子（Ｖout）にコレクタが接続された出力バイポーラトランジスタ（Ｍ５、Ｍ２５）と、
前記出力端子（Ｖout）に接続された定電圧素子（ＺＤ）と、
前記第１定電流（Ｉ１、Ｉ１１）が流れるバイアス用抵抗（Ｒ１）と
を備え、
前記第１カレントミラー回路（ＣＭ１、ＣＭ１１）は、
前記第１定電流（Ｉ１、Ｉ１１）がコレクタ電流として流れる入力側の第１バイポーラトランジスタ（Ｍ１、Ｍ２１）と、
前記第２定電流（Ｉ３、Ｉ１３）がコレクタ電流として流れる出力側の第２バイポーラトランジスタ（Ｍ２、Ｍ２２）とから構成され、
前記第２カレントミラー回路（ＣＭ２、ＣＭ１２）は、
前記第３定電流（Ｉ２、Ｉ１２）がコレクタ電流として流れる入力側の第３バイポーラトランジスタ（Ｍ３、Ｍ２３）と、
前記第３定電流（Ｉ２、Ｉ１２）と同一電流値のコレクタ電流が流れる出力側の第４バイポーラトランジスタ（Ｍ４、Ｍ２４）とから構成され、
前記第１バイポーラトランジスタ（Ｍ１、Ｍ２１）と前記第２バイポーラトランジスタ（Ｍ２、Ｍ２２）とは同一トランジスタサイズであり、
前記第４バイポーラトランジスタ（Ｍ４、Ｍ２４）のコレクタは前記第２バイポーラトランジスタのエミッタ（Ｍ２、Ｍ２２）に接続され、
前記出力バイポーラトランジスタ（Ｍ５、Ｍ２５）のベースは前記第２バイポーラトランジスタ（Ｍ２、Ｍ２２）のコレクタに接続され、
前記定電圧素子（ＺＤ）は前記第２バイポーラトランジスタ（Ｍ２、Ｍ２２）のエミッタと前記出力バイポーラトランジスタのコレクタ（Ｍ５、Ｍ２５）との間に接続され、
前記バイアス用抵抗（Ｒ１）は前記第１バイポーラトランジスタ（Ｍ１、Ｍ２１）のエミッタに接続され、
前記出力バイポーラトランジスタ（Ｍ５、Ｍ２５）と前記第１〜第４バイポーラトランジスタ（Ｍ１〜Ｍ４、Ｍ２１〜Ｍ２４）とは導電型が逆であり、
前記第１定電流（Ｉ１、Ｉ１１）と前記第２定電流（Ｉ３、Ｉ１３）とは同一電流値であることを技術的特徴とする。
入力電圧（VDD）から一定電圧の出力電圧（Ｖout）を生成して出力端子（Ｖout）から出力する定電圧回路（１０、２０）であって、
一定電流の第１〜第３定電流（Ｉ１，Ｉ３，Ｉ２、Ｉ１１，Ｉ１３，Ｉ１２）を生成する第１〜第３定電流源（１１，１３，１２、２１，２３，２２）と、
前記第１定電流源（１１、２１）および前記第２定電流源（１３、２３）に接続された第１カレントミラー回路（ＣＭ１、ＣＭ１１）と、
前記第３定電流源（１２、２２）に接続された第２カレントミラー回路（ＣＭ２、ＣＭ１２）と、
前記出力端子（Ｖout）にコレクタが接続された出力バイポーラトランジスタ（Ｍ５、Ｍ２５）と、
前記出力端子（Ｖout）に接続された定電圧素子（ＺＤ）と、
前記第１定電流（Ｉ１、Ｉ１１）が流れるバイアス用抵抗（Ｒ１）と
を備え、
前記第１カレントミラー回路（ＣＭ１、ＣＭ１１）は、
前記第１定電流（Ｉ１、Ｉ１１）がコレクタ電流として流れる入力側の第１バイポーラトランジスタ（Ｍ１、Ｍ２１）と、
前記第２定電流（Ｉ３、Ｉ１３）がコレクタ電流として流れる出力側の第２バイポーラトランジスタ（Ｍ２、Ｍ２２）とから構成され、
前記第２カレントミラー回路（ＣＭ２、ＣＭ１２）は、
前記第３定電流（Ｉ２、Ｉ１２）がコレクタ電流として流れる入力側の第３バイポーラトランジスタ（Ｍ３、Ｍ２３）と、
前記第３定電流（Ｉ２、Ｉ１２）と同一電流値のコレクタ電流が流れる出力側の第４バイポーラトランジスタ（Ｍ４、Ｍ２４）とから構成され、
前記第１バイポーラトランジスタ（Ｍ１、Ｍ２１）と前記第２バイポーラトランジスタ（Ｍ２、Ｍ２２）とは同一トランジスタサイズであり、
前記第４バイポーラトランジスタ（Ｍ４、Ｍ２４）のコレクタは前記第２バイポーラトランジスタのエミッタ（Ｍ２、Ｍ２２）に接続され、
前記出力バイポーラトランジスタ（Ｍ５、Ｍ２５）のベースは前記第２バイポーラトランジスタ（Ｍ２、Ｍ２２）のコレクタに接続され、
前記定電圧素子（ＺＤ）は前記第２バイポーラトランジスタ（Ｍ２、Ｍ２２）のエミッタと前記出力バイポーラトランジスタのコレクタ（Ｍ５、Ｍ２５）との間に接続され、
前記バイアス用抵抗（Ｒ１）は前記第１バイポーラトランジスタ（Ｍ１、Ｍ２１）のエミッタに接続され、
前記出力バイポーラトランジスタ（Ｍ５、Ｍ２５）と前記第１〜第４バイポーラトランジスタ（Ｍ１〜Ｍ４、Ｍ２１〜Ｍ２４）とは導電型が逆であり、
前記第１定電流（Ｉ１、Ｉ１１）と前記第２定電流（Ｉ３、Ｉ１３）とは同一電流値であることを技術的特徴とする。
請求項４に記載の発明は、
請求項３に記載の定電圧回路において、
前記第１〜第３定電流源（１１，１３，１２、２１，２３，２２）は、
一定電流の第４定電流（Ｉ５、Ｉ１５）を生成する第４定電流源（１４、２４）と、
前記第４定電流源（１４、２４）の生成した前記第４定電流（Ｉ５、Ｉ１５）に対応した前記第１〜第３定電流（Ｉ１，Ｉ３，Ｉ２、Ｉ１１，Ｉ１３，Ｉ１２）を生成する三連出力形の第３カレントミラー回路（ＣＭ３、ＣＭ１３）と
を備え、
前記第３カレントミラー回路（ＣＭ３、ＣＭ１３）は、
前記第４定電流（Ｉ５、Ｉ１５）がコレクタ電流として流れる入力側の第５バイポーラトランジスタ（Ｍ１４、Ｍ３４）と、
前記第１定電流（Ｉ１、Ｉ１１）がコレクタ電流として流れる出力側の第６バイポーラトランジスタ（Ｍ１１、Ｍ３１）と、
前記第２定電流（Ｉ３、Ｉ１３）がコレクタ電流として流れる出力側の第７バイポーラトランジスタ（Ｍ１３、Ｍ３３）と、
前記第３定電流（Ｉ２、Ｉ１２）がコレクタ電流として流れる出力側の第８バイポーラトランジスタ（Ｍ１２、Ｍ３２）と
から構成され、
前記第５バイポーラトランジスタ（Ｍ１４、Ｍ３４）は前記第１〜第４バイポーラトランジスタ（Ｍ１〜Ｍ４、Ｍ２１〜Ｍ２４）と同一導電型であり、
前記第５バイポーラトランジスタ（Ｍ１４、Ｍ３４）と前記第６〜第８バイポーラトランジスタ（Ｍ１１，Ｍ１３，Ｍ１２、Ｍ２２，Ｍ２３，Ｍ２４）とは導電型が逆であることを技術的特徴とする。
請求項３に記載の定電圧回路において、
前記第１〜第３定電流源（１１，１３，１２、２１，２３，２２）は、
一定電流の第４定電流（Ｉ５、Ｉ１５）を生成する第４定電流源（１４、２４）と、
前記第４定電流源（１４、２４）の生成した前記第４定電流（Ｉ５、Ｉ１５）に対応した前記第１〜第３定電流（Ｉ１，Ｉ３，Ｉ２、Ｉ１１，Ｉ１３，Ｉ１２）を生成する三連出力形の第３カレントミラー回路（ＣＭ３、ＣＭ１３）と
を備え、
前記第３カレントミラー回路（ＣＭ３、ＣＭ１３）は、
前記第４定電流（Ｉ５、Ｉ１５）がコレクタ電流として流れる入力側の第５バイポーラトランジスタ（Ｍ１４、Ｍ３４）と、
前記第１定電流（Ｉ１、Ｉ１１）がコレクタ電流として流れる出力側の第６バイポーラトランジスタ（Ｍ１１、Ｍ３１）と、
前記第２定電流（Ｉ３、Ｉ１３）がコレクタ電流として流れる出力側の第７バイポーラトランジスタ（Ｍ１３、Ｍ３３）と、
前記第３定電流（Ｉ２、Ｉ１２）がコレクタ電流として流れる出力側の第８バイポーラトランジスタ（Ｍ１２、Ｍ３２）と
から構成され、
前記第５バイポーラトランジスタ（Ｍ１４、Ｍ３４）は前記第１〜第４バイポーラトランジスタ（Ｍ１〜Ｍ４、Ｍ２１〜Ｍ２４）と同一導電型であり、
前記第５バイポーラトランジスタ（Ｍ１４、Ｍ３４）と前記第６〜第８バイポーラトランジスタ（Ｍ１１，Ｍ１３，Ｍ１２、Ｍ２２，Ｍ２３，Ｍ２４）とは導電型が逆であることを技術的特徴とする。
＜請求項１：第１実施形態（図１）または第２実施形態（図３）に該当＞
請求項１において、第１〜第４ＭＯＳトランジスタ（Ｍ１〜Ｍ４）がＮチャネルＭＯＳトランジスタから成り、出力ＭＯＳトランジスタ（Ｍ５）がＰチャネルＭＯＳトランジスタから成り、バイアス用抵抗（Ｒ１）の一端と第３ＭＯＳトランジスタ（Ｍ３）および第４ＭＯＳトランジスタ（Ｍ４）のソースがグランドに接続されている場合（第１実施形態に該当）を例にとって説明する。
請求項１において、第１〜第４ＭＯＳトランジスタ（Ｍ１〜Ｍ４）がＮチャネルＭＯＳトランジスタから成り、出力ＭＯＳトランジスタ（Ｍ５）がＰチャネルＭＯＳトランジスタから成り、バイアス用抵抗（Ｒ１）の一端と第３ＭＯＳトランジスタ（Ｍ３）および第４ＭＯＳトランジスタ（Ｍ４）のソースがグランドに接続されている場合（第１実施形態に該当）を例にとって説明する。
第４ＭＯＳトランジスタ（Ｍ４）のドレイン電流は、第３ＭＯＳトランジスタ（Ｍ３）のドレイン電流である第３定電流源（１２）の第３定電流（Ｉ２）と等しい。
そして、第４ＭＯＳトランジスタ（Ｍ４）のドレイン電流は、第２ＭＯＳトランジスタ（Ｍ２）のドレイン電流である第２定電流源（１３）の第２定電流（Ｉ３）と、定電圧素子（ＺＤ）に流れる逆方向電流（Ｉ４）との加算値である（Ｉ２＝Ｉ３＋Ｉ４）。
そして、第４ＭＯＳトランジスタ（Ｍ４）のドレイン電流は、第２ＭＯＳトランジスタ（Ｍ２）のドレイン電流である第２定電流源（１３）の第２定電流（Ｉ３）と、定電圧素子（ＺＤ）に流れる逆方向電流（Ｉ４）との加算値である（Ｉ２＝Ｉ３＋Ｉ４）。
第１定電流源（１１）および第２定電流源（１３）の第１定電流（Ｉ１）および第２定電流（Ｉ３）の電流値は等しく（Ｉ１＝Ｉ３）、第１カレントミラー回路（ＣＭ１）を構成する第１ＭＯＳトランジスタ（Ｍ１）および第２ＭＯＳトランジスタ（Ｍ２）は同一トランジスタサイズである。
そのため、第１ＭＯＳトランジスタ（Ｍ１）および第２ＭＯＳトランジスタ（Ｍ２）のソース電圧（ＶN2，ＶN1）は等しくなる（ＶN2＝ＶN1）。
そのため、第１ＭＯＳトランジスタ（Ｍ１）および第２ＭＯＳトランジスタ（Ｍ２）のソース電圧（ＶN2，ＶN1）は等しくなる（ＶN2＝ＶN1）。
ここで、バイアス用抵抗（Ｒ１）には、第１ＭＯＳトランジスタ（Ｍ１）のドレイン電流である第１定電流源（１１）の第１定電流（Ｉ１）が流れる。そして、バイアス用抵抗（Ｒ１）の一端はグランドに接続されている。
そのため、第１ＭＯＳトランジスタ（Ｍ１）のソース電圧（ＶN2）は、第１定電流（Ｉ１）の電流値とバイアス用抵抗（Ｒ１）の抵抗値（Ｒ１）との乗算値となる（ＶN2＝Ｉ１×Ｒ１）。
そのため、第１ＭＯＳトランジスタ（Ｍ１）のソース電圧（ＶN2）は、第１定電流（Ｉ１）の電流値とバイアス用抵抗（Ｒ１）の抵抗値（Ｒ１）との乗算値となる（ＶN2＝Ｉ１×Ｒ１）。
出力端子（Ｖout）の出力電圧（Ｖout）は、第２ＭＯＳトランジスタ（Ｍ２）のソース電圧（ＶN1）と定電圧素子（ＺＤ）の両端間の定電圧（Ｖｚ）との加算値である（Ｖout＝ＶN1＋Ｖｚ）。
よって、出力電圧（Ｖout）は、第１ＭＯＳトランジスタ（Ｍ１）のソース電圧（ＶN2）と定電圧素子（ＺＤ）の両端間の定電圧（Ｖｚ）との加算値になり一定電圧になる（Ｖout＝ＶN2＋Ｖｚ＝Ｉ１×Ｒ１＋Ｖｚ）。
よって、出力電圧（Ｖout）は、第１ＭＯＳトランジスタ（Ｍ１）のソース電圧（ＶN2）と定電圧素子（ＺＤ）の両端間の定電圧（Ｖｚ）との加算値になり一定電圧になる（Ｖout＝ＶN2＋Ｖｚ＝Ｉ１×Ｒ１＋Ｖｚ）。
請求項１の定電圧回路（１０）では、特許文献１の請求項２，４の技術における電流出力回路に相当する構成が無いため、特許文献１の請求項２，４の技術の前記問題（前記検出用トランジスタに流れる電流を入力とするカレントミラー回路によって前記電流出力回路が構成されているため、前記カレントミラー回路を構成する入力側トランジスタのベース・エミッタ間電圧の分だけ、定電圧回路の入力電圧を高く設定しておく必要がある）を回避できる。
従って、請求項１によれば、特許文献１の請求項２，４の技術に比べて、定電圧回路（１０）の入力電圧（VDD）を低くすることが可能になり、定電圧回路（１０）の入力電圧に必要な最低電圧（定電圧回路の最低動作電圧）を低くすることができる。
また、請求項１の定電圧回路（１０）では、第１定電流源（１１）の第１定電流（Ｉ１）および第２定電流源（１３）の第２定電流（Ｉ３）とバイアス用抵抗（Ｒ１）の抵抗値（Ｒ１）と定電圧素子（ＺＤ）の両端間の定電圧（Ｖｚ）とによって出力電圧（Ｖout）が決定される。
そのため、第１定電流（Ｉ１）および第２定電流（Ｉ３）に温度依存性が生じないように第１定電流源（１１）および第２定電流源（１３）を構成し、定電圧素子（ＺＤ）に温度依存性が無いものを用いれば、抵抗値（Ｒ１）には温度依存性が無いため、温度依存性の無い出力電圧（Ｖout）を生成することが可能になり、出力電圧（Ｖout）の電圧精度を高めることができる。
そのため、第１定電流（Ｉ１）および第２定電流（Ｉ３）に温度依存性が生じないように第１定電流源（１１）および第２定電流源（１３）を構成し、定電圧素子（ＺＤ）に温度依存性が無いものを用いれば、抵抗値（Ｒ１）には温度依存性が無いため、温度依存性の無い出力電圧（Ｖout）を生成することが可能になり、出力電圧（Ｖout）の電圧精度を高めることができる。
そして、請求項１において、定電圧回路（１０）の消費電流は第１〜第３定電流源（１１，１３，１２）が生成する第１〜第３定電流（Ｉ１，Ｉ３，Ｉ２）の合計値であるため、出力端子（Ｖout）から出力される出力電流の大きさに関係なく、定電圧回路（１０）の消費電流を一定電流値にすることが可能であり、定電圧回路（１０）の低消費電力化を図ることができる。
次に、請求項１において、第１〜第４ＭＯＳトランジスタ（Ｍ１２〜Ｍ２４）がＰチャネルＭＯＳトランジスタから成り、出力ＭＯＳトランジスタ（Ｍ２５）がＮチャネルＭＯＳトランジスタから成り、バイアス用抵抗（Ｒ１）の一端に入力電圧（VDD）が印加され、第３ＭＯＳトランジスタ（Ｍ２３）および第４ＭＯＳトランジスタ（Ｍ２４）のソースに入力電圧（VDD）が印加されている場合（第２実施形態に該当）を例にとって説明する。
第４ＭＯＳトランジスタ（Ｍ２４）のドレイン電流は、第３ＭＯＳトランジスタ（Ｍ２３）のドレイン電流である第３定電流源（Ｉ１２）の第３定電流（Ｉ１２）と等しい。
そして、第４ＭＯＳトランジスタ（Ｍ２４）のドレイン電流は、第２ＭＯＳトランジスタ（Ｍ２２）のドレイン電流である第２定電流源（２３）の第２定電流（Ｉ１３）と、定電圧素子（ＺＤ）に流れる逆方向電流（Ｉ４）との加算値である（Ｉ１２＝Ｉ１３＋Ｉ４）。
そして、第４ＭＯＳトランジスタ（Ｍ２４）のドレイン電流は、第２ＭＯＳトランジスタ（Ｍ２２）のドレイン電流である第２定電流源（２３）の第２定電流（Ｉ１３）と、定電圧素子（ＺＤ）に流れる逆方向電流（Ｉ４）との加算値である（Ｉ１２＝Ｉ１３＋Ｉ４）。
第１定電流源（２１）および第２定電流源（２３）の第１定電流（Ｉ１１）および第２定電流（Ｉ１３）の電流値は等しく（Ｉ１１＝Ｉ１３）、第１カレントミラー回路（ＣＭ１１）を構成する第１ＭＯＳトランジスタ（Ｍ２１）および第２ＭＯＳトランジスタ（Ｍ２２）は同一トランジスタサイズである。
そのため、第１ＭＯＳトランジスタ（Ｍ２１）および第２ＭＯＳトランジスタ（Ｍ２２）のソース電圧（ＶN112，ＶN11）は等しくなる（ＶN112＝ＶN11）。
そのため、第１ＭＯＳトランジスタ（Ｍ２１）および第２ＭＯＳトランジスタ（Ｍ２２）のソース電圧（ＶN112，ＶN11）は等しくなる（ＶN112＝ＶN11）。
ここで、バイアス用抵抗（Ｒ１）には、第１ＭＯＳトランジスタ（Ｍ２１）のドレイン電流である第１定電流源（２１）の第１定電流（Ｉ１１）が流れる。そして、バイアス用抵抗（Ｒ１）の一端には入力電圧（VDD）が印加されている。
そのため、第１ＭＯＳトランジスタ（Ｍ２１）のソース電圧（ＶN112）は、第１定電流（Ｉ１１）の電流値とバイアス用抵抗（Ｒ１）の抵抗値（Ｒ１）との乗算値を入力電圧（VDD）から減算した減算値となる（ＶN112＝VDD−Ｉ１１×Ｒ１）。
そのため、第１ＭＯＳトランジスタ（Ｍ２１）のソース電圧（ＶN112）は、第１定電流（Ｉ１１）の電流値とバイアス用抵抗（Ｒ１）の抵抗値（Ｒ１）との乗算値を入力電圧（VDD）から減算した減算値となる（ＶN112＝VDD−Ｉ１１×Ｒ１）。
出力端子（Ｖout）の出力電圧（Ｖout）は、第２ＭＯＳトランジスタ（Ｍ２２）のソース電圧（ＶN11）から定電圧素子（ＺＤ）の両端間の定電圧（Ｖｚ）を減算した減算値である（Ｖout＝ＶN11−Ｖｚ）。
よって、出力電圧（Ｖout）は、第１ＭＯＳトランジスタ（Ｍ２１）のソース電圧（ＶN112）から定電圧素子（ＺＤ）の両端間の定電圧（Ｖｚ）を減算した減算値になり一定電圧になる（Ｖout＝ＶN12−Ｖｚ＝VDD−Ｉ１１×Ｒ１−Ｖｚ）。
従って、この場合（第２実施形態に該当）においても、前記場合（第１実施形態に該当）と同様の作用・効果が得られる。
よって、出力電圧（Ｖout）は、第１ＭＯＳトランジスタ（Ｍ２１）のソース電圧（ＶN112）から定電圧素子（ＺＤ）の両端間の定電圧（Ｖｚ）を減算した減算値になり一定電圧になる（Ｖout＝ＶN12−Ｖｚ＝VDD−Ｉ１１×Ｒ１−Ｖｚ）。
従って、この場合（第２実施形態に該当）においても、前記場合（第１実施形態に該当）と同様の作用・効果が得られる。
＜請求項２：第１実施形態（図２）または第２実施形態（図４）に該当＞
第３カレントミラー回路（ＣＭ３、ＣＭ１３）において、出力側トランジスタ（Ｍ１１〜Ｍ１３、Ｍ３１〜Ｍ３３）のドレイン電流（Ｉ１〜Ｉ３、Ｉ１１〜Ｉ１３）を入力側トランジスタ（Ｍ１４、Ｍ３４）のドレイン電流（Ｉ５、Ｉ１５）で除算した除算値はミラー係数と呼ばれ、そのミラー係数は入力側トランジスタ（Ｍ１４、Ｍ３４）のトランジスタサイズと出力側トランジスタ（Ｍ１１〜Ｍ１３、Ｍ３１〜Ｍ３３）のトランジスタサイズとのサイズ比に対応する。
第３カレントミラー回路（ＣＭ３、ＣＭ１３）において、出力側トランジスタ（Ｍ１１〜Ｍ１３、Ｍ３１〜Ｍ３３）のドレイン電流（Ｉ１〜Ｉ３、Ｉ１１〜Ｉ１３）を入力側トランジスタ（Ｍ１４、Ｍ３４）のドレイン電流（Ｉ５、Ｉ１５）で除算した除算値はミラー係数と呼ばれ、そのミラー係数は入力側トランジスタ（Ｍ１４、Ｍ３４）のトランジスタサイズと出力側トランジスタ（Ｍ１１〜Ｍ１３、Ｍ３１〜Ｍ３３）のトランジスタサイズとのサイズ比に対応する。
そのため、出力側トランジスタ（Ｍ１１〜Ｍ１３、Ｍ３１〜Ｍ３３）のミラー係数を適宜設定することにより、入力側トランジスタ（Ｍ１４、Ｍ３４）のドレイン電流（Ｉ５、Ｉ１５）と出力側トランジスタ（Ｍ１１〜Ｍ１３、Ｍ３１〜Ｍ３３）のドレイン電流（Ｉ１〜Ｉ３、Ｉ１１〜Ｉ１３）とを所望の電流比に設定できる。
すなわち、第１定電流源（１１、２１）は、第４定電流源（１４、２４）と第３カレントミラー回路（ＣＭ３、ＣＭ１３）の第５ＭＯＳトランジスタ（Ｍ１４、Ｍ３４）および第６ＭＯＳトランジスタ（Ｍ３１）から構成されている。
また、第２定電流源（１３、２３）は、第４定電流源（１４、２４）と第３カレントミラー回路（ＣＭ３、ＣＭ１３）の第５ＭＯＳトランジスタ（Ｍ１４、Ｍ３４）および第７ＭＯＳトランジスタ（Ｍ１３、Ｍ３３）から構成されている。
また、第３定電流源（１２、２２）は、第４定電流源（１４、２４）と第３カレントミラー回路（ＣＭ３、ＣＭ１３）の第５ＭＯＳトランジスタ（Ｍ１４、Ｍ３４）および第８ＭＯＳトランジスタ（Ｍ１２、Ｍ３２）から構成されている。
また、第２定電流源（１３、２３）は、第４定電流源（１４、２４）と第３カレントミラー回路（ＣＭ３、ＣＭ１３）の第５ＭＯＳトランジスタ（Ｍ１４、Ｍ３４）および第７ＭＯＳトランジスタ（Ｍ１３、Ｍ３３）から構成されている。
また、第３定電流源（１２、２２）は、第４定電流源（１４、２４）と第３カレントミラー回路（ＣＭ３、ＣＭ１３）の第５ＭＯＳトランジスタ（Ｍ１４、Ｍ３４）および第８ＭＯＳトランジスタ（Ｍ１２、Ｍ３２）から構成されている。
そして、第１〜第３定電流源（１１〜１３、２１〜２３）は、第４定電流源（１４、２４）の生成する第４定電流（Ｉ５、Ｉ１５）を適宜設定すると共に、第３カレントミラー回路（ＣＭ３、ＣＭ１３）の出力側トランジスタ（Ｍ１１〜Ｍ１３、Ｍ３１〜Ｍ３３）のミラー係数を適宜設定することにより、第１〜第３定電流（Ｉ１〜Ｉ３、Ｉ１１〜Ｉ１３）を所望の電流値に設定できる。
請求項２のように第１〜第３定電流源（１１〜１３、２１〜２３）を構成すれば、特許文献１の請求項２，４の技術における電流出力回路に相当する構成が無いため、特許文献１の請求項２，４の技術の前記問題を回避できる。
また、請求項２のように第１〜第３定電流源（１１〜１３、２１〜２３）を構成すれば、第１定電流（Ｉ１、Ｉ１１）および第３定電流（Ｉ３、Ｉ１３）に温度依存性が生じないため、温度依存性の無い出力電圧（Ｖout）を生成できる。
従って、請求項２によれば、請求項１の前記作用・効果を確実に得ることができる。
また、請求項２のように第１〜第３定電流源（１１〜１３、２１〜２３）を構成すれば、第１定電流（Ｉ１、Ｉ１１）および第３定電流（Ｉ３、Ｉ１３）に温度依存性が生じないため、温度依存性の無い出力電圧（Ｖout）を生成できる。
従って、請求項２によれば、請求項１の前記作用・効果を確実に得ることができる。
＜請求項３：第３実施形態（図５）または第４実施形態（図７）に該当＞
請求項３の定電圧回路（３０、４０）において、請求項１の定電圧回路（１０、２０）と異なるのは、ＭＯＳトランジスタ（Ｍ１〜Ｍ５、Ｍ２１〜Ｍ２５）がバイポーラトランジスタに置き換えられている点だけである。
すなわち、ＭＯＳトランジスタ（Ｍ１〜Ｍ５、Ｍ２１〜Ｍ２５）のゲート，ソース，ドレイン，ドレイン電流はそれぞれ、バイポーラトランジスタのベース，エミッタ，コレクタ，コレクタ電流に置き換えられている。
従って、請求項３においても、請求項１と同様の作用・効果が得られる。
請求項３の定電圧回路（３０、４０）において、請求項１の定電圧回路（１０、２０）と異なるのは、ＭＯＳトランジスタ（Ｍ１〜Ｍ５、Ｍ２１〜Ｍ２５）がバイポーラトランジスタに置き換えられている点だけである。
すなわち、ＭＯＳトランジスタ（Ｍ１〜Ｍ５、Ｍ２１〜Ｍ２５）のゲート，ソース，ドレイン，ドレイン電流はそれぞれ、バイポーラトランジスタのベース，エミッタ，コレクタ，コレクタ電流に置き換えられている。
従って、請求項３においても、請求項１と同様の作用・効果が得られる。
＜請求項４：第３実施形態（図６）または第４実施形態（図８）に該当＞
請求項４の定電流源（１１〜１３、２１〜２３）において、請求項２の定電流源と異なるのは、ＭＯＳトランジスタ（Ｍ１１〜Ｍ１４、Ｍ３１〜Ｍ３４）がバイポーラトランジスタに置き換えられている点だけである。
すなわち、ＭＯＳトランジスタ（Ｍ１１〜Ｍ１４、Ｍ３１〜Ｍ３４）のゲート，ソース，ドレイン，ドレイン電流はそれぞれ、バイポーラトランジスタのベース，エミッタ，コレクタ，コレクタ電流に置き換えられている。
従って、請求項４においても、請求項２と同様の作用・効果が得られる。
請求項４の定電流源（１１〜１３、２１〜２３）において、請求項２の定電流源と異なるのは、ＭＯＳトランジスタ（Ｍ１１〜Ｍ１４、Ｍ３１〜Ｍ３４）がバイポーラトランジスタに置き換えられている点だけである。
すなわち、ＭＯＳトランジスタ（Ｍ１１〜Ｍ１４、Ｍ３１〜Ｍ３４）のゲート，ソース，ドレイン，ドレイン電流はそれぞれ、バイポーラトランジスタのベース，エミッタ，コレクタ，コレクタ電流に置き換えられている。
従って、請求項４においても、請求項２と同様の作用・効果が得られる。
＜用語の説明＞
上術した［課題を解決するための手段］［発明の効果］に記載した（ ）内の符号等は、上述した［背景技術］と後述する［発明を実施するための最良の形態］に記載した構成部材・構成要素の符号等に対応したものである。
そして、［課題を解決するための手段］［発明の効果］に記載した構成部材・構成要素と、［発明を実施するための最良の形態］に記載した構成部材・構成要素との対応関係は以下のようになっている。
上術した［課題を解決するための手段］［発明の効果］に記載した（ ）内の符号等は、上述した［背景技術］と後述する［発明を実施するための最良の形態］に記載した構成部材・構成要素の符号等に対応したものである。
そして、［課題を解決するための手段］［発明の効果］に記載した構成部材・構成要素と、［発明を実施するための最良の形態］に記載した構成部材・構成要素との対応関係は以下のようになっている。
「第４定電流」は、第１実施形態のドレイン電流Ｉ５、第２実施形態のドレイン電流Ｉ１５、第３実施形態のコレクタ電流Ｉ５、第４実施形態のコレクタ電流Ｉ１５に該当する。
「第１〜第４ＭＯＳトランジスタ」はそれぞれ、第１，第３実施形態のトランジスタＭ１〜Ｍ４、第２，第４実施形態のトランジスタＭ２１〜Ｍ２４に該当する。
「第５〜第８ＭＯＳトランジスタ」はそれぞれ、第１，第３実施形態のトランジスタＭ１４，Ｍ１１，Ｍ１３，Ｍ１２、第２，第４実施形態のトランジスタＭ３４，Ｍ３１，Ｍ３３，Ｍ３２に該当する。
「定電圧素子」は、ツェナーダイオードＺＤに該当する。
「第１〜第４ＭＯＳトランジスタ」はそれぞれ、第１，第３実施形態のトランジスタＭ１〜Ｍ４、第２，第４実施形態のトランジスタＭ２１〜Ｍ２４に該当する。
「第５〜第８ＭＯＳトランジスタ」はそれぞれ、第１，第３実施形態のトランジスタＭ１４，Ｍ１１，Ｍ１３，Ｍ１２、第２，第４実施形態のトランジスタＭ３４，Ｍ３１，Ｍ３３，Ｍ３２に該当する。
「定電圧素子」は、ツェナーダイオードＺＤに該当する。
以下、本発明を具体化した各実施形態について図面を参照しながら説明する。尚、各実施形態において、同一の構成部材および構成要素については符号を等しくすると共に、同一内容の箇所については重複説明を省略してある。
＜第１実施形態＞
図１は、第１実施形態の定電圧回路１０の回路図である。
定電圧回路１０は、第１定電流源１１、第２定電流源１３、第３定電流源１２、第１カレントミラー回路ＣＭ１、第２カレントミラー回路ＣＭ２、出力トランジスタＭ５、バイアス用抵抗Ｒ１、ツェナーダイオードＺＤ、出力端子Ｖoutから構成され、プラス電源VDDおよびグランド（アース）に接続されている。
そして、定電圧回路１０は、プラス電源VDDの電源電圧VDDを入力電圧とし、出力端子Ｖoutから一定の出力電圧Ｖoutを出力する。
尚、プラス電源VDDとその電源電圧VDDならびに出力端子Ｖoutとその出力電圧Ｖoutは、説明を分かり易くするため同一符号を用いる。
図１は、第１実施形態の定電圧回路１０の回路図である。
定電圧回路１０は、第１定電流源１１、第２定電流源１３、第３定電流源１２、第１カレントミラー回路ＣＭ１、第２カレントミラー回路ＣＭ２、出力トランジスタＭ５、バイアス用抵抗Ｒ１、ツェナーダイオードＺＤ、出力端子Ｖoutから構成され、プラス電源VDDおよびグランド（アース）に接続されている。
そして、定電圧回路１０は、プラス電源VDDの電源電圧VDDを入力電圧とし、出力端子Ｖoutから一定の出力電圧Ｖoutを出力する。
尚、プラス電源VDDとその電源電圧VDDならびに出力端子Ｖoutとその出力電圧Ｖoutは、説明を分かり易くするため同一符号を用いる。
第１〜第３定電流源１１，１３，１２はそれぞれ、プラス電源VDDに接続され、一定電流である第１〜第３定電流Ｉ１，Ｉ３，Ｉ２を生成する。
各定電流源１１，１３が生成する各定電流Ｉ１，Ｉ３の電流値は等しい。
各定電流源１１，１３が生成する各定電流Ｉ１，Ｉ３の電流値は等しい。
ワイドラー型のカレントミラー回路ＣＭ１は、ＮチャネルＭＯＳトランジスタＭ１，Ｍ２から構成され、各トランジスタＭ１，Ｍ２は同一トランジスタサイズである。
トランジスタＭ１のドレインは定電流源１１に接続され、定電流源１１の定電流Ｉ１がトランジスタＭ１のドレイン電流となる。
トランジスタＭ２のドレインは定電流源１３に接続され、定電流源１３の定電流Ｉ３がトランジスタＭ２のドレイン電流となる。
カレントミラー回路ＣＭ１において、入力側トランジスタＭ１はゲートとドレインを結合したダイオード接続にされており、そのゲートおよびドレインは、出力側トランジスタＭ２のゲートに接続（結合）されている。
トランジスタＭ１のソースは抵抗Ｒ１を介してグランドに接続されている。
トランジスタＭ１のドレインは定電流源１１に接続され、定電流源１１の定電流Ｉ１がトランジスタＭ１のドレイン電流となる。
トランジスタＭ２のドレインは定電流源１３に接続され、定電流源１３の定電流Ｉ３がトランジスタＭ２のドレイン電流となる。
カレントミラー回路ＣＭ１において、入力側トランジスタＭ１はゲートとドレインを結合したダイオード接続にされており、そのゲートおよびドレインは、出力側トランジスタＭ２のゲートに接続（結合）されている。
トランジスタＭ１のソースは抵抗Ｒ１を介してグランドに接続されている。
ワイドラー型のカレントミラー回路ＣＭ２は、ＮチャネルＭＯＳトランジスタＭ３，Ｍ４から構成され、各トランジスタＭ３，Ｍ４は同一トランジスタサイズである。
トランジスタＭ３のドレインは定電流源１２に接続され、定電流源１２の定電流Ｉ２がトランジスタＭ３のドレイン電流となる。
トランジスタＭ４のドレインは、カレントミラー回路ＣＭ１のトランジスタＭ２のソースに接続されている。
各トランジスタＭ３，Ｍ４のソースはグランドに接続されている。
カレントミラー回路ＣＭ２において、入力側トランジスタＭ３はゲートとドレインを結合したダイオード接続にされており、そのゲートおよびドレインは、出力側トランジスタＭ４のゲートに接続（結合）されている。
トランジスタＭ３のドレインは定電流源１２に接続され、定電流源１２の定電流Ｉ２がトランジスタＭ３のドレイン電流となる。
トランジスタＭ４のドレインは、カレントミラー回路ＣＭ１のトランジスタＭ２のソースに接続されている。
各トランジスタＭ３，Ｍ４のソースはグランドに接続されている。
カレントミラー回路ＣＭ２において、入力側トランジスタＭ３はゲートとドレインを結合したダイオード接続にされており、そのゲートおよびドレインは、出力側トランジスタＭ４のゲートに接続（結合）されている。
出力トランジスタＭ５は、ＰチャネルＭＯＳトランジスタから構成されている。
出力トランジスタＭ５のソースは、プラス電源VDDに接続されて電源電圧VDDが印加されている。
出力トランジスタＭ５のドレインは、出力端子Ｖoutに接続されると共に、ツェナーダイオードＺＤのカソードに接続されている。
出力トランジスタＭ５のゲートは、カレントミラー回路ＣＭ１のトランジスタＭ２のドレインに接続されている。
出力トランジスタＭ５のソースは、プラス電源VDDに接続されて電源電圧VDDが印加されている。
出力トランジスタＭ５のドレインは、出力端子Ｖoutに接続されると共に、ツェナーダイオードＺＤのカソードに接続されている。
出力トランジスタＭ５のゲートは、カレントミラー回路ＣＭ１のトランジスタＭ２のドレインに接続されている。
ツェナーダイオードＺＤのアノードは、カレントミラー回路ＣＭ１のトランジスタＭ２のソース（カレントミラー回路ＣＭ２のトランジスタＭ４のドレイン）に接続されている。
ここで、各トランジスタＭ２，Ｍ４の接続点であるノードＮ１の電圧を「ＶN1」と表記する。尚、ノードＮ１の電圧ＶN1はトランジスタＭ２のソース電圧（トランジスタＭ４のドレイン電圧）である。
また、トランジスタＭ１と抵抗Ｒ１の接続点であるノードＮ２の電圧を「ＶN2」と表記する。尚、ノードＮ２の電圧ＶN2はトランジスタＭ１のソース電圧である。
また、ツェナーダイオードＺＤのツェナー電圧（降伏電圧）を「Ｖｚ」と表記し、ツェナーダイオードＺＤに流れる逆方向電流（降伏電流、ツェナー電流）を「Ｉ４」と表記する。
そして、抵抗Ｒ１とその抵抗値Ｒ１ならびに各定電流Ｉ１〜Ｉ３とその電流値Ｉ１〜Ｉ３は、説明を分かり易くするため同一符号を用いる。
また、トランジスタＭ１と抵抗Ｒ１の接続点であるノードＮ２の電圧を「ＶN2」と表記する。尚、ノードＮ２の電圧ＶN2はトランジスタＭ１のソース電圧である。
また、ツェナーダイオードＺＤのツェナー電圧（降伏電圧）を「Ｖｚ」と表記し、ツェナーダイオードＺＤに流れる逆方向電流（降伏電流、ツェナー電流）を「Ｉ４」と表記する。
そして、抵抗Ｒ１とその抵抗値Ｒ１ならびに各定電流Ｉ１〜Ｉ３とその電流値Ｉ１〜Ｉ３は、説明を分かり易くするため同一符号を用いる。
［第１実施形態の作用・効果］
カレントミラー回路ＣＭ２を構成する各トランジスタＭ３，Ｍ４は同一トランジスタサイズである。
そのため、トランジスタＭ４のドレイン電流は、トランジスタＭ３のドレイン電流である定電流源１２の定電流Ｉ２と等しくなる。
そして、トランジスタＭ４のドレイン電流は、トランジスタＭ２のドレイン電流である定電流源１３の定電流Ｉ３と、ツェナーダイオードＺＤの逆方向電流Ｉ４との加算値である（Ｉ２＝Ｉ３＋Ｉ４）。
カレントミラー回路ＣＭ２を構成する各トランジスタＭ３，Ｍ４は同一トランジスタサイズである。
そのため、トランジスタＭ４のドレイン電流は、トランジスタＭ３のドレイン電流である定電流源１２の定電流Ｉ２と等しくなる。
そして、トランジスタＭ４のドレイン電流は、トランジスタＭ２のドレイン電流である定電流源１３の定電流Ｉ３と、ツェナーダイオードＺＤの逆方向電流Ｉ４との加算値である（Ｉ２＝Ｉ３＋Ｉ４）。
各定電流源１１，１３の定電流Ｉ１，Ｉ３の電流値は等しく（Ｉ１＝Ｉ３）、カレントミラー回路ＣＭ１を構成する各トランジスタＭ１，Ｍ２は同一トランジスタサイズである。
そのため、各トランジスタＭ１，Ｍ２のソース電圧である各ノードＮ２，Ｎ１の電圧ＶN2，ＶN1は等しくなる（ＶN2＝ＶN1）。
そのため、各トランジスタＭ１，Ｍ２のソース電圧である各ノードＮ２，Ｎ１の電圧ＶN2，ＶN1は等しくなる（ＶN2＝ＶN1）。
ここで、抵抗Ｒ１には、トランジスタＭ１のドレイン電流である定電流源１１の定電流Ｉ１が流れる。そして、抵抗Ｒ１におけるノードＮ２とは反対側の端子はグランドに接続されている。
そのため、ノードＮ２の電圧ＶN2は、定電流Ｉ１の電流値と抵抗Ｒ１の抵抗値Ｒ１との乗算値となる（ＶN2＝Ｉ１×Ｒ１）。
そのため、ノードＮ２の電圧ＶN2は、定電流Ｉ１の電流値と抵抗Ｒ１の抵抗値Ｒ１との乗算値となる（ＶN2＝Ｉ１×Ｒ１）。
出力端子Ｖoutの出力電圧Ｖoutは、ノードＮ１の電圧ＶN1とツェナーダイオードＺＤのツェナー電圧Ｖｚとの加算値である（Ｖout＝ＶN1＋Ｖｚ）。
よって、出力電圧Ｖoutは、ノードＮ２の電圧ＶN2とツェナーダイオードＺＤのツェナー電圧Ｖｚとの加算値になり一定電圧になる（Ｖout＝ＶN2＋Ｖｚ＝Ｉ１×Ｒ１＋Ｖｚ）。
例えば、定電流Ｉ１＝Ｉ３＝１０μＡ、定電流Ｉ２＝６０μＡ、抵抗値Ｒ１＝１０ｋΩとすると、電圧ＶN2＝ＶN1＝０．１Ｖ、ツェナーダイオードＺＤの逆方向電流Ｉ４＝５０μＡとなる。
よって、出力電圧Ｖoutは、ノードＮ２の電圧ＶN2とツェナーダイオードＺＤのツェナー電圧Ｖｚとの加算値になり一定電圧になる（Ｖout＝ＶN2＋Ｖｚ＝Ｉ１×Ｒ１＋Ｖｚ）。
例えば、定電流Ｉ１＝Ｉ３＝１０μＡ、定電流Ｉ２＝６０μＡ、抵抗値Ｒ１＝１０ｋΩとすると、電圧ＶN2＝ＶN1＝０．１Ｖ、ツェナーダイオードＺＤの逆方向電流Ｉ４＝５０μＡとなる。
第１実施形態の定電圧回路１０では、特許文献１の請求項２，４の技術における電流出力回路に相当する構成が無いため、特許文献１の請求項２，４の技術の前記問題（前記検出用トランジスタに流れる電流を入力とするカレントミラー回路によって前記電流出力回路が構成されているため、前記カレントミラー回路を構成する入力側トランジスタのベース・エミッタ間電圧の分だけ、定電圧回路の入力電圧を高く設定しておく必要がある）を回避できる。
従って、第１実施形態によれば、特許文献１の請求項２，４の技術に比べて、定電圧回路１０の入力電圧である電源電圧VDDを低くすることが可能になり、定電圧回路１０の入力電圧に必要な最低電圧（定電圧回路１０の最低動作電圧）を低くすることができる。
また、第１実施形態の定電圧回路１０では、定電流源１１の定電流Ｉ１（定電流源１３の定電流Ｉ３）と抵抗Ｒ１の抵抗値Ｒ１とツェナーダイオードＺＤのツェナー電圧Ｖｚとによって出力電圧Ｖoutが決定される。
そのため、定電流Ｉ１，Ｉ３に温度依存性が生じないように定電流源１１，１３を構成すれば、抵抗値Ｒ１およびツェナー電圧Ｖｚには温度依存性が無いため、温度依存性の無い出力電圧Ｖoutを生成することが可能になり、出力電圧Ｖoutの電圧精度を高めることができる。
そのため、定電流Ｉ１，Ｉ３に温度依存性が生じないように定電流源１１，１３を構成すれば、抵抗値Ｒ１およびツェナー電圧Ｖｚには温度依存性が無いため、温度依存性の無い出力電圧Ｖoutを生成することが可能になり、出力電圧Ｖoutの電圧精度を高めることができる。
そして、第１実施形態において、定電圧回路１０の消費電流は各定電流源１１〜１３が生成する定電流Ｉ１〜Ｉ３の合計値であるため、出力端子Ｖoutから出力される出力電流の大きさに関係なく、定電圧回路１０の消費電流を一定電流値にすることが可能であり、定電圧回路１０の低消費電力化を図ることができる。
［定電流源１１〜１３の具体例］
図２は、第１実施形態における定電流源１１〜１３の具体例を示す回路図である。
定電流源１１〜１３は、第４定電流源１４および第３カレントミラー回路ＣＭ３から構成されている。
定電流源１４は、基準電圧生成回路ＢＧ、オペアンプＯＰ、ＮチャネルＭＯＳトランジスタＭ１５、抵抗Ｒ２，Ｒ３から構成されている。
図２は、第１実施形態における定電流源１１〜１３の具体例を示す回路図である。
定電流源１１〜１３は、第４定電流源１４および第３カレントミラー回路ＣＭ３から構成されている。
定電流源１４は、基準電圧生成回路ＢＧ、オペアンプＯＰ、ＮチャネルＭＯＳトランジスタＭ１５、抵抗Ｒ２，Ｒ３から構成されている。
基準電圧生成回路ＢＧは、プラス電源VDDおよびグランドに接続され、電源電圧VDDから一定電圧を生成して出力する。
尚、基準電圧生成回路ＢＧは、どのような回路構成によって具体化してもよいが、例えば、半導体素子のｐｎ接合によるバンドギャップ電圧に基づいて一定電圧である基準電圧を生成するバンドギャップ定電圧回路（バンドギャップレギュレータ、バンドギャップリファレンス回路）によって構成すればよい。
尚、基準電圧生成回路ＢＧは、どのような回路構成によって具体化してもよいが、例えば、半導体素子のｐｎ接合によるバンドギャップ電圧に基づいて一定電圧である基準電圧を生成するバンドギャップ定電圧回路（バンドギャップレギュレータ、バンドギャップリファレンス回路）によって構成すればよい。
オペアンプＯＰは、プラス電源VDDおよびグランドに接続されて単電源動作させられている（図示略）。
オペアンプＯＰの非反転入力端子には、基準電圧生成回路ＢＧが生成した一定電圧が印加されている。
オペアンプＯＰの出力端子は、抵抗Ｒ２を介してプラス電源VDDに接続されて電源電圧VDDが印加されると共に、トランジスタＭ１５のゲートに接続されている。
トランジスタＭ１５のソースは、抵抗Ｒ３を介してグランドに接続されると共に、オペアンプＯＰの反転入力端子に接続されている。
オペアンプＯＰの非反転入力端子には、基準電圧生成回路ＢＧが生成した一定電圧が印加されている。
オペアンプＯＰの出力端子は、抵抗Ｒ２を介してプラス電源VDDに接続されて電源電圧VDDが印加されると共に、トランジスタＭ１５のゲートに接続されている。
トランジスタＭ１５のソースは、抵抗Ｒ３を介してグランドに接続されると共に、オペアンプＯＰの反転入力端子に接続されている。
そのため、オペアンプＯＰにはトランジスタＭ１５のゲート・ソース間を介して負帰還がかけられ、オペアンプＯＰの入力端子間電圧（差動入力電圧）はイマジナルショートによりゼロと見なせるため、トランジスタＭ１５のソース電圧はオペアンプＯＰの非反転入力端子に印加されている基準電圧生成回路ＢＧの一定電圧と等しくなる。
そして、オペアンプＯＰの非反転入力端子に印加された一定電圧に対応し、抵抗Ｒ３に流れる電流が変化する。よって、基準電圧生成回路ＢＧが生成する一定電圧を適宜設定することにより、トランジスタＭ１５のドレイン電流Ｉ５が変化する。
そして、オペアンプＯＰの非反転入力端子に印加された一定電圧に対応し、抵抗Ｒ３に流れる電流が変化する。よって、基準電圧生成回路ＢＧが生成する一定電圧を適宜設定することにより、トランジスタＭ１５のドレイン電流Ｉ５が変化する。
つまり、定電流源１４は、基準電圧生成回路ＢＧが生成する一定電圧に対応した一定電流になるようにトランジスタＭ１５のドレイン電流Ｉ５を設定できる。
尚、抵抗Ｒ２は、オペアンプＯＰの出力形式をＮチャネルＭＯＳトランジスタのオープンドレイン形式とした場合に必要となるトランジスタＭ１５の動作点を設定するためのバイアス用抵抗である。
尚、抵抗Ｒ２は、オペアンプＯＰの出力形式をＮチャネルＭＯＳトランジスタのオープンドレイン形式とした場合に必要となるトランジスタＭ１５の動作点を設定するためのバイアス用抵抗である。
カレントミラー回路ＣＭ３は、４個のＰチャネルＭＯＳトランジスタＭ１１〜Ｍ１４から構成されたワイドラー型の三連出力形カレントミラー回路である。
カレントミラー回路ＣＭ３において、入力側トランジスタＭ１４はゲートとドレインを結合したダイオード接続にされており、そのゲートおよびドレインは、出力側トランジスタＭ１１〜Ｍ１３のゲートに接続（結合）されている。
各トランジスタＭ１１〜Ｍ１４のソースは、プラス電源VDDに接続されて電源電圧VDDが印加されている。
カレントミラー回路ＣＭ３において、入力側トランジスタＭ１４はゲートとドレインを結合したダイオード接続にされており、そのゲートおよびドレインは、出力側トランジスタＭ１１〜Ｍ１３のゲートに接続（結合）されている。
各トランジスタＭ１１〜Ｍ１４のソースは、プラス電源VDDに接続されて電源電圧VDDが印加されている。
トランジスタＭ１４のゲートおよびドレインは、トランジスタＭ１５のドレインに接続されている。
そのため、直列接続された各トランジスタＭ１４，Ｍ１５には共通のドレイン電流Ｉ５が流れる。
そのため、直列接続された各トランジスタＭ１４，Ｍ１５には共通のドレイン電流Ｉ５が流れる。
各トランジスタＭ１１〜Ｍ１３のドレインはそれぞれ各トランジスタＭ１，Ｍ３，Ｍ２のドレインに接続されており、各トランジスタＭ１１〜Ｍ１３のドレイン電流がそれぞれ各定電流源１１〜１３の定電流Ｉ１〜Ｉ３となる。
カレントミラー回路ＣＭ３において、出力側トランジスタＭ１１〜Ｍ１３のドレイン電流Ｉ１〜Ｉ３を入力側トランジスタＭ１４のドレイン電流Ｉ５で除算した除算値はミラー係数と呼ばれ、そのミラー係数は入力側トランジスタＭ１４のトランジスタサイズと出力側トランジスタＭ１１〜Ｍ１３のトランジスタサイズとのサイズ比に対応する。
そのため、出力側トランジスタＭ１１〜Ｍ１３のミラー係数を適宜設定することにより、入力側トランジスタＭ１４のドレイン電流Ｉ５と出力側トランジスタＭ１１〜Ｍ１３のドレイン電流Ｉ１〜Ｉ３とを所望の電流比に設定できる。
そのため、出力側トランジスタＭ１１〜Ｍ１３のミラー係数を適宜設定することにより、入力側トランジスタＭ１４のドレイン電流Ｉ５と出力側トランジスタＭ１１〜Ｍ１３のドレイン電流Ｉ１〜Ｉ３とを所望の電流比に設定できる。
このように、定電流源１１は、定電流源１４とカレントミラー回路ＣＭ３の各トランジスタＭ１４，Ｍ１１とから構成されている。
また、定電流源１２は、定電流源１４とカレントミラー回路ＣＭ３の各トランジスタＭ１４，Ｍ１２とから構成されている。
また、定電流源１３は、定電流源１４とカレントミラー回路ＣＭ３の各トランジスタＭ１４，Ｍ１３とから構成されている。
また、定電流源１２は、定電流源１４とカレントミラー回路ＣＭ３の各トランジスタＭ１４，Ｍ１２とから構成されている。
また、定電流源１３は、定電流源１４とカレントミラー回路ＣＭ３の各トランジスタＭ１４，Ｍ１３とから構成されている。
そして、各定電流源１１〜１３は、基準電圧生成回路ＢＧが生成する一定電圧の電圧値を適宜設定すると共に、各トランジスタＭ１１〜Ｍ１３のミラー係数を適宜設定することにより、定電流Ｉ１〜Ｉ３を所望の電流値に設定できる。
このように、定電流源１１〜１３を図２に示す構成（定電流源１４およびカレントミラー回路ＣＭ３）で具体化すれば、特許文献１の請求項２，４の技術における電流出力回路に相当する構成が無いため、特許文献１の請求項２，４の技術の前記問題を回避できる。
また、定電流源１１〜１３を図２に示す構成で具体化すれば、定電流Ｉ１，Ｉ３に温度依存性が生じないため、温度依存性の無い出力電圧Ｖoutを生成できる。
従って、定電流源１１〜１３を図２に示す構成で具体化すれば、第１実施形態の定電圧回路１０の前記作用・効果を確実に得ることができる。
また、定電流源１１〜１３を図２に示す構成で具体化すれば、定電流Ｉ１，Ｉ３に温度依存性が生じないため、温度依存性の無い出力電圧Ｖoutを生成できる。
従って、定電流源１１〜１３を図２に示す構成で具体化すれば、第１実施形態の定電圧回路１０の前記作用・効果を確実に得ることができる。
＜第２実施形態＞
図３は、第２実施形態の定電圧回路２０の回路図である。
定電圧回路２０は、第１定電流源２１、第２定電流源２３、第３定電流源２２、カレントミラー回路ＣＭ１１，ＣＭ１２、出力トランジスタＭ２５、バイアス用抵抗Ｒ１、ツェナーダイオードＺＤ、出力端子Ｖoutから構成され、プラス電源VDDおよびグランドに接続されている。
そして、定電圧回路２０は、プラス電源VDDの電源電圧VDDを入力電圧とし、出力端子Ｖoutから一定の出力電圧Ｖoutを出力する。
図３は、第２実施形態の定電圧回路２０の回路図である。
定電圧回路２０は、第１定電流源２１、第２定電流源２３、第３定電流源２２、カレントミラー回路ＣＭ１１，ＣＭ１２、出力トランジスタＭ２５、バイアス用抵抗Ｒ１、ツェナーダイオードＺＤ、出力端子Ｖoutから構成され、プラス電源VDDおよびグランドに接続されている。
そして、定電圧回路２０は、プラス電源VDDの電源電圧VDDを入力電圧とし、出力端子Ｖoutから一定の出力電圧Ｖoutを出力する。
第１〜第３定電流源２１，２３，２２はそれぞれ、グランドに接続され、一定電流である第１〜第３定電流Ｉ１１，Ｉ１３，Ｉ１２を生成する。
各定電流源２１，２３が生成する各定電流Ｉ１１，Ｉ１３の電流値は等しい。
各定電流源２１，２３が生成する各定電流Ｉ１１，Ｉ１３の電流値は等しい。
ワイドラー型のカレントミラー回路ＣＭ１１は、ＰチャネルＭＯＳトランジスタＭ２１，Ｍ２２から構成され、各トランジスタＭ２１，Ｍ２２は同一トランジスタサイズである。
トランジスタＭ２１のドレインは定電流源２１に接続され、定電流源２１の定電流Ｉ１１がトランジスタＭ２１のドレイン電流となる。
トランジスタＭ２２のドレインは定電流源２３に接続され、定電流源２３の定電流Ｉ１３がトランジスタＭ２のドレイン電流となる。
カレントミラー回路ＣＭ１１において、入力側トランジスタＭ２１はゲートとドレインを結合したダイオード接続にされており、そのゲートおよびドレインは、出力側トランジスタＭ２２のゲートに接続されている。
トランジスタＭ２１のソースは、抵抗Ｒ１を介してプラス電源VDDに接続されて電源電圧VDDが印加されている。
トランジスタＭ２１のドレインは定電流源２１に接続され、定電流源２１の定電流Ｉ１１がトランジスタＭ２１のドレイン電流となる。
トランジスタＭ２２のドレインは定電流源２３に接続され、定電流源２３の定電流Ｉ１３がトランジスタＭ２のドレイン電流となる。
カレントミラー回路ＣＭ１１において、入力側トランジスタＭ２１はゲートとドレインを結合したダイオード接続にされており、そのゲートおよびドレインは、出力側トランジスタＭ２２のゲートに接続されている。
トランジスタＭ２１のソースは、抵抗Ｒ１を介してプラス電源VDDに接続されて電源電圧VDDが印加されている。
ワイドラー型のカレントミラー回路ＣＭ１２は、ＰチャネルＭＯＳトランジスタＭ２３，Ｍ２４から構成され、各トランジスタＭ２３，Ｍ２４は同一トランジスタサイズである。
トランジスタＭ２３のドレインは定電流源２２に接続され、定電流源２２の定電流Ｉ１２がトランジスタＭ２３のドレイン電流となる。
トランジスタＭ２４のドレインは、カレントミラー回路ＣＭ１１のトランジスタＭ２２のソースに接続されている。
各トランジスタＭ２３，Ｍ２４のソースは、プラス電源VDDに接続されて電源電圧VDDが印加されている。
トランジスタＭ２３のドレインは定電流源２２に接続され、定電流源２２の定電流Ｉ１２がトランジスタＭ２３のドレイン電流となる。
トランジスタＭ２４のドレインは、カレントミラー回路ＣＭ１１のトランジスタＭ２２のソースに接続されている。
各トランジスタＭ２３，Ｍ２４のソースは、プラス電源VDDに接続されて電源電圧VDDが印加されている。
カレントミラー回路ＣＭ１２において、入力側トランジスタＭ２３はゲートとドレインを結合したダイオード接続にされており、そのゲートおよびドレインは、出力側トランジスタＭ２４のゲートに接続されている。
出力トランジスタＭ２５は、ＮチャネルＭＯＳトランジスタから構成されている。
出力トランジスタＭ２５のソースはグランドに接続されている。
出力トランジスタＭ２５のドレインは、出力端子Ｖoutに接続されると共に、ツェナーダイオードＺＤのアノードに接続されている。
出力トランジスタＭ２５のゲートは、カレントミラー回路ＣＭ１１のトランジスタＭ２２のドレインに接続されている。
出力トランジスタＭ２５のソースはグランドに接続されている。
出力トランジスタＭ２５のドレインは、出力端子Ｖoutに接続されると共に、ツェナーダイオードＺＤのアノードに接続されている。
出力トランジスタＭ２５のゲートは、カレントミラー回路ＣＭ１１のトランジスタＭ２２のドレインに接続されている。
ツェナーダイオードＺＤのカソードは、カレントミラー回路ＣＭ１１のトランジスタＭ２２のソース（カレントミラー回路ＣＭ１２のトランジスタＭ２４のドレイン）に接続されている。
ここで、各トランジスタＭ２２，Ｍ２４の接続点であるノードＮ１１の電圧を「ＶN11」と表記する。尚、ノードＮ１１の電圧ＶN11はトランジスタＭ２２のソース電圧（トランジスタＭ２４のドレイン電圧）である。
また、トランジスタＭ２１と抵抗Ｒ１の接続点であるノードＮ１２の電圧を「ＶN12」と表記する。尚、ノードＮ１２の電圧ＶN12はトランジスタＭ２１のソース電圧である。
そして、各定電流Ｉ１１〜Ｉ１３とその電流値Ｉ１１〜Ｉ１３は、説明を分かり易くするため同一符号を用いる。
また、トランジスタＭ２１と抵抗Ｒ１の接続点であるノードＮ１２の電圧を「ＶN12」と表記する。尚、ノードＮ１２の電圧ＶN12はトランジスタＭ２１のソース電圧である。
そして、各定電流Ｉ１１〜Ｉ１３とその電流値Ｉ１１〜Ｉ１３は、説明を分かり易くするため同一符号を用いる。
［第２実施形態の作用・効果］
カレントミラー回路ＣＭ１２を構成する各トランジスタＭ２３，Ｍ２４は同一トランジスタサイズである。
そのため、トランジスタＭ２４のドレイン電流は、トランジスタＭ２３のドレイン電流である定電流源２２の定電流Ｉ１２と等しくなる。
そして、トランジスタＭ２４のドレイン電流は、トランジスタＭ２２のドレイン電流である定電流源２３の定電流Ｉ１３と、ツェナーダイオードＺＤの逆方向電流Ｉ４との加算値である（Ｉ１２＝Ｉ１３＋Ｉ４）。
カレントミラー回路ＣＭ１２を構成する各トランジスタＭ２３，Ｍ２４は同一トランジスタサイズである。
そのため、トランジスタＭ２４のドレイン電流は、トランジスタＭ２３のドレイン電流である定電流源２２の定電流Ｉ１２と等しくなる。
そして、トランジスタＭ２４のドレイン電流は、トランジスタＭ２２のドレイン電流である定電流源２３の定電流Ｉ１３と、ツェナーダイオードＺＤの逆方向電流Ｉ４との加算値である（Ｉ１２＝Ｉ１３＋Ｉ４）。
各定電流源２１，２３の定電流Ｉ１１，Ｉ１３の電流値は等しく（Ｉ１１＝Ｉ１３）、カレントミラー回路ＣＭ１１を構成する各トランジスタＭ２１，Ｍ２２は同一トランジスタサイズである。
そのため、各トランジスタＭ２１，Ｍ２２のソース電圧である各ノードＮ１２，Ｎ１１の電圧ＶN112，ＶN11は等しくなる（ＶN112＝ＶN11）。
そのため、各トランジスタＭ２１，Ｍ２２のソース電圧である各ノードＮ１２，Ｎ１１の電圧ＶN112，ＶN11は等しくなる（ＶN112＝ＶN11）。
ここで、抵抗Ｒ１には、トランジスタＭ２１のドレイン電流である定電流源２１の定電流Ｉ１１が流れる。そして、抵抗Ｒ１におけるノードＮ１２とは反対側の端子は、プラス電源VDDに接続されて電源電圧VDDが印加されている。
そのため、ノードＮ１２の電圧ＶN112は、定電流Ｉ１１の電流値と抵抗Ｒ１の抵抗値Ｒ１との乗算値を電源電圧VDDから減算した減算値となる（ＶN112＝VDD−Ｉ１１×Ｒ１）。
そのため、ノードＮ１２の電圧ＶN112は、定電流Ｉ１１の電流値と抵抗Ｒ１の抵抗値Ｒ１との乗算値を電源電圧VDDから減算した減算値となる（ＶN112＝VDD−Ｉ１１×Ｒ１）。
出力端子Ｖoutの出力電圧Ｖoutは、ノードＮ１１の電圧ＶN11からツェナーダイオードＺＤのツェナー電圧Ｖｚを減算した減算値である（Ｖout＝ＶN11−Ｖｚ）。
よって、出力電圧Ｖoutは、ノードＮ１２の電圧ＶN12からツェナーダイオードＺＤのツェナー電圧Ｖｚを減算した減算値になり一定電圧になる（Ｖout＝ＶN12−Ｖｚ＝VDD−Ｉ１１×Ｒ１−Ｖｚ）。
例えば、定電流Ｉ１１＝Ｉ１３＝１０μＡ、定電流Ｉ１２＝６０μＡ、抵抗値Ｒ１＝１０ｋΩとすると、電圧ＶN112＝ＶN11＝VDD−０．１Ｖ、ツェナーダイオードＺＤの逆方向電流Ｉ４＝５０μＡとなる。
よって、出力電圧Ｖoutは、ノードＮ１２の電圧ＶN12からツェナーダイオードＺＤのツェナー電圧Ｖｚを減算した減算値になり一定電圧になる（Ｖout＝ＶN12−Ｖｚ＝VDD−Ｉ１１×Ｒ１−Ｖｚ）。
例えば、定電流Ｉ１１＝Ｉ１３＝１０μＡ、定電流Ｉ１２＝６０μＡ、抵抗値Ｒ１＝１０ｋΩとすると、電圧ＶN112＝ＶN11＝VDD−０．１Ｖ、ツェナーダイオードＺＤの逆方向電流Ｉ４＝５０μＡとなる。
第２実施形態の定電圧回路２０では、特許文献１の請求項２，４の技術における電流出力回路に相当する構成が無いため、特許文献１の請求項２，４の技術の前記問題（前記検出用トランジスタに流れる電流を入力とするカレントミラー回路によって前記電流出力回路が構成されているため、前記カレントミラー回路を構成する入力側トランジスタのベース・エミッタ間電圧の分だけ、定電圧回路の入力電圧を高く設定しておく必要がある）を回避できる。
従って、第２実施形態によれば、特許文献１の請求項２，４の技術に比べて、定電圧回路２０の入力電圧である電源電圧VDDを低くすることが可能になり、定電圧回路２０の入力電圧に必要な最低電圧（定電圧回路２０の最低動作電圧）を低くすることができる。
また、第２実施形態の定電圧回路２０では、電源電圧VDDと定電流源２１の定電流Ｉ１１（定電流源２３の定電流Ｉ１３）と抵抗Ｒ１の抵抗値Ｒ１とツェナーダイオードＺＤのツェナー電圧Ｖｚとによって出力電圧Ｖoutが決定される。
そのため、定電流Ｉ１１，Ｉ１３に温度依存性が生じないように定電流源２１，２３を構成すれば、抵抗値Ｒ１およびツェナー電圧Ｖｚには温度依存性が無いため、温度依存性の無い出力電圧Ｖoutを生成することが可能になり、出力電圧Ｖoutの電圧精度を高めることができる。
そのため、定電流Ｉ１１，Ｉ１３に温度依存性が生じないように定電流源２１，２３を構成すれば、抵抗値Ｒ１およびツェナー電圧Ｖｚには温度依存性が無いため、温度依存性の無い出力電圧Ｖoutを生成することが可能になり、出力電圧Ｖoutの電圧精度を高めることができる。
そして、第２実施形態において、定電圧回路２０の消費電流は各定電流源２１〜２３が生成する定電流Ｉ１１〜Ｉ１３の合計値であるため、出力端子Ｖoutから出力される出力電流の大きさに関係なく、定電圧回路２０の消費電流を一定電流値にすることが可能であり、定電圧回路２０の低消費電力化を図ることができる。
ちなみに、第２実施形態の定電圧回路２０は、第１実施形態の定電圧回路１０を構成する各トランジスタの導電型（極性）を逆にして構成したものである。
［定電流源２１〜２３の具体例］
図４は、第２実施形態における定電流源２１〜２３の具体例を示す回路図である。
定電流源２１〜２３は、第４定電流源２４および第３カレントミラー回路ＣＭ１３から構成されている。
定電流源２４は、基準電圧生成回路ＢＧ、オペアンプＯＰ、ＰチャネルＭＯＳトランジスタＭ３５、抵抗Ｒ２，Ｒ３から構成されている。
図４は、第２実施形態における定電流源２１〜２３の具体例を示す回路図である。
定電流源２１〜２３は、第４定電流源２４および第３カレントミラー回路ＣＭ１３から構成されている。
定電流源２４は、基準電圧生成回路ＢＧ、オペアンプＯＰ、ＰチャネルＭＯＳトランジスタＭ３５、抵抗Ｒ２，Ｒ３から構成されている。
オペアンプＯＰの非反転入力端子には、基準電圧生成回路ＢＧが生成した一定電圧が印加されている。
オペアンプＯＰの出力端子は、抵抗Ｒ２を介してグランドに接続されると共に、トランジスタＭ３５のゲートに接続されている。
トランジスタＭ３５のソースは、抵抗Ｒ３を介してプラス電源VDDに接続されて電源電圧VDDが印加されると共に、オペアンプＯＰの反転入力端子に接続されている。
オペアンプＯＰの出力端子は、抵抗Ｒ２を介してグランドに接続されると共に、トランジスタＭ３５のゲートに接続されている。
トランジスタＭ３５のソースは、抵抗Ｒ３を介してプラス電源VDDに接続されて電源電圧VDDが印加されると共に、オペアンプＯＰの反転入力端子に接続されている。
そのため、オペアンプＯＰにはトランジスタＭ３５のゲート・ソース間を介して負帰還がかけられ、オペアンプＯＰの入力端子間電圧（差動入力電圧）はイマジナルショートによりゼロと見なせるため、トランジスタＭ３５のソース電圧はオペアンプＯＰの非反転入力端子に印加されている基準電圧生成回路ＢＧの一定電圧と等しくなる。
そして、オペアンプＯＰの非反転入力端子に印加された一定電圧に対応し、抵抗Ｒ３に流れる電流が変化する。よって、基準電圧生成回路ＢＧが生成する一定電圧を適宜設定することにより、トランジスタＭ３５のドレイン電流Ｉ１５が変化する。
そして、オペアンプＯＰの非反転入力端子に印加された一定電圧に対応し、抵抗Ｒ３に流れる電流が変化する。よって、基準電圧生成回路ＢＧが生成する一定電圧を適宜設定することにより、トランジスタＭ３５のドレイン電流Ｉ１５が変化する。
つまり、定電流源２４は、基準電圧生成回路ＢＧが生成する一定電圧に対応した一定電流になるようにトランジスタＭ３５のドレイン電流Ｉ１５を設定できる。
尚、抵抗Ｒ２は、オペアンプＯＰの出力形式をＰチャネルＭＯＳトランジスタのオープンドレイン形式とした場合に必要となるトランジスタＭ３５の動作点を設定するためのバイアス用抵抗である。
尚、抵抗Ｒ２は、オペアンプＯＰの出力形式をＰチャネルＭＯＳトランジスタのオープンドレイン形式とした場合に必要となるトランジスタＭ３５の動作点を設定するためのバイアス用抵抗である。
カレントミラー回路ＣＭ１３は、４個のＮチャネルＭＯＳトランジスタＭ３１〜Ｍ３４から構成されたワイドラー型の三連出力形カレントミラー回路である。
カレントミラー回路ＣＭ１３において、入力側トランジスタＭ３４はゲートとドレインを結合したダイオード接続にされており、そのゲートおよびドレインは、出力側トランジスタＭ３１〜Ｍ３３のゲートに接続されている。
各トランジスタＭ３１〜Ｍ３４のソースはグランドに接続されている。
カレントミラー回路ＣＭ１３において、入力側トランジスタＭ３４はゲートとドレインを結合したダイオード接続にされており、そのゲートおよびドレインは、出力側トランジスタＭ３１〜Ｍ３３のゲートに接続されている。
各トランジスタＭ３１〜Ｍ３４のソースはグランドに接続されている。
トランジスタＭ３４のゲートおよびドレインは、トランジスタＭ３５のドレインに接続されている。
そのため、直列接続された各トランジスタＭ３４，Ｍ３５には共通のドレイン電流Ｉ１５が流れる。
そのため、直列接続された各トランジスタＭ３４，Ｍ３５には共通のドレイン電流Ｉ１５が流れる。
各トランジスタＭ３１〜Ｍ３３のドレインはそれぞれ各トランジスタＭ２１，Ｍ２３，Ｍ２２のドレインに接続されており、各トランジスタＭ３１〜Ｍ３３のドレイン電流がそれぞれ各定電流源２１〜２３の定電流Ｉ１１〜Ｉ１３となる。
カレントミラー回路ＣＭ１３において、出力側トランジスタＭ３１〜Ｍ３３のドレイン電流Ｉ１１〜Ｉ１３を入力側トランジスタＭ３４のドレイン電流Ｉ１５で除算した除算値はミラー係数と呼ばれ、そのミラー係数は入力側トランジスタＭ３４のトランジスタサイズと出力側トランジスタＭ３１〜Ｍ３３のトランジスタサイズとのサイズ比に対応する。
そのため、出力側トランジスタＭ３１〜Ｍ３３のミラー係数を適宜設定することにより、入力側トランジスタＭ３４のドレイン電流Ｉ１５と出力側トランジスタＭ３１〜Ｍ３３のドレイン電流Ｉ１１〜Ｉ１３とを所望の電流比に設定できる。
そのため、出力側トランジスタＭ３１〜Ｍ３３のミラー係数を適宜設定することにより、入力側トランジスタＭ３４のドレイン電流Ｉ１５と出力側トランジスタＭ３１〜Ｍ３３のドレイン電流Ｉ１１〜Ｉ１３とを所望の電流比に設定できる。
このように、定電流源２１は、定電流源２４とカレントミラー回路ＣＭ１３の各トランジスタＭ３４，Ｍ３１とから構成されている。
また、定電流源２２は、定電流源２４とカレントミラー回路ＣＭ１３の各トランジスタＭ３４，Ｍ３２とから構成されている。
また、定電流源２３は、定電流源２４とカレントミラー回路ＣＭ１３の各トランジスタＭ３４，Ｍ３３とから構成されている。
また、定電流源２２は、定電流源２４とカレントミラー回路ＣＭ１３の各トランジスタＭ３４，Ｍ３２とから構成されている。
また、定電流源２３は、定電流源２４とカレントミラー回路ＣＭ１３の各トランジスタＭ３４，Ｍ３３とから構成されている。
そして、各定電流源２１〜２３は、基準電圧生成回路ＢＧが生成する一定電圧の電圧値を適宜設定すると共に、各トランジスタＭ３１〜Ｍ３３のミラー係数を適宜設定することにより、定電流Ｉ１１〜Ｉ１３を所望の電流値に設定できる。
このように、定電流源２１〜２３を図４に示す構成（定電流源２４およびカレントミラー回路ＣＭ１３）で具体化すれば、特許文献１の請求項２，４の技術における電流出力回路に相当する構成が無いため、特許文献１の請求項２，４の技術の前記問題を回避できる。
また、定電流源２１〜２３を図４に示す構成で具体化すれば、定電流Ｉ１１，Ｉ１３に温度依存性が生じないため、温度依存性の無い出力電圧Ｖoutを生成できる。
従って、定電流源２１〜２３を図４に示す構成で具体化すれば、第２実施形態の定電圧回路２０の前記作用・効果を確実に得ることができる。
また、定電流源２１〜２３を図４に示す構成で具体化すれば、定電流Ｉ１１，Ｉ１３に温度依存性が生じないため、温度依存性の無い出力電圧Ｖoutを生成できる。
従って、定電流源２１〜２３を図４に示す構成で具体化すれば、第２実施形態の定電圧回路２０の前記作用・効果を確実に得ることができる。
ちなみに、第２実施形態の定電流源２１〜２３は、第１実施形態の定電流源１１〜１３を構成する各トランジスタの導電型を逆にして構成したものである。
＜第３実施形態＞
図５は、第３実施形態の定電圧回路３０を示す回路図である。
第３実施形態の定電圧回路３０において、第１実施形態の定電圧回路１０と異なるのは、ＮチャネルＭＯＳトランジスタＭ１〜Ｍ４がＮＰＮトランジスタＭ１〜Ｍ４に置き換えられると共に、出力トランジスタＭ５がＰチャネルＭＯＳトランジスタからＰＮＰトランジスタに置き換えられている点だけである。
図５は、第３実施形態の定電圧回路３０を示す回路図である。
第３実施形態の定電圧回路３０において、第１実施形態の定電圧回路１０と異なるのは、ＮチャネルＭＯＳトランジスタＭ１〜Ｍ４がＮＰＮトランジスタＭ１〜Ｍ４に置き換えられると共に、出力トランジスタＭ５がＰチャネルＭＯＳトランジスタからＰＮＰトランジスタに置き換えられている点だけである。
すなわち、ＭＯＳトランジスタＭ１〜Ｍ５のゲート，ソース，ドレイン，ドレイン電流はそれぞれ、バイポーラトランジスタＭ１〜Ｍ５のベース，エミッタ，コレクタ，コレクタ電流に置き換えられている。
第３実施形態のように、ＭＯＳトランジスタをバイポーラトランジスタに置き換えても、第１実施形態の定電圧回路１０と同様の作用・効果が得られる。
第３実施形態のように、ＭＯＳトランジスタをバイポーラトランジスタに置き換えても、第１実施形態の定電圧回路１０と同様の作用・効果が得られる。
［定電流源１１〜１３の具体例］
図６は、第３実施形態における定電流源１１〜１３の具体例を示す回路図である。
第３実施形態の定電流源１１〜１３において、第１実施形態の定電流源１１〜１３と異なるのは、ＰチャネルＭＯＳトランジスタＭ１１〜Ｍ１４がＰＮＰトランジスタＭ１１〜Ｍ１４に置き換えられると共に、ＮチャネルＭＯＳトランジスタＭ１５がＮＰＮトランジスタＭ１５に置き換えられている点だけである。
すなわち、ＭＯＳトランジスタＭ１１〜Ｍ１５のゲート，ソース，ドレイン，ドレイン電流はそれぞれ、バイポ−ラトランジスタＭ１１〜Ｍ１５のベース，エミッタ，コレクタ，コレクタ電流に置き換えられている。
図６は、第３実施形態における定電流源１１〜１３の具体例を示す回路図である。
第３実施形態の定電流源１１〜１３において、第１実施形態の定電流源１１〜１３と異なるのは、ＰチャネルＭＯＳトランジスタＭ１１〜Ｍ１４がＰＮＰトランジスタＭ１１〜Ｍ１４に置き換えられると共に、ＮチャネルＭＯＳトランジスタＭ１５がＮＰＮトランジスタＭ１５に置き換えられている点だけである。
すなわち、ＭＯＳトランジスタＭ１１〜Ｍ１５のゲート，ソース，ドレイン，ドレイン電流はそれぞれ、バイポ−ラトランジスタＭ１１〜Ｍ１５のベース，エミッタ，コレクタ，コレクタ電流に置き換えられている。
このように、定電流源１１〜１３において、ＭＯＳトランジスタをバイポーラトランジスタに置き換えても、第１実施形態の定電流源１１〜１３と同様の作用・効果が得られる。
＜第４実施形態＞
図７は、第４実施形態の定電圧回路４０を示す回路図である。
第４実施形態の定電圧回路４０において、第２実施形態の定電圧回路２０と異なるのは、ＰチャネルＭＯＳトランジスタＭ２１〜Ｍ２４がＰＮＰトランジスタＭ２１〜Ｍ２４に置き換えられると共に、出力トランジスタＭ２５がＮチャネルＭＯＳトランジスタからＮＰＮトランジスタに置き換えられている点だけである。
すなわち、ＭＯＳトランジスタＭ２１〜Ｍ２５のゲート，ソース，ドレイン，ドレイン電流はそれぞれ、バイポーラトランジスタＭ２１〜Ｍ２５のベース，エミッタ，コレクタ，コレクタ電流に置き換えられている。
図７は、第４実施形態の定電圧回路４０を示す回路図である。
第４実施形態の定電圧回路４０において、第２実施形態の定電圧回路２０と異なるのは、ＰチャネルＭＯＳトランジスタＭ２１〜Ｍ２４がＰＮＰトランジスタＭ２１〜Ｍ２４に置き換えられると共に、出力トランジスタＭ２５がＮチャネルＭＯＳトランジスタからＮＰＮトランジスタに置き換えられている点だけである。
すなわち、ＭＯＳトランジスタＭ２１〜Ｍ２５のゲート，ソース，ドレイン，ドレイン電流はそれぞれ、バイポーラトランジスタＭ２１〜Ｍ２５のベース，エミッタ，コレクタ，コレクタ電流に置き換えられている。
第４実施形態のように、ＭＯＳトランジスタをバイポーラトランジスタに置き換えても、第２実施形態の定電圧回路２０と同様の作用・効果が得られる。
ちなみに、第４実施形態の定電圧回路４０は、第３実施形態の定電圧回路３０を構成する各トランジスタの導電型を逆にして構成したものである。
ちなみに、第４実施形態の定電圧回路４０は、第３実施形態の定電圧回路３０を構成する各トランジスタの導電型を逆にして構成したものである。
［定電流源１１〜１３の具体例］
図８は、第４実施形態における定電流源２１〜２３の具体例を示す回路図である。
第４実施形態の定電流源２１〜２３において、第２実施形態の定電流源２１〜２３と異なるのは、ＮチャネルＭＯＳトランジスタＭ３１〜Ｍ３４がＮＰＮトランジスタＭ３１〜Ｍ３４に置き換えられると共に、ＰチャネルＭＯＳトランジスタＭ３５がＰＮＰトランジスタＭ３５に置き換えられている点だけである。
すなわち、ＭＯＳトランジスタＭ３１〜Ｍ３５のゲート，ソース，ドレイン，ドレイン電流はそれぞれ、バイポ−ラトランジスタＭ３１〜Ｍ３５のベース，エミッタ，コレクタ，コレクタ電流に置き換えられている。
図８は、第４実施形態における定電流源２１〜２３の具体例を示す回路図である。
第４実施形態の定電流源２１〜２３において、第２実施形態の定電流源２１〜２３と異なるのは、ＮチャネルＭＯＳトランジスタＭ３１〜Ｍ３４がＮＰＮトランジスタＭ３１〜Ｍ３４に置き換えられると共に、ＰチャネルＭＯＳトランジスタＭ３５がＰＮＰトランジスタＭ３５に置き換えられている点だけである。
すなわち、ＭＯＳトランジスタＭ３１〜Ｍ３５のゲート，ソース，ドレイン，ドレイン電流はそれぞれ、バイポ−ラトランジスタＭ３１〜Ｍ３５のベース，エミッタ，コレクタ，コレクタ電流に置き換えられている。
このように、定電流源２１〜２３において、ＭＯＳトランジスタをバイポーラトランジスタに置き換えても、第２実施形態の定電流源２１〜２３と同様の作用・効果が得られる。
ちなみに、第４実施形態の定電流源２１〜２３は、第３実施形態の定電流源１１〜１３を構成する各トランジスタの導電型を逆にして構成したものである。
ちなみに、第４実施形態の定電流源２１〜２３は、第３実施形態の定電流源１１〜１３を構成する各トランジスタの導電型を逆にして構成したものである。
＜別の実施形態＞
本発明は上記各実施形態に限定されるものではなく、以下のように具体化してもよく、その場合でも、上記各実施形態と同等もしくはそれ以上の作用・効果を得ることができる。
本発明は上記各実施形態に限定されるものではなく、以下のように具体化してもよく、その場合でも、上記各実施形態と同等もしくはそれ以上の作用・効果を得ることができる。
［１］上記各実施形態において、ツェナーダイオードＺＤを一定電圧Ｖｚを生成する適宜な定電圧素子（例えば、ＬＥＤ、定電圧放電管など）に置き換えてもよい。
［２］第１，第３実施形態では、プラス電源VDDを高電位側電源とすると共に、グランドを低電位側電源としている。
しかし、第１，第３実施形態において、高電位側電源であるプラス電源VDDの電源電圧VDDよりも低い適宜な電源電圧の電源を低電位側電源として用いてもよい。
しかし、第１，第３実施形態において、高電位側電源であるプラス電源VDDの電源電圧VDDよりも低い適宜な電源電圧の電源を低電位側電源として用いてもよい。
［３］第２，第４実施形態では、プラス電源VDDを高電位側電源とすると共に、グランドを低電位側電源としている。
しかし、第２，第４実施形態において、高電位側電源であるプラス電源VDDの電源電圧VDDよりも低い適宜な電源電圧の電源を低電位側電源として用いてもよい。
また、第２，第４実施形態において、高電位側電源であるプラス電源VDDをグランドに置き換えると共に、適宜なマイナス電圧の電源を低電位側電源として用いてもよい。
しかし、第２，第４実施形態において、高電位側電源であるプラス電源VDDの電源電圧VDDよりも低い適宜な電源電圧の電源を低電位側電源として用いてもよい。
また、第２，第４実施形態において、高電位側電源であるプラス電源VDDをグランドに置き換えると共に、適宜なマイナス電圧の電源を低電位側電源として用いてもよい。
［４］上記各実施形態の各カレントミラー回路ＣＭ１〜ＣＭ３，ＣＭ１１〜ＣＭ１３はワイドラー型であるが、その他の型式（例えば、入力側トランジスタをダイオードに置き換えた簡略型（シンプルミラー型）、ソース抵抗（エミッタ抵抗）を追加した抵抗追加型、ウイルソン型など）のカレントミラー回路に置き換えてもよい。
１０，２０，３０，４０…定電圧回路
１１〜１４，２１〜２４…定電流源
１１〜１３，Ｉ５，Ｉ１１〜Ｉ１３，Ｉ１５…定電流
ＣＭ１〜ＣＭ３，ＣＭ１１〜ＣＭ１３…カレントミラー回路
Ｍ５，Ｍ２５…出力トランジスタ
Ｒ１〜Ｒ３…抵抗
ＺＤ…ツェナーダイオード
Ｖout…出力端子
VDD…プラス電源
ＢＧ…基準電圧生成回路
ＯＰ…オペアンプ
Ｍ１〜Ｍ４，Ｍ１５…ＮチャネルＭＯＳトランジスタ（ＮＰＮトランジスタ）
Ｍ１１〜Ｍ１４…ＰチャネルＭＯＳトランジスタ（ＰＮＰトランジスタ）
Ｍ２１〜Ｍ２４，Ｍ３５…ＰチャネルＭＯＳトランジスタ（ＰＮＰトランジスタ）
Ｍ３１〜Ｍ３４…ＮチャネルＭＯＳトランジスタ（ＮＰＮトランジスタ）
１１〜１４，２１〜２４…定電流源
１１〜１３，Ｉ５，Ｉ１１〜Ｉ１３，Ｉ１５…定電流
ＣＭ１〜ＣＭ３，ＣＭ１１〜ＣＭ１３…カレントミラー回路
Ｍ５，Ｍ２５…出力トランジスタ
Ｒ１〜Ｒ３…抵抗
ＺＤ…ツェナーダイオード
Ｖout…出力端子
VDD…プラス電源
ＢＧ…基準電圧生成回路
ＯＰ…オペアンプ
Ｍ１〜Ｍ４，Ｍ１５…ＮチャネルＭＯＳトランジスタ（ＮＰＮトランジスタ）
Ｍ１１〜Ｍ１４…ＰチャネルＭＯＳトランジスタ（ＰＮＰトランジスタ）
Ｍ２１〜Ｍ２４，Ｍ３５…ＰチャネルＭＯＳトランジスタ（ＰＮＰトランジスタ）
Ｍ３１〜Ｍ３４…ＮチャネルＭＯＳトランジスタ（ＮＰＮトランジスタ）
Claims (4)
- 入力電圧から一定電圧の出力電圧を生成して出力端子から出力する定電圧回路であって、
一定電流の第１〜第３定電流を生成する第１〜第３定電流源と、
前記第１定電流源および前記第２定電流源に接続された第１カレントミラー回路と、
前記第３定電流源に接続された第２カレントミラー回路と、
前記出力端子にドレインが接続された出力ＭＯＳトランジスタと、
前記出力端子に接続された定電圧素子と、
前記第１定電流が流れるバイアス用抵抗と
を備え、
前記第１カレントミラー回路は、
前記第１定電流がドレイン電流として流れる入力側の第１ＭＯＳトランジスタと、
前記第２定電流がドレイン電流として流れる出力側の第２ＭＯＳトランジスタとから構成され、
前記第２カレントミラー回路は、
前記第３定電流がドレイン電流として流れる入力側の第３ＭＯＳトランジスタと、
前記第３定電流と同一電流値のドレイン電流が流れる出力側の第４ＭＯＳトランジスタとから構成され、
前記第１ＭＯＳトランジスタと前記第２ＭＯＳトランジスタとは同一トランジスタサイズであり、
前記第４ＭＯＳトランジスタのドレインは前記第２ＭＯＳトランジスタのソースに接続され、
前記出力ＭＯＳトランジスタのゲートは前記第２ＭＯＳトランジスタのドレインに接続され、
前記定電圧素子は前記第２ＭＯＳトランジスタのソースと前記出力ＭＯＳトランジスタのドレインとの間に接続され、
前記バイアス用抵抗は前記第１ＭＯＳトランジスタのソースに接続され、
前記出力ＭＯＳトランジスタと前記第１〜第４ＭＯＳトランジスタとは導電型が逆であり、
前記第１定電流と前記第２定電流とは同一電流値であることを特徴とする定電圧回路。 - 請求項１に記載の定電圧回路において、
前記第１〜第３定電流源は、
一定電流の第４定電流を生成する第４定電流源と、
前記第４定電流源の生成した前記第４定電流に対応した前記第１〜第３定電流を生成する三連出力形の第３カレントミラー回路と
を備え、
前記第３カレントミラー回路は、
前記第４定電流がドレイン電流として流れる入力側の第５ＭＯＳトランジスタと、
前記第１定電流がドレイン電流として流れる出力側の第６ＭＯＳトランジスタと、
前記第２定電流がドレイン電流として流れる出力側の第７ＭＯＳトランジスタと、
前記第３定電流がドレイン電流として流れる出力側の第８ＭＯＳトランジスタと
から構成され、
前記第５ＭＯＳトランジスタは前記第１〜第４ＭＯＳトランジスタと同一導電型であり、
前記第５ＭＯＳトランジスタと前記第６〜第８ＭＯＳトランジスタとは導電型が逆であることを特徴とする定電圧回路。 - 入力電圧から一定電圧の出力電圧を生成して出力端子から出力する定電圧回路であって、
一定電流の第１〜第３定電流を生成する第１〜第３定電流源と、
前記第１定電流源および前記第２定電流源に接続された第１カレントミラー回路と、
前記第３定電流源に接続された第２カレントミラー回路と、
前記出力端子にコレクタが接続された出力バイポーラトランジスタと、
前記出力端子に接続された定電圧素子と、
前記第１定電流が流れるバイアス用抵抗と
を備え、
前記第１カレントミラー回路は、
前記第１定電流がコレクタ電流として流れる入力側の第１バイポーラトランジスタと、
前記第２定電流がコレクタ電流として流れる出力側の第２バイポーラトランジスタとから構成され、
前記第２カレントミラー回路は、
前記第３定電流がコレクタ電流として流れる入力側の第３バイポーラトランジスタと、
前記第３定電流と同一電流値のコレクタ電流が流れる出力側の第４バイポーラトランジスタとから構成され、
前記第１バイポーラトランジスタと前記第２バイポーラトランジスタとは同一トランジスタサイズであり、
前記第４バイポーラトランジスタのコレクタは前記第２バイポーラトランジスタのエミッタに接続され、
前記出力バイポーラトランジスタのベースは前記第２バイポーラトランジスタのコレクタに接続され、
前記定電圧素子は前記第２バイポーラトランジスタのエミッタと前記出力バイポーラトランジスタのコレクタとの間に接続され、
前記バイアス用抵抗は前記第１バイポーラトランジスタのエミッタに接続され、
前記出力バイポーラトランジスタと前記第１〜第４バイポーラトランジスタとは導電型が逆であり、
前記第１定電流と前記第２定電流とは同一電流値であることを特徴とする定電圧回路。 - 請求項３に記載の定電圧回路において、
前記第１〜第３定電流源は、
一定電流の第４定電流を生成する第４定電流源と、
前記第４定電流源の生成した前記第４定電流に対応した前記第１〜第３定電流を生成する三連出力形の第３カレントミラー回路と
を備え、
前記第３カレントミラー回路は、
前記第４定電流がコレクタ電流として流れる入力側の第５バイポーラトランジスタと、
前記第１定電流がコレクタ電流として流れる出力側の第６バイポーラトランジスタと、
前記第２定電流がコレクタ電流として流れる出力側の第７バイポーラトランジスタと、
前記第３定電流がコレクタ電流として流れる出力側の第８バイポーラトランジスタと
から構成され、
前記第５バイポーラトランジスタは前記第１〜第４バイポーラトランジスタと同一導電型であり、
前記第５バイポーラトランジスタと前記第６〜第８バイポーラトランジスタとは導電型が逆であることを特徴とする定電圧回路。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112306131A (zh) * | 2019-07-29 | 2021-02-02 | 艾普凌科有限公司 | 基准电压电路 |
-
2008
- 2008-03-19 JP JP2008070661A patent/JP2009223850A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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