JP2009223850A - 定電圧回路 - Google Patents

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Abstract

【課題】最低動作電圧が低く、出力電圧の精度が高く、消費電力が低い定電圧回路を提供する。
【解決手段】各トランジスタM3,M4のドレイン電流は定電流源12の定電流I2と等しい。トランジスタM4のドレイン電流は、定電流源13の定電流I3と、ツェナーダイオードZDの逆方向電流I4との加算値である。各定電流源11,13の定電流I1,I3は等しく、各トランジスタM1,M2は同一トランジスタサイズであるため、そのソース電圧VN2,VN1は等しい。抵抗R1には定電流I1が流れるため、ソース電圧VN2は定電流I1の電流値と抵抗R1の抵抗値R1との乗算値となる(VN2=I1×R1)。出力端子Voutの電圧は、ソース電圧VN1とツェナーダイオードZDのツェナー電圧Vzとの加算値であるため、ソース電圧VN2とツェナー電圧Vzとの加算値になる(Vout=VN2+Vz=I1×R1+Vz)。
【選択図】 図1

Description

本発明は定電圧回路に関するものである。
特許文献1の請求項1には、出力端子から一定電圧を出力する定電圧回路において、エミッタが前記出力端子に接続された出力トランジスタと、この出力トランジスタのベースに基準電圧を与える基準電圧発生回路とダイオードとの直列回路と、前記出力トランジスタのベース・エミッタ間電圧を検出する電圧検出回路と、前記基準電圧発生回路とダイオードとの直列回路に対し前記電圧検出回路による検出電圧に応じた電流を出力する電流出力回路とを備えた定電圧回路が開示されている。
そして、特許文献1の請求項2には、前記電圧検出回路は、前記出力トランジスタに対しエミッタ同士およびベース同士が接続された検出用トランジスタにより構成され、前記電流出力回路は、前記検出用トランジスタに流れる電流を入力とするカレントミラー回路により構成されることが開示されている。
また、特許文献1の請求項3には、出力端子から一定の電圧を出力する定電圧回路において、エミッタが前記出力端子に接続された出力トランジスタと、この出力トランジスタのベースに基準電圧を与える基準電圧発生回路とダイオードとの直列回路と、前記出力トランジスタのコレクタ電流を検出する電流検出回路と、前記基準電圧発生回路とダイオードとの直列回路に対し前記電流検出回路による検出電流に応じた電流を出力する電流出力回路とを備えた定電圧回路が開示されている。
そして、特許文献1の請求項4には、前記電流検出回路は、前記出力トランジスタに対しエミッタ同士およびベース同士が接続された検出用トランジスタにより構成され、前記電流出力回路は、前記検出用トランジスタに流れる電流を入力とするカレントミラー回路により構成されることが開示されている。
特許文献2には、エミッタが電源入力端子側に接続され、コレクタが出力端子側に接続されたPNPトランジスタと、そのPNPトランジスタのベースとエミッタとの間に接続された第1抵抗と、カソードが抵抗を介して前記電源入力端子側に接続され、アノード側が接地側に接続された定電圧ダイオードと、その定電圧ダイオードのカソード電位に基づいてオン動作して、前記PNPトランジスタからのベース電流を、前記PNPトランジスタのベースと接地側との間に接続された第2抵抗に流すスイッチング素子と、前記出力端子と前記接地側との間で、前記第2抵抗と直列接続されて分圧回路を構成する第3抵抗とを備えた定電圧回路が開示されている。
特開2005−190111号公報(第2〜7頁、図1,図2) 特開2003−150256号公報(第2〜3頁、図1)
特許文献1の請求項2,4の技術では、前記検出用トランジスタに流れる電流を入力とするカレントミラー回路によって前記電流出力回路が構成されている。
そのため、前記カレントミラー回路を構成する入力側トランジスタのベース・エミッタ間電圧の分だけ、定電圧回路の入力電圧を高く設定しておく必要があり、定電圧回路の入力電圧に必要な最低電圧(定電圧回路の最低動作電圧)が高くなるという問題がある。
尚、特許文献1には、定電圧回路の入力電圧として、出力トランジスタのコレクタに接続された電源線に例えばバッテリ電圧を印加することが記載されている。
ところで、特許文献1には、前記電流出力回路として請求項2,4に開示されたものしか具体的な記載が無いため、前記電流出力回路は請求項2,4の構成に限定されると思料される。
ところで、特許文献1には、前記電流出力回路をバイポーラトランジスタによって構成する実施形態しか開示されておらず、前記電流出力回路をMOSトランジスタによって構成することについて一切の記載が無く示唆すらもされていない。
しかし、前記電流出力回路をMOSトランジスタによって構成した場合には、前記カレントミラー回路を構成する入力側トランジスタのゲート・ソース間電圧の分だけ、定電圧回路の入力電圧を高く設定しておく必要があり、前記電流出力回路をバイポーラトランジスタによって構成した場合と同様に、定電圧回路の最低動作電圧が高くなるという問題がある。
特許文献2には、前記スイッチング素子としてNPNトランジスタを用い、そのNPNトランジスタのコレクタを前記PNPトランジスタのベースに接続し、前記NPNトランジスタのエミッタを第2抵抗を介して接地側に接続するようにした具体例が記載されている。
そのため、前記NPNトランジスタのベース・エミッタ間電圧を「Vf」、前記定電圧ダイオードのカソード電位を「Vz」、第2抵抗の抵抗値を「R18」、第3抵抗の抵抗値を「R19」と表記すると、定電圧回路の出力端子の電位「V4」は数式1によって表される。
V4=(Vz−Vf)×(R19/R18) ………(数式1)
数式1において、NPNトランジスタのベース・エミッタ間電圧Vfには温度依存性があるため、定電圧回路の出力端子の電位(出力電圧)V4にも温度依存性が生じ、その温度依存性によって電位V4の電圧精度が低下するという問題がある。
尚、特許文献2には、前記スイッチング素子としてFETを用いることが記載されているが、その場合には、NチャネルFETのゲート・ソース間電圧を「Vf」として数式1が表され、ゲート・ソース間電圧Vfには温度依存性があるため、その温度依存性によって電位(出力電圧)V4の電圧精度が低下する。
本発明は上記問題を解決するためになされたものであって、その目的は、最低動作電圧を低くすると共に、出力電圧の精度を高くすることが可能で、低消費電力な定電圧回路を提供することにある。
請求項1に記載の発明は、
入力電圧(VDD)から一定電圧の出力電圧(Vout)を生成して出力端子(Vout)から出力する定電圧回路(10、20)であって、
一定電流の第1〜第3定電流(I1,I3,I2、I11,I13,I12)を生成する第1〜第3定電流源(11,13,12、21,23,22)と、
前記第1定電流源(11、21)および前記第2定電流源(13、23)に接続された第1カレントミラー回路(CM1、CM11)と、
前記第3定電流源(12、22)に接続された第2カレントミラー回路(CM2、CM12)と、
前記出力端子(Vout)にドレインが接続された出力MOSトランジスタ(M5、M25)と、
前記出力端子(Vout)に接続された定電圧素子(ZD)と、
前記第1定電流(I1、I11)が流れるバイアス用抵抗(R1)と
を備え、
前記第1カレントミラー回路(CM1、CM11)は、
前記第1定電流(I1、I11)がドレイン電流として流れる入力側の第1MOSトランジスタ(M1、M21)と、
前記第2定電流(I3、I13)がドレイン電流として流れる出力側の第2MOSトランジスタ(M2、M22)とから構成され、
前記第2カレントミラー回路(CM2、CM12)は、
前記第3定電流(I2、I12)がドレイン電流として流れる入力側の第3MOSトランジスタ(M3、M23)と、
前記第3定電流(I2、I12)と同一電流値のドレイン電流が流れる出力側の第4MOSトランジスタ(M4、M24)とから構成され、
前記第1MOSトランジスタ(M1,M21)と前記第2MOSトランジスタ(M2、M22)とは同一トランジスタサイズであり、
前記第4MOSトランジスタ(M4、M24)のドレインは前記第2MOSトランジスタのソース(M2、M22)に接続され、
前記出力MOSトランジスタ(M5、M25)のゲートは前記第2MOSトランジスタ(M2、M22)のドレインに接続され、
前記定電圧素子(ZD)は前記第2MOSトランジスタ(M2、M22)のソースと前記出力MOSトランジスタのドレイン(M5、M25)との間に接続され、
前記バイアス用抵抗(R1)は前記第1MOSトランジスタ(M1、M21)のソースに接続され、
前記出力MOSトランジスタ(M5、M25)と前記第1〜第4MOSトランジスタ(M1〜M4、M21〜M24)とは導電型が逆であり、
前記第1定電流(I1、I11)と前記第2定電流(I3、I13)とは同一電流値であることを技術的特徴とする。
請求項2に記載の発明は、
請求項1に記載の定電圧回路において、
前記第1〜第3定電流源(11,13,12、21,23,22)は、
一定電流の第4定電流(I5、I15)を生成する第4定電流源(14、24)と、
前記第4定電流源(14、24)の生成した前記第4定電流(I5、I15)に対応した前記第1〜第3定電流(I1,I3,I2、I11,I13,I12)を生成する三連出力形の第3カレントミラー回路(CM3、CM13)と
を備え、
前記第3カレントミラー回路(CM3、CM13)は、
前記第4定電流(I5、I15)がドレイン電流として流れる入力側の第5MOSトランジスタ(M14、M34)と、
前記第1定電流(I1、I11)がドレイン電流として流れる出力側の第6MOSトランジスタ(M11、M31)と、
前記第2定電流(I3、I13)がドレイン電流として流れる出力側の第7MOSトランジスタ(M13、M33)と、
前記第3定電流(I2、I12)がドレイン電流として流れる出力側の第8MOSトランジスタ(M12、M32)と
から構成され、
前記第5MOSトランジスタ(M14、M34)は前記第1〜第4MOSトランジスタ(M1〜M4、M21〜M24)と同一導電型であり、
前記第5MOSトランジスタ(M14、M34)と前記第6〜第8MOSトランジスタ(M11,M13,M12、M22,M23,M24)とは導電型が逆であることを技術的特徴とする。
請求項3に記載の発明は、
入力電圧(VDD)から一定電圧の出力電圧(Vout)を生成して出力端子(Vout)から出力する定電圧回路(10、20)であって、
一定電流の第1〜第3定電流(I1,I3,I2、I11,I13,I12)を生成する第1〜第3定電流源(11,13,12、21,23,22)と、
前記第1定電流源(11、21)および前記第2定電流源(13、23)に接続された第1カレントミラー回路(CM1、CM11)と、
前記第3定電流源(12、22)に接続された第2カレントミラー回路(CM2、CM12)と、
前記出力端子(Vout)にコレクタが接続された出力バイポーラトランジスタ(M5、M25)と、
前記出力端子(Vout)に接続された定電圧素子(ZD)と、
前記第1定電流(I1、I11)が流れるバイアス用抵抗(R1)と
を備え、
前記第1カレントミラー回路(CM1、CM11)は、
前記第1定電流(I1、I11)がコレクタ電流として流れる入力側の第1バイポーラトランジスタ(M1、M21)と、
前記第2定電流(I3、I13)がコレクタ電流として流れる出力側の第2バイポーラトランジスタ(M2、M22)とから構成され、
前記第2カレントミラー回路(CM2、CM12)は、
前記第3定電流(I2、I12)がコレクタ電流として流れる入力側の第3バイポーラトランジスタ(M3、M23)と、
前記第3定電流(I2、I12)と同一電流値のコレクタ電流が流れる出力側の第4バイポーラトランジスタ(M4、M24)とから構成され、
前記第1バイポーラトランジスタ(M1、M21)と前記第2バイポーラトランジスタ(M2、M22)とは同一トランジスタサイズであり、
前記第4バイポーラトランジスタ(M4、M24)のコレクタは前記第2バイポーラトランジスタのエミッタ(M2、M22)に接続され、
前記出力バイポーラトランジスタ(M5、M25)のベースは前記第2バイポーラトランジスタ(M2、M22)のコレクタに接続され、
前記定電圧素子(ZD)は前記第2バイポーラトランジスタ(M2、M22)のエミッタと前記出力バイポーラトランジスタのコレクタ(M5、M25)との間に接続され、
前記バイアス用抵抗(R1)は前記第1バイポーラトランジスタ(M1、M21)のエミッタに接続され、
前記出力バイポーラトランジスタ(M5、M25)と前記第1〜第4バイポーラトランジスタ(M1〜M4、M21〜M24)とは導電型が逆であり、
前記第1定電流(I1、I11)と前記第2定電流(I3、I13)とは同一電流値であることを技術的特徴とする。
請求項4に記載の発明は、
請求項3に記載の定電圧回路において、
前記第1〜第3定電流源(11,13,12、21,23,22)は、
一定電流の第4定電流(I5、I15)を生成する第4定電流源(14、24)と、
前記第4定電流源(14、24)の生成した前記第4定電流(I5、I15)に対応した前記第1〜第3定電流(I1,I3,I2、I11,I13,I12)を生成する三連出力形の第3カレントミラー回路(CM3、CM13)と
を備え、
前記第3カレントミラー回路(CM3、CM13)は、
前記第4定電流(I5、I15)がコレクタ電流として流れる入力側の第5バイポーラトランジスタ(M14、M34)と、
前記第1定電流(I1、I11)がコレクタ電流として流れる出力側の第6バイポーラトランジスタ(M11、M31)と、
前記第2定電流(I3、I13)がコレクタ電流として流れる出力側の第7バイポーラトランジスタ(M13、M33)と、
前記第3定電流(I2、I12)がコレクタ電流として流れる出力側の第8バイポーラトランジスタ(M12、M32)と
から構成され、
前記第5バイポーラトランジスタ(M14、M34)は前記第1〜第4バイポーラトランジスタ(M1〜M4、M21〜M24)と同一導電型であり、
前記第5バイポーラトランジスタ(M14、M34)と前記第6〜第8バイポーラトランジスタ(M11,M13,M12、M22,M23,M24)とは導電型が逆であることを技術的特徴とする。
<請求項1:第1実施形態(図1)または第2実施形態(図3)に該当>
請求項1において、第1〜第4MOSトランジスタ(M1〜M4)がNチャネルMOSトランジスタから成り、出力MOSトランジスタ(M5)がPチャネルMOSトランジスタから成り、バイアス用抵抗(R1)の一端と第3MOSトランジスタ(M3)および第4MOSトランジスタ(M4)のソースがグランドに接続されている場合(第1実施形態に該当)を例にとって説明する。
第4MOSトランジスタ(M4)のドレイン電流は、第3MOSトランジスタ(M3)のドレイン電流である第3定電流源(12)の第3定電流(I2)と等しい。
そして、第4MOSトランジスタ(M4)のドレイン電流は、第2MOSトランジスタ(M2)のドレイン電流である第2定電流源(13)の第2定電流(I3)と、定電圧素子(ZD)に流れる逆方向電流(I4)との加算値である(I2=I3+I4)。
第1定電流源(11)および第2定電流源(13)の第1定電流(I1)および第2定電流(I3)の電流値は等しく(I1=I3)、第1カレントミラー回路(CM1)を構成する第1MOSトランジスタ(M1)および第2MOSトランジスタ(M2)は同一トランジスタサイズである。
そのため、第1MOSトランジスタ(M1)および第2MOSトランジスタ(M2)のソース電圧(VN2,VN1)は等しくなる(VN2=VN1)。
ここで、バイアス用抵抗(R1)には、第1MOSトランジスタ(M1)のドレイン電流である第1定電流源(11)の第1定電流(I1)が流れる。そして、バイアス用抵抗(R1)の一端はグランドに接続されている。
そのため、第1MOSトランジスタ(M1)のソース電圧(VN2)は、第1定電流(I1)の電流値とバイアス用抵抗(R1)の抵抗値(R1)との乗算値となる(VN2=I1×R1)。
出力端子(Vout)の出力電圧(Vout)は、第2MOSトランジスタ(M2)のソース電圧(VN1)と定電圧素子(ZD)の両端間の定電圧(Vz)との加算値である(Vout=VN1+Vz)。
よって、出力電圧(Vout)は、第1MOSトランジスタ(M1)のソース電圧(VN2)と定電圧素子(ZD)の両端間の定電圧(Vz)との加算値になり一定電圧になる(Vout=VN2+Vz=I1×R1+Vz)。
請求項1の定電圧回路(10)では、特許文献1の請求項2,4の技術における電流出力回路に相当する構成が無いため、特許文献1の請求項2,4の技術の前記問題(前記検出用トランジスタに流れる電流を入力とするカレントミラー回路によって前記電流出力回路が構成されているため、前記カレントミラー回路を構成する入力側トランジスタのベース・エミッタ間電圧の分だけ、定電圧回路の入力電圧を高く設定しておく必要がある)を回避できる。
従って、請求項1によれば、特許文献1の請求項2,4の技術に比べて、定電圧回路(10)の入力電圧(VDD)を低くすることが可能になり、定電圧回路(10)の入力電圧に必要な最低電圧(定電圧回路の最低動作電圧)を低くすることができる。
また、請求項1の定電圧回路(10)では、第1定電流源(11)の第1定電流(I1)および第2定電流源(13)の第2定電流(I3)とバイアス用抵抗(R1)の抵抗値(R1)と定電圧素子(ZD)の両端間の定電圧(Vz)とによって出力電圧(Vout)が決定される。
そのため、第1定電流(I1)および第2定電流(I3)に温度依存性が生じないように第1定電流源(11)および第2定電流源(13)を構成し、定電圧素子(ZD)に温度依存性が無いものを用いれば、抵抗値(R1)には温度依存性が無いため、温度依存性の無い出力電圧(Vout)を生成することが可能になり、出力電圧(Vout)の電圧精度を高めることができる。
そして、請求項1において、定電圧回路(10)の消費電流は第1〜第3定電流源(11,13,12)が生成する第1〜第3定電流(I1,I3,I2)の合計値であるため、出力端子(Vout)から出力される出力電流の大きさに関係なく、定電圧回路(10)の消費電流を一定電流値にすることが可能であり、定電圧回路(10)の低消費電力化を図ることができる。
次に、請求項1において、第1〜第4MOSトランジスタ(M12〜M24)がPチャネルMOSトランジスタから成り、出力MOSトランジスタ(M25)がNチャネルMOSトランジスタから成り、バイアス用抵抗(R1)の一端に入力電圧(VDD)が印加され、第3MOSトランジスタ(M23)および第4MOSトランジスタ(M24)のソースに入力電圧(VDD)が印加されている場合(第2実施形態に該当)を例にとって説明する。
第4MOSトランジスタ(M24)のドレイン電流は、第3MOSトランジスタ(M23)のドレイン電流である第3定電流源(I12)の第3定電流(I12)と等しい。
そして、第4MOSトランジスタ(M24)のドレイン電流は、第2MOSトランジスタ(M22)のドレイン電流である第2定電流源(23)の第2定電流(I13)と、定電圧素子(ZD)に流れる逆方向電流(I4)との加算値である(I12=I13+I4)。
第1定電流源(21)および第2定電流源(23)の第1定電流(I11)および第2定電流(I13)の電流値は等しく(I11=I13)、第1カレントミラー回路(CM11)を構成する第1MOSトランジスタ(M21)および第2MOSトランジスタ(M22)は同一トランジスタサイズである。
そのため、第1MOSトランジスタ(M21)および第2MOSトランジスタ(M22)のソース電圧(VN112,VN11)は等しくなる(VN112=VN11)。
ここで、バイアス用抵抗(R1)には、第1MOSトランジスタ(M21)のドレイン電流である第1定電流源(21)の第1定電流(I11)が流れる。そして、バイアス用抵抗(R1)の一端には入力電圧(VDD)が印加されている。
そのため、第1MOSトランジスタ(M21)のソース電圧(VN112)は、第1定電流(I11)の電流値とバイアス用抵抗(R1)の抵抗値(R1)との乗算値を入力電圧(VDD)から減算した減算値となる(VN112=VDD−I11×R1)。
出力端子(Vout)の出力電圧(Vout)は、第2MOSトランジスタ(M22)のソース電圧(VN11)から定電圧素子(ZD)の両端間の定電圧(Vz)を減算した減算値である(Vout=VN11−Vz)。
よって、出力電圧(Vout)は、第1MOSトランジスタ(M21)のソース電圧(VN112)から定電圧素子(ZD)の両端間の定電圧(Vz)を減算した減算値になり一定電圧になる(Vout=VN12−Vz=VDD−I11×R1−Vz)。
従って、この場合(第2実施形態に該当)においても、前記場合(第1実施形態に該当)と同様の作用・効果が得られる。
<請求項2:第1実施形態(図2)または第2実施形態(図4)に該当>
第3カレントミラー回路(CM3、CM13)において、出力側トランジスタ(M11〜M13、M31〜M33)のドレイン電流(I1〜I3、I11〜I13)を入力側トランジスタ(M14、M34)のドレイン電流(I5、I15)で除算した除算値はミラー係数と呼ばれ、そのミラー係数は入力側トランジスタ(M14、M34)のトランジスタサイズと出力側トランジスタ(M11〜M13、M31〜M33)のトランジスタサイズとのサイズ比に対応する。
そのため、出力側トランジスタ(M11〜M13、M31〜M33)のミラー係数を適宜設定することにより、入力側トランジスタ(M14、M34)のドレイン電流(I5、I15)と出力側トランジスタ(M11〜M13、M31〜M33)のドレイン電流(I1〜I3、I11〜I13)とを所望の電流比に設定できる。
すなわち、第1定電流源(11、21)は、第4定電流源(14、24)と第3カレントミラー回路(CM3、CM13)の第5MOSトランジスタ(M14、M34)および第6MOSトランジスタ(M31)から構成されている。
また、第2定電流源(13、23)は、第4定電流源(14、24)と第3カレントミラー回路(CM3、CM13)の第5MOSトランジスタ(M14、M34)および第7MOSトランジスタ(M13、M33)から構成されている。
また、第3定電流源(12、22)は、第4定電流源(14、24)と第3カレントミラー回路(CM3、CM13)の第5MOSトランジスタ(M14、M34)および第8MOSトランジスタ(M12、M32)から構成されている。
そして、第1〜第3定電流源(11〜13、21〜23)は、第4定電流源(14、24)の生成する第4定電流(I5、I15)を適宜設定すると共に、第3カレントミラー回路(CM3、CM13)の出力側トランジスタ(M11〜M13、M31〜M33)のミラー係数を適宜設定することにより、第1〜第3定電流(I1〜I3、I11〜I13)を所望の電流値に設定できる。
請求項2のように第1〜第3定電流源(11〜13、21〜23)を構成すれば、特許文献1の請求項2,4の技術における電流出力回路に相当する構成が無いため、特許文献1の請求項2,4の技術の前記問題を回避できる。
また、請求項2のように第1〜第3定電流源(11〜13、21〜23)を構成すれば、第1定電流(I1、I11)および第3定電流(I3、I13)に温度依存性が生じないため、温度依存性の無い出力電圧(Vout)を生成できる。
従って、請求項2によれば、請求項1の前記作用・効果を確実に得ることができる。
<請求項3:第3実施形態(図5)または第4実施形態(図7)に該当>
請求項3の定電圧回路(30、40)において、請求項1の定電圧回路(10、20)と異なるのは、MOSトランジスタ(M1〜M5、M21〜M25)がバイポーラトランジスタに置き換えられている点だけである。
すなわち、MOSトランジスタ(M1〜M5、M21〜M25)のゲート,ソース,ドレイン,ドレイン電流はそれぞれ、バイポーラトランジスタのベース,エミッタ,コレクタ,コレクタ電流に置き換えられている。
従って、請求項3においても、請求項1と同様の作用・効果が得られる。
<請求項4:第3実施形態(図6)または第4実施形態(図8)に該当>
請求項4の定電流源(11〜13、21〜23)において、請求項2の定電流源と異なるのは、MOSトランジスタ(M11〜M14、M31〜M34)がバイポーラトランジスタに置き換えられている点だけである。
すなわち、MOSトランジスタ(M11〜M14、M31〜M34)のゲート,ソース,ドレイン,ドレイン電流はそれぞれ、バイポーラトランジスタのベース,エミッタ,コレクタ,コレクタ電流に置き換えられている。
従って、請求項4においても、請求項2と同様の作用・効果が得られる。
<用語の説明>
上術した[課題を解決するための手段][発明の効果]に記載した( )内の符号等は、上述した[背景技術]と後述する[発明を実施するための最良の形態]に記載した構成部材・構成要素の符号等に対応したものである。
そして、[課題を解決するための手段][発明の効果]に記載した構成部材・構成要素と、[発明を実施するための最良の形態]に記載した構成部材・構成要素との対応関係は以下のようになっている。
「第4定電流」は、第1実施形態のドレイン電流I5、第2実施形態のドレイン電流I15、第3実施形態のコレクタ電流I5、第4実施形態のコレクタ電流I15に該当する。
「第1〜第4MOSトランジスタ」はそれぞれ、第1,第3実施形態のトランジスタM1〜M4、第2,第4実施形態のトランジスタM21〜M24に該当する。
「第5〜第8MOSトランジスタ」はそれぞれ、第1,第3実施形態のトランジスタM14,M11,M13,M12、第2,第4実施形態のトランジスタM34,M31,M33,M32に該当する。
「定電圧素子」は、ツェナーダイオードZDに該当する。
以下、本発明を具体化した各実施形態について図面を参照しながら説明する。尚、各実施形態において、同一の構成部材および構成要素については符号を等しくすると共に、同一内容の箇所については重複説明を省略してある。
<第1実施形態>
図1は、第1実施形態の定電圧回路10の回路図である。
定電圧回路10は、第1定電流源11、第2定電流源13、第3定電流源12、第1カレントミラー回路CM1、第2カレントミラー回路CM2、出力トランジスタM5、バイアス用抵抗R1、ツェナーダイオードZD、出力端子Voutから構成され、プラス電源VDDおよびグランド(アース)に接続されている。
そして、定電圧回路10は、プラス電源VDDの電源電圧VDDを入力電圧とし、出力端子Voutから一定の出力電圧Voutを出力する。
尚、プラス電源VDDとその電源電圧VDDならびに出力端子Voutとその出力電圧Voutは、説明を分かり易くするため同一符号を用いる。
第1〜第3定電流源11,13,12はそれぞれ、プラス電源VDDに接続され、一定電流である第1〜第3定電流I1,I3,I2を生成する。
各定電流源11,13が生成する各定電流I1,I3の電流値は等しい。
ワイドラー型のカレントミラー回路CM1は、NチャネルMOSトランジスタM1,M2から構成され、各トランジスタM1,M2は同一トランジスタサイズである。
トランジスタM1のドレインは定電流源11に接続され、定電流源11の定電流I1がトランジスタM1のドレイン電流となる。
トランジスタM2のドレインは定電流源13に接続され、定電流源13の定電流I3がトランジスタM2のドレイン電流となる。
カレントミラー回路CM1において、入力側トランジスタM1はゲートとドレインを結合したダイオード接続にされており、そのゲートおよびドレインは、出力側トランジスタM2のゲートに接続(結合)されている。
トランジスタM1のソースは抵抗R1を介してグランドに接続されている。
ワイドラー型のカレントミラー回路CM2は、NチャネルMOSトランジスタM3,M4から構成され、各トランジスタM3,M4は同一トランジスタサイズである。
トランジスタM3のドレインは定電流源12に接続され、定電流源12の定電流I2がトランジスタM3のドレイン電流となる。
トランジスタM4のドレインは、カレントミラー回路CM1のトランジスタM2のソースに接続されている。
各トランジスタM3,M4のソースはグランドに接続されている。
カレントミラー回路CM2において、入力側トランジスタM3はゲートとドレインを結合したダイオード接続にされており、そのゲートおよびドレインは、出力側トランジスタM4のゲートに接続(結合)されている。
出力トランジスタM5は、PチャネルMOSトランジスタから構成されている。
出力トランジスタM5のソースは、プラス電源VDDに接続されて電源電圧VDDが印加されている。
出力トランジスタM5のドレインは、出力端子Voutに接続されると共に、ツェナーダイオードZDのカソードに接続されている。
出力トランジスタM5のゲートは、カレントミラー回路CM1のトランジスタM2のドレインに接続されている。
ツェナーダイオードZDのアノードは、カレントミラー回路CM1のトランジスタM2のソース(カレントミラー回路CM2のトランジスタM4のドレイン)に接続されている。
ここで、各トランジスタM2,M4の接続点であるノードN1の電圧を「VN1」と表記する。尚、ノードN1の電圧VN1はトランジスタM2のソース電圧(トランジスタM4のドレイン電圧)である。
また、トランジスタM1と抵抗R1の接続点であるノードN2の電圧を「VN2」と表記する。尚、ノードN2の電圧VN2はトランジスタM1のソース電圧である。
また、ツェナーダイオードZDのツェナー電圧(降伏電圧)を「Vz」と表記し、ツェナーダイオードZDに流れる逆方向電流(降伏電流、ツェナー電流)を「I4」と表記する。
そして、抵抗R1とその抵抗値R1ならびに各定電流I1〜I3とその電流値I1〜I3は、説明を分かり易くするため同一符号を用いる。
[第1実施形態の作用・効果]
カレントミラー回路CM2を構成する各トランジスタM3,M4は同一トランジスタサイズである。
そのため、トランジスタM4のドレイン電流は、トランジスタM3のドレイン電流である定電流源12の定電流I2と等しくなる。
そして、トランジスタM4のドレイン電流は、トランジスタM2のドレイン電流である定電流源13の定電流I3と、ツェナーダイオードZDの逆方向電流I4との加算値である(I2=I3+I4)。
各定電流源11,13の定電流I1,I3の電流値は等しく(I1=I3)、カレントミラー回路CM1を構成する各トランジスタM1,M2は同一トランジスタサイズである。
そのため、各トランジスタM1,M2のソース電圧である各ノードN2,N1の電圧VN2,VN1は等しくなる(VN2=VN1)。
ここで、抵抗R1には、トランジスタM1のドレイン電流である定電流源11の定電流I1が流れる。そして、抵抗R1におけるノードN2とは反対側の端子はグランドに接続されている。
そのため、ノードN2の電圧VN2は、定電流I1の電流値と抵抗R1の抵抗値R1との乗算値となる(VN2=I1×R1)。
出力端子Voutの出力電圧Voutは、ノードN1の電圧VN1とツェナーダイオードZDのツェナー電圧Vzとの加算値である(Vout=VN1+Vz)。
よって、出力電圧Voutは、ノードN2の電圧VN2とツェナーダイオードZDのツェナー電圧Vzとの加算値になり一定電圧になる(Vout=VN2+Vz=I1×R1+Vz)。
例えば、定電流I1=I3=10μA、定電流I2=60μA、抵抗値R1=10kΩとすると、電圧VN2=VN1=0.1V、ツェナーダイオードZDの逆方向電流I4=50μAとなる。
第1実施形態の定電圧回路10では、特許文献1の請求項2,4の技術における電流出力回路に相当する構成が無いため、特許文献1の請求項2,4の技術の前記問題(前記検出用トランジスタに流れる電流を入力とするカレントミラー回路によって前記電流出力回路が構成されているため、前記カレントミラー回路を構成する入力側トランジスタのベース・エミッタ間電圧の分だけ、定電圧回路の入力電圧を高く設定しておく必要がある)を回避できる。
従って、第1実施形態によれば、特許文献1の請求項2,4の技術に比べて、定電圧回路10の入力電圧である電源電圧VDDを低くすることが可能になり、定電圧回路10の入力電圧に必要な最低電圧(定電圧回路10の最低動作電圧)を低くすることができる。
また、第1実施形態の定電圧回路10では、定電流源11の定電流I1(定電流源13の定電流I3)と抵抗R1の抵抗値R1とツェナーダイオードZDのツェナー電圧Vzとによって出力電圧Voutが決定される。
そのため、定電流I1,I3に温度依存性が生じないように定電流源11,13を構成すれば、抵抗値R1およびツェナー電圧Vzには温度依存性が無いため、温度依存性の無い出力電圧Voutを生成することが可能になり、出力電圧Voutの電圧精度を高めることができる。
そして、第1実施形態において、定電圧回路10の消費電流は各定電流源11〜13が生成する定電流I1〜I3の合計値であるため、出力端子Voutから出力される出力電流の大きさに関係なく、定電圧回路10の消費電流を一定電流値にすることが可能であり、定電圧回路10の低消費電力化を図ることができる。
[定電流源11〜13の具体例]
図2は、第1実施形態における定電流源11〜13の具体例を示す回路図である。
定電流源11〜13は、第4定電流源14および第3カレントミラー回路CM3から構成されている。
定電流源14は、基準電圧生成回路BG、オペアンプOP、NチャネルMOSトランジスタM15、抵抗R2,R3から構成されている。
基準電圧生成回路BGは、プラス電源VDDおよびグランドに接続され、電源電圧VDDから一定電圧を生成して出力する。
尚、基準電圧生成回路BGは、どのような回路構成によって具体化してもよいが、例えば、半導体素子のpn接合によるバンドギャップ電圧に基づいて一定電圧である基準電圧を生成するバンドギャップ定電圧回路(バンドギャップレギュレータ、バンドギャップリファレンス回路)によって構成すればよい。
オペアンプOPは、プラス電源VDDおよびグランドに接続されて単電源動作させられている(図示略)。
オペアンプOPの非反転入力端子には、基準電圧生成回路BGが生成した一定電圧が印加されている。
オペアンプOPの出力端子は、抵抗R2を介してプラス電源VDDに接続されて電源電圧VDDが印加されると共に、トランジスタM15のゲートに接続されている。
トランジスタM15のソースは、抵抗R3を介してグランドに接続されると共に、オペアンプOPの反転入力端子に接続されている。
そのため、オペアンプOPにはトランジスタM15のゲート・ソース間を介して負帰還がかけられ、オペアンプOPの入力端子間電圧(差動入力電圧)はイマジナルショートによりゼロと見なせるため、トランジスタM15のソース電圧はオペアンプOPの非反転入力端子に印加されている基準電圧生成回路BGの一定電圧と等しくなる。
そして、オペアンプOPの非反転入力端子に印加された一定電圧に対応し、抵抗R3に流れる電流が変化する。よって、基準電圧生成回路BGが生成する一定電圧を適宜設定することにより、トランジスタM15のドレイン電流I5が変化する。
つまり、定電流源14は、基準電圧生成回路BGが生成する一定電圧に対応した一定電流になるようにトランジスタM15のドレイン電流I5を設定できる。
尚、抵抗R2は、オペアンプOPの出力形式をNチャネルMOSトランジスタのオープンドレイン形式とした場合に必要となるトランジスタM15の動作点を設定するためのバイアス用抵抗である。
カレントミラー回路CM3は、4個のPチャネルMOSトランジスタM11〜M14から構成されたワイドラー型の三連出力形カレントミラー回路である。
カレントミラー回路CM3において、入力側トランジスタM14はゲートとドレインを結合したダイオード接続にされており、そのゲートおよびドレインは、出力側トランジスタM11〜M13のゲートに接続(結合)されている。
各トランジスタM11〜M14のソースは、プラス電源VDDに接続されて電源電圧VDDが印加されている。
トランジスタM14のゲートおよびドレインは、トランジスタM15のドレインに接続されている。
そのため、直列接続された各トランジスタM14,M15には共通のドレイン電流I5が流れる。
各トランジスタM11〜M13のドレインはそれぞれ各トランジスタM1,M3,M2のドレインに接続されており、各トランジスタM11〜M13のドレイン電流がそれぞれ各定電流源11〜13の定電流I1〜I3となる。
カレントミラー回路CM3において、出力側トランジスタM11〜M13のドレイン電流I1〜I3を入力側トランジスタM14のドレイン電流I5で除算した除算値はミラー係数と呼ばれ、そのミラー係数は入力側トランジスタM14のトランジスタサイズと出力側トランジスタM11〜M13のトランジスタサイズとのサイズ比に対応する。
そのため、出力側トランジスタM11〜M13のミラー係数を適宜設定することにより、入力側トランジスタM14のドレイン電流I5と出力側トランジスタM11〜M13のドレイン電流I1〜I3とを所望の電流比に設定できる。
このように、定電流源11は、定電流源14とカレントミラー回路CM3の各トランジスタM14,M11とから構成されている。
また、定電流源12は、定電流源14とカレントミラー回路CM3の各トランジスタM14,M12とから構成されている。
また、定電流源13は、定電流源14とカレントミラー回路CM3の各トランジスタM14,M13とから構成されている。
そして、各定電流源11〜13は、基準電圧生成回路BGが生成する一定電圧の電圧値を適宜設定すると共に、各トランジスタM11〜M13のミラー係数を適宜設定することにより、定電流I1〜I3を所望の電流値に設定できる。
このように、定電流源11〜13を図2に示す構成(定電流源14およびカレントミラー回路CM3)で具体化すれば、特許文献1の請求項2,4の技術における電流出力回路に相当する構成が無いため、特許文献1の請求項2,4の技術の前記問題を回避できる。
また、定電流源11〜13を図2に示す構成で具体化すれば、定電流I1,I3に温度依存性が生じないため、温度依存性の無い出力電圧Voutを生成できる。
従って、定電流源11〜13を図2に示す構成で具体化すれば、第1実施形態の定電圧回路10の前記作用・効果を確実に得ることができる。
<第2実施形態>
図3は、第2実施形態の定電圧回路20の回路図である。
定電圧回路20は、第1定電流源21、第2定電流源23、第3定電流源22、カレントミラー回路CM11,CM12、出力トランジスタM25、バイアス用抵抗R1、ツェナーダイオードZD、出力端子Voutから構成され、プラス電源VDDおよびグランドに接続されている。
そして、定電圧回路20は、プラス電源VDDの電源電圧VDDを入力電圧とし、出力端子Voutから一定の出力電圧Voutを出力する。
第1〜第3定電流源21,23,22はそれぞれ、グランドに接続され、一定電流である第1〜第3定電流I11,I13,I12を生成する。
各定電流源21,23が生成する各定電流I11,I13の電流値は等しい。
ワイドラー型のカレントミラー回路CM11は、PチャネルMOSトランジスタM21,M22から構成され、各トランジスタM21,M22は同一トランジスタサイズである。
トランジスタM21のドレインは定電流源21に接続され、定電流源21の定電流I11がトランジスタM21のドレイン電流となる。
トランジスタM22のドレインは定電流源23に接続され、定電流源23の定電流I13がトランジスタM2のドレイン電流となる。
カレントミラー回路CM11において、入力側トランジスタM21はゲートとドレインを結合したダイオード接続にされており、そのゲートおよびドレインは、出力側トランジスタM22のゲートに接続されている。
トランジスタM21のソースは、抵抗R1を介してプラス電源VDDに接続されて電源電圧VDDが印加されている。
ワイドラー型のカレントミラー回路CM12は、PチャネルMOSトランジスタM23,M24から構成され、各トランジスタM23,M24は同一トランジスタサイズである。
トランジスタM23のドレインは定電流源22に接続され、定電流源22の定電流I12がトランジスタM23のドレイン電流となる。
トランジスタM24のドレインは、カレントミラー回路CM11のトランジスタM22のソースに接続されている。
各トランジスタM23,M24のソースは、プラス電源VDDに接続されて電源電圧VDDが印加されている。
カレントミラー回路CM12において、入力側トランジスタM23はゲートとドレインを結合したダイオード接続にされており、そのゲートおよびドレインは、出力側トランジスタM24のゲートに接続されている。
出力トランジスタM25は、NチャネルMOSトランジスタから構成されている。
出力トランジスタM25のソースはグランドに接続されている。
出力トランジスタM25のドレインは、出力端子Voutに接続されると共に、ツェナーダイオードZDのアノードに接続されている。
出力トランジスタM25のゲートは、カレントミラー回路CM11のトランジスタM22のドレインに接続されている。
ツェナーダイオードZDのカソードは、カレントミラー回路CM11のトランジスタM22のソース(カレントミラー回路CM12のトランジスタM24のドレイン)に接続されている。
ここで、各トランジスタM22,M24の接続点であるノードN11の電圧を「VN11」と表記する。尚、ノードN11の電圧VN11はトランジスタM22のソース電圧(トランジスタM24のドレイン電圧)である。
また、トランジスタM21と抵抗R1の接続点であるノードN12の電圧を「VN12」と表記する。尚、ノードN12の電圧VN12はトランジスタM21のソース電圧である。
そして、各定電流I11〜I13とその電流値I11〜I13は、説明を分かり易くするため同一符号を用いる。
[第2実施形態の作用・効果]
カレントミラー回路CM12を構成する各トランジスタM23,M24は同一トランジスタサイズである。
そのため、トランジスタM24のドレイン電流は、トランジスタM23のドレイン電流である定電流源22の定電流I12と等しくなる。
そして、トランジスタM24のドレイン電流は、トランジスタM22のドレイン電流である定電流源23の定電流I13と、ツェナーダイオードZDの逆方向電流I4との加算値である(I12=I13+I4)。
各定電流源21,23の定電流I11,I13の電流値は等しく(I11=I13)、カレントミラー回路CM11を構成する各トランジスタM21,M22は同一トランジスタサイズである。
そのため、各トランジスタM21,M22のソース電圧である各ノードN12,N11の電圧VN112,VN11は等しくなる(VN112=VN11)。
ここで、抵抗R1には、トランジスタM21のドレイン電流である定電流源21の定電流I11が流れる。そして、抵抗R1におけるノードN12とは反対側の端子は、プラス電源VDDに接続されて電源電圧VDDが印加されている。
そのため、ノードN12の電圧VN112は、定電流I11の電流値と抵抗R1の抵抗値R1との乗算値を電源電圧VDDから減算した減算値となる(VN112=VDD−I11×R1)。
出力端子Voutの出力電圧Voutは、ノードN11の電圧VN11からツェナーダイオードZDのツェナー電圧Vzを減算した減算値である(Vout=VN11−Vz)。
よって、出力電圧Voutは、ノードN12の電圧VN12からツェナーダイオードZDのツェナー電圧Vzを減算した減算値になり一定電圧になる(Vout=VN12−Vz=VDD−I11×R1−Vz)。
例えば、定電流I11=I13=10μA、定電流I12=60μA、抵抗値R1=10kΩとすると、電圧VN112=VN11=VDD−0.1V、ツェナーダイオードZDの逆方向電流I4=50μAとなる。
第2実施形態の定電圧回路20では、特許文献1の請求項2,4の技術における電流出力回路に相当する構成が無いため、特許文献1の請求項2,4の技術の前記問題(前記検出用トランジスタに流れる電流を入力とするカレントミラー回路によって前記電流出力回路が構成されているため、前記カレントミラー回路を構成する入力側トランジスタのベース・エミッタ間電圧の分だけ、定電圧回路の入力電圧を高く設定しておく必要がある)を回避できる。
従って、第2実施形態によれば、特許文献1の請求項2,4の技術に比べて、定電圧回路20の入力電圧である電源電圧VDDを低くすることが可能になり、定電圧回路20の入力電圧に必要な最低電圧(定電圧回路20の最低動作電圧)を低くすることができる。
また、第2実施形態の定電圧回路20では、電源電圧VDDと定電流源21の定電流I11(定電流源23の定電流I13)と抵抗R1の抵抗値R1とツェナーダイオードZDのツェナー電圧Vzとによって出力電圧Voutが決定される。
そのため、定電流I11,I13に温度依存性が生じないように定電流源21,23を構成すれば、抵抗値R1およびツェナー電圧Vzには温度依存性が無いため、温度依存性の無い出力電圧Voutを生成することが可能になり、出力電圧Voutの電圧精度を高めることができる。
そして、第2実施形態において、定電圧回路20の消費電流は各定電流源21〜23が生成する定電流I11〜I13の合計値であるため、出力端子Voutから出力される出力電流の大きさに関係なく、定電圧回路20の消費電流を一定電流値にすることが可能であり、定電圧回路20の低消費電力化を図ることができる。
ちなみに、第2実施形態の定電圧回路20は、第1実施形態の定電圧回路10を構成する各トランジスタの導電型(極性)を逆にして構成したものである。
[定電流源21〜23の具体例]
図4は、第2実施形態における定電流源21〜23の具体例を示す回路図である。
定電流源21〜23は、第4定電流源24および第3カレントミラー回路CM13から構成されている。
定電流源24は、基準電圧生成回路BG、オペアンプOP、PチャネルMOSトランジスタM35、抵抗R2,R3から構成されている。
オペアンプOPの非反転入力端子には、基準電圧生成回路BGが生成した一定電圧が印加されている。
オペアンプOPの出力端子は、抵抗R2を介してグランドに接続されると共に、トランジスタM35のゲートに接続されている。
トランジスタM35のソースは、抵抗R3を介してプラス電源VDDに接続されて電源電圧VDDが印加されると共に、オペアンプOPの反転入力端子に接続されている。
そのため、オペアンプOPにはトランジスタM35のゲート・ソース間を介して負帰還がかけられ、オペアンプOPの入力端子間電圧(差動入力電圧)はイマジナルショートによりゼロと見なせるため、トランジスタM35のソース電圧はオペアンプOPの非反転入力端子に印加されている基準電圧生成回路BGの一定電圧と等しくなる。
そして、オペアンプOPの非反転入力端子に印加された一定電圧に対応し、抵抗R3に流れる電流が変化する。よって、基準電圧生成回路BGが生成する一定電圧を適宜設定することにより、トランジスタM35のドレイン電流I15が変化する。
つまり、定電流源24は、基準電圧生成回路BGが生成する一定電圧に対応した一定電流になるようにトランジスタM35のドレイン電流I15を設定できる。
尚、抵抗R2は、オペアンプOPの出力形式をPチャネルMOSトランジスタのオープンドレイン形式とした場合に必要となるトランジスタM35の動作点を設定するためのバイアス用抵抗である。
カレントミラー回路CM13は、4個のNチャネルMOSトランジスタM31〜M34から構成されたワイドラー型の三連出力形カレントミラー回路である。
カレントミラー回路CM13において、入力側トランジスタM34はゲートとドレインを結合したダイオード接続にされており、そのゲートおよびドレインは、出力側トランジスタM31〜M33のゲートに接続されている。
各トランジスタM31〜M34のソースはグランドに接続されている。
トランジスタM34のゲートおよびドレインは、トランジスタM35のドレインに接続されている。
そのため、直列接続された各トランジスタM34,M35には共通のドレイン電流I15が流れる。
各トランジスタM31〜M33のドレインはそれぞれ各トランジスタM21,M23,M22のドレインに接続されており、各トランジスタM31〜M33のドレイン電流がそれぞれ各定電流源21〜23の定電流I11〜I13となる。
カレントミラー回路CM13において、出力側トランジスタM31〜M33のドレイン電流I11〜I13を入力側トランジスタM34のドレイン電流I15で除算した除算値はミラー係数と呼ばれ、そのミラー係数は入力側トランジスタM34のトランジスタサイズと出力側トランジスタM31〜M33のトランジスタサイズとのサイズ比に対応する。
そのため、出力側トランジスタM31〜M33のミラー係数を適宜設定することにより、入力側トランジスタM34のドレイン電流I15と出力側トランジスタM31〜M33のドレイン電流I11〜I13とを所望の電流比に設定できる。
このように、定電流源21は、定電流源24とカレントミラー回路CM13の各トランジスタM34,M31とから構成されている。
また、定電流源22は、定電流源24とカレントミラー回路CM13の各トランジスタM34,M32とから構成されている。
また、定電流源23は、定電流源24とカレントミラー回路CM13の各トランジスタM34,M33とから構成されている。
そして、各定電流源21〜23は、基準電圧生成回路BGが生成する一定電圧の電圧値を適宜設定すると共に、各トランジスタM31〜M33のミラー係数を適宜設定することにより、定電流I11〜I13を所望の電流値に設定できる。
このように、定電流源21〜23を図4に示す構成(定電流源24およびカレントミラー回路CM13)で具体化すれば、特許文献1の請求項2,4の技術における電流出力回路に相当する構成が無いため、特許文献1の請求項2,4の技術の前記問題を回避できる。
また、定電流源21〜23を図4に示す構成で具体化すれば、定電流I11,I13に温度依存性が生じないため、温度依存性の無い出力電圧Voutを生成できる。
従って、定電流源21〜23を図4に示す構成で具体化すれば、第2実施形態の定電圧回路20の前記作用・効果を確実に得ることができる。
ちなみに、第2実施形態の定電流源21〜23は、第1実施形態の定電流源11〜13を構成する各トランジスタの導電型を逆にして構成したものである。
<第3実施形態>
図5は、第3実施形態の定電圧回路30を示す回路図である。
第3実施形態の定電圧回路30において、第1実施形態の定電圧回路10と異なるのは、NチャネルMOSトランジスタM1〜M4がNPNトランジスタM1〜M4に置き換えられると共に、出力トランジスタM5がPチャネルMOSトランジスタからPNPトランジスタに置き換えられている点だけである。
すなわち、MOSトランジスタM1〜M5のゲート,ソース,ドレイン,ドレイン電流はそれぞれ、バイポーラトランジスタM1〜M5のベース,エミッタ,コレクタ,コレクタ電流に置き換えられている。
第3実施形態のように、MOSトランジスタをバイポーラトランジスタに置き換えても、第1実施形態の定電圧回路10と同様の作用・効果が得られる。
[定電流源11〜13の具体例]
図6は、第3実施形態における定電流源11〜13の具体例を示す回路図である。
第3実施形態の定電流源11〜13において、第1実施形態の定電流源11〜13と異なるのは、PチャネルMOSトランジスタM11〜M14がPNPトランジスタM11〜M14に置き換えられると共に、NチャネルMOSトランジスタM15がNPNトランジスタM15に置き換えられている点だけである。
すなわち、MOSトランジスタM11〜M15のゲート,ソース,ドレイン,ドレイン電流はそれぞれ、バイポ−ラトランジスタM11〜M15のベース,エミッタ,コレクタ,コレクタ電流に置き換えられている。
このように、定電流源11〜13において、MOSトランジスタをバイポーラトランジスタに置き換えても、第1実施形態の定電流源11〜13と同様の作用・効果が得られる。
<第4実施形態>
図7は、第4実施形態の定電圧回路40を示す回路図である。
第4実施形態の定電圧回路40において、第2実施形態の定電圧回路20と異なるのは、PチャネルMOSトランジスタM21〜M24がPNPトランジスタM21〜M24に置き換えられると共に、出力トランジスタM25がNチャネルMOSトランジスタからNPNトランジスタに置き換えられている点だけである。
すなわち、MOSトランジスタM21〜M25のゲート,ソース,ドレイン,ドレイン電流はそれぞれ、バイポーラトランジスタM21〜M25のベース,エミッタ,コレクタ,コレクタ電流に置き換えられている。
第4実施形態のように、MOSトランジスタをバイポーラトランジスタに置き換えても、第2実施形態の定電圧回路20と同様の作用・効果が得られる。
ちなみに、第4実施形態の定電圧回路40は、第3実施形態の定電圧回路30を構成する各トランジスタの導電型を逆にして構成したものである。
[定電流源11〜13の具体例]
図8は、第4実施形態における定電流源21〜23の具体例を示す回路図である。
第4実施形態の定電流源21〜23において、第2実施形態の定電流源21〜23と異なるのは、NチャネルMOSトランジスタM31〜M34がNPNトランジスタM31〜M34に置き換えられると共に、PチャネルMOSトランジスタM35がPNPトランジスタM35に置き換えられている点だけである。
すなわち、MOSトランジスタM31〜M35のゲート,ソース,ドレイン,ドレイン電流はそれぞれ、バイポ−ラトランジスタM31〜M35のベース,エミッタ,コレクタ,コレクタ電流に置き換えられている。
このように、定電流源21〜23において、MOSトランジスタをバイポーラトランジスタに置き換えても、第2実施形態の定電流源21〜23と同様の作用・効果が得られる。
ちなみに、第4実施形態の定電流源21〜23は、第3実施形態の定電流源11〜13を構成する各トランジスタの導電型を逆にして構成したものである。
<別の実施形態>
本発明は上記各実施形態に限定されるものではなく、以下のように具体化してもよく、その場合でも、上記各実施形態と同等もしくはそれ以上の作用・効果を得ることができる。
[1]上記各実施形態において、ツェナーダイオードZDを一定電圧Vzを生成する適宜な定電圧素子(例えば、LED、定電圧放電管など)に置き換えてもよい。
[2]第1,第3実施形態では、プラス電源VDDを高電位側電源とすると共に、グランドを低電位側電源としている。
しかし、第1,第3実施形態において、高電位側電源であるプラス電源VDDの電源電圧VDDよりも低い適宜な電源電圧の電源を低電位側電源として用いてもよい。
[3]第2,第4実施形態では、プラス電源VDDを高電位側電源とすると共に、グランドを低電位側電源としている。
しかし、第2,第4実施形態において、高電位側電源であるプラス電源VDDの電源電圧VDDよりも低い適宜な電源電圧の電源を低電位側電源として用いてもよい。
また、第2,第4実施形態において、高電位側電源であるプラス電源VDDをグランドに置き換えると共に、適宜なマイナス電圧の電源を低電位側電源として用いてもよい。
[4]上記各実施形態の各カレントミラー回路CM1〜CM3,CM11〜CM13はワイドラー型であるが、その他の型式(例えば、入力側トランジスタをダイオードに置き換えた簡略型(シンプルミラー型)、ソース抵抗(エミッタ抵抗)を追加した抵抗追加型、ウイルソン型など)のカレントミラー回路に置き換えてもよい。
本発明を具体化した第1実施形態の定電圧回路10の回路図。 第1実施形態における定電流源11〜13の具体例を示す回路図。 本発明を具体化した第2実施形態の定電圧回路20の回路図。 第2実施形態における定電流源21〜23の具体例を示す回路図。 本発明を具体化した第3実施形態の定電圧回路30を示す回路図。 第3実施形態における定電流源11〜13の具体例を示す回路図。 本発明を具体化した第4実施形態の定電圧回路40を示す回路図。 第4実施形態における定電流源21〜23の具体例を示す回路図。
符号の説明
10,20,30,40…定電圧回路
11〜14,21〜24…定電流源
11〜13,I5,I11〜I13,I15…定電流
CM1〜CM3,CM11〜CM13…カレントミラー回路
M5,M25…出力トランジスタ
R1〜R3…抵抗
ZD…ツェナーダイオード
Vout…出力端子
VDD…プラス電源
BG…基準電圧生成回路
OP…オペアンプ
M1〜M4,M15…NチャネルMOSトランジスタ(NPNトランジスタ)
M11〜M14…PチャネルMOSトランジスタ(PNPトランジスタ)
M21〜M24,M35…PチャネルMOSトランジスタ(PNPトランジスタ)
M31〜M34…NチャネルMOSトランジスタ(NPNトランジスタ)

Claims (4)

  1. 入力電圧から一定電圧の出力電圧を生成して出力端子から出力する定電圧回路であって、
    一定電流の第1〜第3定電流を生成する第1〜第3定電流源と、
    前記第1定電流源および前記第2定電流源に接続された第1カレントミラー回路と、
    前記第3定電流源に接続された第2カレントミラー回路と、
    前記出力端子にドレインが接続された出力MOSトランジスタと、
    前記出力端子に接続された定電圧素子と、
    前記第1定電流が流れるバイアス用抵抗と
    を備え、
    前記第1カレントミラー回路は、
    前記第1定電流がドレイン電流として流れる入力側の第1MOSトランジスタと、
    前記第2定電流がドレイン電流として流れる出力側の第2MOSトランジスタとから構成され、
    前記第2カレントミラー回路は、
    前記第3定電流がドレイン電流として流れる入力側の第3MOSトランジスタと、
    前記第3定電流と同一電流値のドレイン電流が流れる出力側の第4MOSトランジスタとから構成され、
    前記第1MOSトランジスタと前記第2MOSトランジスタとは同一トランジスタサイズであり、
    前記第4MOSトランジスタのドレインは前記第2MOSトランジスタのソースに接続され、
    前記出力MOSトランジスタのゲートは前記第2MOSトランジスタのドレインに接続され、
    前記定電圧素子は前記第2MOSトランジスタのソースと前記出力MOSトランジスタのドレインとの間に接続され、
    前記バイアス用抵抗は前記第1MOSトランジスタのソースに接続され、
    前記出力MOSトランジスタと前記第1〜第4MOSトランジスタとは導電型が逆であり、
    前記第1定電流と前記第2定電流とは同一電流値であることを特徴とする定電圧回路。
  2. 請求項1に記載の定電圧回路において、
    前記第1〜第3定電流源は、
    一定電流の第4定電流を生成する第4定電流源と、
    前記第4定電流源の生成した前記第4定電流に対応した前記第1〜第3定電流を生成する三連出力形の第3カレントミラー回路と
    を備え、
    前記第3カレントミラー回路は、
    前記第4定電流がドレイン電流として流れる入力側の第5MOSトランジスタと、
    前記第1定電流がドレイン電流として流れる出力側の第6MOSトランジスタと、
    前記第2定電流がドレイン電流として流れる出力側の第7MOSトランジスタと、
    前記第3定電流がドレイン電流として流れる出力側の第8MOSトランジスタと
    から構成され、
    前記第5MOSトランジスタは前記第1〜第4MOSトランジスタと同一導電型であり、
    前記第5MOSトランジスタと前記第6〜第8MOSトランジスタとは導電型が逆であることを特徴とする定電圧回路。
  3. 入力電圧から一定電圧の出力電圧を生成して出力端子から出力する定電圧回路であって、
    一定電流の第1〜第3定電流を生成する第1〜第3定電流源と、
    前記第1定電流源および前記第2定電流源に接続された第1カレントミラー回路と、
    前記第3定電流源に接続された第2カレントミラー回路と、
    前記出力端子にコレクタが接続された出力バイポーラトランジスタと、
    前記出力端子に接続された定電圧素子と、
    前記第1定電流が流れるバイアス用抵抗と
    を備え、
    前記第1カレントミラー回路は、
    前記第1定電流がコレクタ電流として流れる入力側の第1バイポーラトランジスタと、
    前記第2定電流がコレクタ電流として流れる出力側の第2バイポーラトランジスタとから構成され、
    前記第2カレントミラー回路は、
    前記第3定電流がコレクタ電流として流れる入力側の第3バイポーラトランジスタと、
    前記第3定電流と同一電流値のコレクタ電流が流れる出力側の第4バイポーラトランジスタとから構成され、
    前記第1バイポーラトランジスタと前記第2バイポーラトランジスタとは同一トランジスタサイズであり、
    前記第4バイポーラトランジスタのコレクタは前記第2バイポーラトランジスタのエミッタに接続され、
    前記出力バイポーラトランジスタのベースは前記第2バイポーラトランジスタのコレクタに接続され、
    前記定電圧素子は前記第2バイポーラトランジスタのエミッタと前記出力バイポーラトランジスタのコレクタとの間に接続され、
    前記バイアス用抵抗は前記第1バイポーラトランジスタのエミッタに接続され、
    前記出力バイポーラトランジスタと前記第1〜第4バイポーラトランジスタとは導電型が逆であり、
    前記第1定電流と前記第2定電流とは同一電流値であることを特徴とする定電圧回路。
  4. 請求項3に記載の定電圧回路において、
    前記第1〜第3定電流源は、
    一定電流の第4定電流を生成する第4定電流源と、
    前記第4定電流源の生成した前記第4定電流に対応した前記第1〜第3定電流を生成する三連出力形の第3カレントミラー回路と
    を備え、
    前記第3カレントミラー回路は、
    前記第4定電流がコレクタ電流として流れる入力側の第5バイポーラトランジスタと、
    前記第1定電流がコレクタ電流として流れる出力側の第6バイポーラトランジスタと、
    前記第2定電流がコレクタ電流として流れる出力側の第7バイポーラトランジスタと、
    前記第3定電流がコレクタ電流として流れる出力側の第8バイポーラトランジスタと
    から構成され、
    前記第5バイポーラトランジスタは前記第1〜第4バイポーラトランジスタと同一導電型であり、
    前記第5バイポーラトランジスタと前記第6〜第8バイポーラトランジスタとは導電型が逆であることを特徴とする定電圧回路。
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* Cited by examiner, † Cited by third party
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CN112306131A (zh) * 2019-07-29 2021-02-02 艾普凌科有限公司 基准电压电路

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