JP2009206547A - 固体撮像装置 - Google Patents

Abstract

【課題】 横すじ現象の発生防止用のクリップ回路を別途設けることなく、クリップ動作の閾値を画素毎に異ならないように、クリップ動作のばらつきを最小限に抑えた固体撮像装置を提供する。
【解決手段】 画素部の信号読み出し画素Ｐ(i,j) の近傍で同一の垂直信号線ＳＬ-V(j) に接続されている画素Ｐ(i−1,j)をクリップ電圧生成用画素として用い、信号読み出し画素への画素電源Ｖdd(i) として電源電圧Ｖddを、クリップ電圧生成用画素への画素電源Ｖdd(i−1)として電源電圧より低い電圧（Ｖdd−Ｖa ）を行毎に独立に印加し、クリップ電圧生成用画素のリセット時の出力を用いて信号読み出し画素の出力をクリップして横すじ現象の発生を抑制するように構成する。
【選択図】 図４

Description

この発明は、ビデオカメラ、デジタルスチルカメラ等に用いられる固体撮像装置に係り、特に、撮像領域内に増幅機能を有する増幅型固体撮像素子を用いた固体撮像装置に関する。

近年、固体撮像素子としてＭＯＳ（Metal Oxide Semiconductor ：金属酸化膜半導体）型撮像素子（イメージセンサ）が注目され、実用化されている。ＭＯＳ型撮像素子は、ＣＣＤ（Charge Coupled Device ：電荷結合素子）型撮像素子に比べ、単一電源で駆動可能であり、ＣＣＤ型撮像素子が専用のプロセスを必要とするのに対し、ＭＯＳ型イメージセンサは他のＬＳＩと同じ製造プロセスであることからＳＯＣ（System On Chip）が容易であり、多機能化するのに優位である。また、ＭＯＳ型イメージセンサは各画素毎に増幅回路（アンプ）を有し、画素内で信号電荷を増幅しているため、信号の伝達経路によるノイズの影響を受けにくくなっている。更に、各画素の信号電荷は選択方式で取り出すことが可能であり、原理上、信号の蓄積時間や読み出し順序を画素毎に自由に制御することができる。

ＭＯＳ型イメージセンサでは、高輝度光が入射すると、高輝度光が入射した行の左右方向で電位の変動が起こり、白い帯状の光が見えるような画像が得られる。以降、本明細書ではこのような現象を、「高輝度光入射時の横すじ現象」と呼ぶ。図９に高輝度光入射時の横すじ現象が発生した場合の画像の概略図を示す。図９では、中央付近に高輝度光が入射した場合の図であり、その左右行方向に電位の変動による帯状の横すじが見られる。この高輝度光入射時の横すじ現象を代表的なＭＯＳ型イメージセンサの動作と共に説明する。

図10に代表的なＭＯＳ型イメージセンサのブロック図を示す。光を電気信号に変換する画素が２次元格子状に配列されており，Ｐ(i,j) はｉ行ｊ列目（ｉ，ｊは整数）の単位画素を示している。画素Ｐ(i,j) は受けた光を、垂直走査回路101 からのリセットパルスφＲＳ(i) ，転送パルスφＴＸ(i) ，セレクトパルスφＳＥ(i) によって、電圧として垂直信号線ＳＬ-V(j) へ出力する。画素Ｐ(i,j) は、垂直信号線ＳＬ-V(j) を通して定電流源ＣＣＳ(j) ，及びＣＤＳ（Correlated Double Sampling：相関二重サンプリング）回路ＣＤＳ(j) に接続されている。ＣＤＳ回路ＣＤＳ(j) は、垂直信号線ＳＬ-V(j) を介して、水平信号線ＳＬ-Hへと接続されている。ＣＤＳ回路ＣＤＳ(j) は、クランプパルスφＣＬ及びサンプルホールドパルスφＳＨによって、画素Ｐ(i,j) からのリセット信号と画像信号とを差分することで、画素毎に異なる信号のばらつきを消去する。ＣＤＳ回路ＣＤＳ(j) からの出力は、水平走査回路102 からの列選択パルスφＨＰによって水平信号線ＳＬ-Hへと出力され、増幅回路Ａmpで増幅された信号Ｖout を得る。以上の動作を所定の画素数分繰り返すことにより２次元の画像信号を得ることができる。これらの動作は、制御信号発生回路103 からの命令を受け、垂直走査回路101 及び水平走査回路102 から出力される信号によって制御される。

図11は、図10における画素Ｐ(i,j) 及び定電流源ＣＣＳ(j) の回路構成図を示す。単位画素Ｐ(i,j) において、ＰＤ(i,j) はフォトダイオード、Ｍtr(i,j) は転送トランジスタ、Ｍsf(i,j) は増幅トランジスタ、Ｍrs(i,j) はリセットトランジスタ、Ｍse(i,j) は選択トランジスタ、ＦＤ(i,j) はフローティングディフュージョン部、ＳＬ-V(j) は垂直信号線、Ｖgs(i,j) は増幅トランジスタＭsf(i,j) のゲートソース間電圧、ＣＣＳ(j) は定電流源、Ｖccsgs(j)は定電流源ＣＣＳ(j) を構成するトランジスタのゲートソース間電圧、Ｖsl-v(j) は垂直信号線の電圧、ＳＬ-V(j) は垂直信号線、Ｖddは電源電圧ライン、Ｖccsgは定電流源ＣＣＳ(j) 内のトランジスタのゲート電圧ラインである。

図12は、図10におけるＣＤＳ回路ＣＤＳ(j) の回路構成図を示す。図12において、Ｍcl(j) はクランプトランジスタ、Ｍsh(j) はサンプルホールドトランジスタ、Ｃcl(j) はクランプキャパシタ、Ｃsh(j) はサンプルホールドキャパシタ、Ｖcdso(i,j) はＣＤＳ回路ＣＤＳ(j) からの出力電圧、Ｖclはクランプ電圧、φＣＬはクランプパルス、φＳＨはサンプルホールドパルスである。ＣＤＳ回路ＣＤＳ(j) においては、ｊ列にある画素のリセット信号（φＣＬ＝Ｌowとなった時点の電圧）と、光の信号（φＳＨ＝Ｌowとなった時点の電圧）とを差分し、Ｖcdso(i,j) として出力する。

次に、このように構成されているＭＯＳ型イメージセンサにおいて、高輝度光が入射した場合の動作について図13を用いて説明する．
（１）：光量大の光が画素Ｐ(i,j) に入射した場合、画素Ｐ(i,j) の画像信号を出力する際、垂直信号線ＳＬ-V(j) の電位が極端に下がり、電流源ＣＣＳ(j) の動作範囲を外れた電圧（電流源ＣＣＳ(j) のトランジスタのドレインソース間電圧Ｖccsds の非飽和領域の電圧）が、電流源ＣＣＳ(j) に印加される。
（２）：（１）の状態となる結果、電流源ＣＣＳ(j) は非飽和領域で動作することになり、電流が通常時よりも減少する。
（３）：（２）の状態となる結果、各電流源につながれたグランドラインＧＬ-Hに流れる電流の総和も減少する。これにより、電流源ＣＣＳ(j) に繋がれたグランドラインの配線抵抗Ｒgl-h(j＋k)による電圧降下が減少し、電流源ＣＣＳ(j＋k)内のトランジスタのゲートソース間電圧Ｖccsgs が大きくなる。
（４）：（３）の状態となる結果、つまり電流源ＣＣＳ(j＋k)内のトランジスタのゲートソース間電圧Ｖccsgs が大きくなることにより、高輝度光が入射していない垂直信号線ＳＬ-V(j＋k)では、通常時よりも大きな電流が流れる。
（５）：（４）の状態となる結果、電流が増大すると、画素Ｐ(i,j＋k)内の増幅トランジスタのゲートソース間電圧Ｖgsも通常光のときよりも大きくなり、それに伴って信号の値は通常時よりも大きくなってしまう（画像としては明るくなる）。

したがって、通常時には、黒として画像に映し出されていた暗部領域、つまり、高輝度光が入射された領域の左右の領域が、高輝度光入射時には、黒よりも明るくなった状態で画像に映し出されてしまうことになる。結果として高輝度光が入射した左右行方向に明るい帯状の横すじが観測されてしまう。

この高輝度光入射時の横すじ現象に対して、例えば特許文献１では、垂直信号線の電圧をクリップするようなクリップ回路を別途設けて、光の信号の読み出し期間に所定の電圧で垂直信号線をクリップし、電流源の動作範囲を逸脱しないように垂直信号線の電圧を制御するような提案がなされている。
特開２００１−２３０９７４

ところで、上記特許文献１開示のクリップ回路を設けることにより、高輝度光入射時の横筋現象は回避することができる。しかし、上記文献開示のものにおいては、以下に示す課題に十分な考慮がなされていない。
第１に、クリップ回路の動作閾値が一定なのに対し、画素内の増幅トランジスタのゲートソース間電圧には各画素毎にばらつきがあるため、同じ光量の光が入射しても出力が画素毎に異なった値を持つ。したがって、クリップ回路内のトランジスタのゲートソース間電圧と、光の信号を読み出している画素の増幅トランジスタのゲートソース間電圧が違うことにより、まったく同じ光量の光が入射しても、クリップされる列と、クリップされない列とが生じ、列毎にばらつきが生じてしまう。
第２に、クリップ回路が動作した場合、クリップ回路内のトランジスタのゲートソース間電圧と画素の増幅トランジスタのゲートソース間電圧とが異なるために、ＣＤＳ回路を通しても画素の増幅トランジスタのゲートソース間電圧のばらつきが除去できず、ノイズが増加してしまう。
第３に、高輝度入射時の横すじ現象を防止するために、新たに別個の回路を設けねばならず、チップ面積の増大に繋がる。

本発明は、従来のクリップ回路を設けた固体撮像装置における上記問題点を解消するためになされたものであり、別途にクリップ回路を設けることなくクリップ動作を行うことができ、且つクリップ動作の閾値を画素毎で異ならないようにし、更にクリップ動作が行われたときも画素のゲートソース間電圧のばらつきを最小限に抑えることができるようにした固体撮像装置を提供することを目的とする。

上記課題を解決するため、請求項１に係る発明は、入射光を信号電荷に変換する光電変換手段、前記信号電荷を蓄積する蓄積部、該蓄積部に前記信号電荷を転送する転送手段、前記蓄積部に蓄積された前記信号電荷を増幅して画素信号として出力する増幅手段、及び電源ラインに保持された電位を前記蓄積部に供給して該蓄積部をリセットするリセット手段を有する画素が複数、行列状に２次元に配列されると共に、他端が接地された定電流源の一端に一端が接続され、前記画素信号が出力される、列毎に設けられた出力信号線を有する画素部と、同一の前記出力信号線に接続された第１の前記画素と第２の前記画素との内、前記入射光に応じた画素信号が読み出される対象の前記画素を前記第１の画素とし、前記第１の画素の位置に応じて設定される非対象の前記画素を前記第２の画素として、前記第１の画素から前記出力信号線への前記画素信号の出力時、前記第２の画素から前記出力信号線への出力を用い、前記定電流源の一端と他端との間の電位差が、前記定電流源が動作可能な範囲に保持されるように制御する制御手段とを有して、固体撮像装置を構成するものである。

請求項２に係る発明は、請求項１に係る固体撮像装置において、前記制御手段は、前記第２の画素を前記第１の画素の近傍に設定することを特徴とするものである。

請求項３に係る発明は、請求項１に係る固体撮像装置において、前記制御手段は、前記第２の画素内の前記リセット手段を駆動させたときの出力を、前記第２の画素から前記出力信号線に出力させることを特徴とするものである。

請求項４に係る発明は、請求項３に係る固体撮像装置において、前記画素部は、前記画素の前記電源ラインの電位が行毎に前記制御手段により変更可能であり、前記制御手段は、前記第１の画素に係る前記電源ラインに対しては前記入射光に応じた画素信号の読み出しに対応した第１の電位を、前記第２の画素に係る前記電源ラインに対しては前記定電流源に対する動作保持制御に対応した第２の電位を、各々設定することを特徴とするものである。

請求項５に係る発明は、請求項１に係る固体撮像装置において、前記制御手段は、前記第１の画素から前記出力信号線への前記画素信号の出力終了タイミングよりも、前記第２の画素から前記出力信号線への出力終了タイミングを遅らせることを特徴とするものである。

請求項６に係る発明は、請求項３に係る固体撮像装置において、前記画素部は、全画素の前記電源ラインが、前記制御手段により電位が変更可能な単一の電源に共通に接続されており、前記制御手段は、前記第２の画素内の前記リセット手段を駆動させるタイミングを第１のタイミングとしたとき、前記第１の画素のリセット手段を前記第１のタイミングとは異なる第２のタイミングにて駆動させると共に、前記電源の電位を前記第１のタイミングにおいては前記定電流源に対する動作保持制御に対応した第２の電位に、前記第２のタイミングにおいては前記入射光に応じた画素信号の読み出しに対応した第１の電位に、各々変更することを特徴とするものである。

請求項７に係る発明は、請求項４に係る固体撮像装置において、前記制御手段は、前記第１の画素から前記出力信号線への前記画素信号の出力後も、前記第２の画素の前記電源ラインの電位を前記定電流源に対する動作保持制御に対応した電位に維持すると共に、前記リセット手段を駆動させたままにすることを特徴とするものである。

本発明によれば、画素部の第１の画素の画素信号の出力時に、第１の画素と同一の出力信号線に接続された第２の画素の出力を用いて、出力信号線の一端に接続された定電流源が動作可能な範囲に保持されるように構成しているので、別個のクリップ回路を設けずに、ばらつきを抑えた、高輝度光入射時の横筋現象を効果的に抑制できる固体撮像装置を実現することができる。

次に、本発明を実施するための最良の形態について説明する。

本発明は、別個のクリップ回路を設けずに、画素部の画素の出力を用いて高輝度光入射時の横筋現象の発生を抑圧するものであるが、特に、近接画素同士の増幅トランジスタのゲートソース間電圧は製造プロセス上近い値を取ることを利用し、抑圧動作のばらつきを抑えるものである。すなわち，常に光の信号を読み出す画素と近接するように、クリップ電圧を生成する画素を選択し、増幅トランジスタのゲートソース間電圧の値が近いことを利用して高輝度光入射時の横すじ現象防止のためのクリップ電圧を生成するものである。

（実施例１）
次に、具体的な実施例１について説明する。この実施例１は、クリップ電圧生成用画素を信号読み出し画素の近傍の画素とし、読み出し画素（行）の移動に応じて、同一の垂直信号線ＳＬ-V(j) に接続されたクリップ電圧生成用画素（行）も対応して移動させるようにし、これにより全画素の光信号の読み出しに亘って、クリップ電圧生成用画素と光信号読み出し画素における増幅トランジスタのゲートソース間電圧Ｖgsの値を近づけるようにするものである。

図１は、実施例１に係るＭＯＳ型固体撮像装置のブロック構成図で、図10に示した従来例と同一又は対応する構成要素には同一符号を付して示し、その説明を一部省略する。この実施例１においても、画素Ｐ(i,j) （ｉ，ｊは整数）は２次元アレイ状に配置されており、図10に示した従来例と異なる点は、各画素への画素電源Ｖdd(i) を行毎に可変できるようにした点であり、それ以外の構成は図10に示した従来例と同じであり、またＣＤＳ回路ＣＤＳ(j) の構成も、図12に示した従来例のものと同じである。図２は、図１における画素Ｐ(i,j) の構成を示す回路構成図であり、図11に示した従来例とは画素電源Ｖdd(i) が行毎に可変できるようになっている点以外は同じ構成である。

図３の（Ａ），（Ｂ）は、クリップ電圧生成用画素が信号読み出し画素の移動に応じて移動する態様を示す模式図である。図３の（Ａ）は、３行目の画素行の画素が光信号読み出し画素で、同一の垂直信号線ＳＬ-V(j) に接続された２行目の画素行の画素がクリップ電圧生成用画素となっており、図３の（Ｂ）は、信号読み出し画素行が４行目に移動し、その移動に伴いクリップ電圧生成用画素行を同一の垂直信号線ＳＬ-V(j) に接続された３行目に移動させた態様を示している。このようにクリップ電圧生成用画素を信号読み出し画素の近傍になるように移動させることにより、光信号読み出し画素とクリップ電圧生成用画素の増幅トランジスタのゲートソース間電圧Ｖgsが近い値となる。図３の（Ａ），（Ｂ）では、光信号の読み出しが終了した後の画素を利用して、クリップ電圧を生成している。

図４は、実施例１において画素電源Ｖdd(i) を行毎に独立に変化するように駆動させている態様を示す一部省略ブロック構成図で、ｉ行目の信号読み出し画素行に対して画素電源Ｖdd(i) を印加し、（ｉ−１）行目のクリップ電圧生成用画素行に対して画素電源Ｖdd(i) とは異なる画素電源Ｖdd(i−1)を印加させている態様を示している。

次に、画素信号の読み出し動作を図５に示すタイミングチャートに基づいて説明する。まず信号読み出し画素Ｐ(i,j) においては、画素電源Ｖdd(i) として電源電圧Ｖddが印加され、クリップ電圧生成用画素Ｐ(i−1,j)では画素電源Ｖdd(i−1)として電源電圧ＶddよりＶa 低い電圧（Ｖdd−Ｖa ）が印加される。時刻ｔ１において、信号読み出し画素Ｐ(i,j) に対するセレクトパルスφＳＥ(i) 及びリセットパルスφＲＳ(i) がＨレベルになると、フローティングディフュージョン部の電圧Ｖfd(i,j) が電源電圧Ｖddに固定され、垂直信号線ＳＬ-V(j) の電圧Ｖsl-v(j) は、Ｖrs(1) ＝Ｖdd−Ｖgs(1) となる。ここで、Ｖgs(1) は信号読み出し画素Ｐ(i,j) の増幅トランジスタのゲートソース間電圧である。また、時刻ｔ１ではＣＤＳ回路のクランプパルスφＣＬ及びサンプルホールドパルスφＳＨもＨレベルとなっている。

次いで、時刻ｔ２において信号読み出し画素Ｐ(i,j) の転送パルスφＴＸ(i) をＨレベルとすると、信号読み出し画素のフローティングディフュージョン部はフォトダイオードの蓄積電荷により電圧が下がり、Ｖfd(i,j) ＝Ｖfdsig となる。この時刻ｔ２で、クリップ電圧生成用画素Ｐ(i−1,j)においては、セレクトパルスφＳＥ(i−1)及びリセットパルスφＲＳ(i−1)がＨレベルとなり、これによりフローティングディフュージョン部の電圧は、Ｖdd−Ｖa に固定される。なお、時刻ｔ２においてはＣＤＳ回路のクランプパルスφＣＬがＬレベルとなり、その時点における垂直信号線ＳＬ-V(j) の電圧Ｖsl-V(j) ＝Ｖdd−Ｖgs(1) がクランプされる。

信号読み出し画素Ｐ(i,j) におけるフォトダイオードからの蓄積電荷の転送により、クリップ電圧生成用画素によるクリップ電圧を生成させない場合には、垂直信号線ＳＬ-V(j) の電圧Ｖsl-v(j) はＶsig まで低下するが、クリップ電圧生成用画素により垂直信号線ＳＬ-V(j) の電圧Ｖsl-v(j) は、Ｖsig'＝Ｖclip＝〔（Ｖdd−Ｖa)−Ｖgs(2) 〕にクリップされ、垂直信号線ＳＬ-V(j) に接続された定電流源ＣＣＳ(j) が非飽和領域に入らず、横すじ現象は抑圧される（Ｖclipは定電流源ＣＣＳ(j) が非飽和領域に入らない値）。時刻ｔ３において、信号読み出し画素Ｐ(i,j) ではセレクトパルスφＳＥ(i) がＬレベルとなり、クリップ電圧生成用画素Ｐ(i−1,j)ではセレクトパルスφＳＥ(i−1)及びリセットパルスφＲＳ(i−1)がＬレベルとなると共に、ＣＤＳ回路のサンプルホールドパルスφＳＨがＬレベルとなり、ＣＤＳ回路による処理が行われる。

上記クリップ動作において、信号読み出し画素の出力がクリップされるか、クリップされないかは、次式（１）のＶerr の値で決定され、Ｖerr ＞０の場合、読み出し画素の出力はＶclipでクリップされる。但し（１）式において、Ｖgs(1) は信号読み出し画素の増幅トランジスタのゲートソース間電圧、Ｖgs(2) はクリップ電圧生成用画素の増幅トランジスタのゲートソース間電圧、Ｖrs(1) は読み出し画素のリセットレベル、クリップ電圧Ｖclipは電流源ＣＣＳ(j) が非飽和領域に入らない電圧、Ｖrs-sigは信号出力である。

Ｖerr ＞０でクリップ動作有効。
Ｖerr ＝Ｖclip−Ｖsig
＝｛Ｖdd−Ｖa −Ｖgs(2) ｝−｛Ｖdd−Ｖgs(1) −Ｖrs-sig｝
＝−Ｖa −Ｖgs(2) ＋Ｖgs(1) ＋Ｖrs-sig
＝−Ｖgs(2) ＋Ｖgs(1) ＋const （但し、Ｖa ，Ｖrs-sig＝const ）
＝const 〔但し、Ｖgs(2) ＝Ｖgs(1) 〕 ・・・・・・・・・・・・・（１）

本実施例においては、読み出し画素と同一の垂直信号線ＳＬ-V(j) に接続されている隣接画素をクリップ電圧生成用画素として利用しているので、両画素の増幅トランジスタのゲートソース間電圧Ｖgsはほぼ同じ値であり〔Ｖgs(2) ＝Ｖgs(1) 〕、上記（１）式のＶerr が増幅トランジスタのゲートソース間電圧Ｖgsに依存しない定数であることがわかる。したがって、クリップする閾値は増幅トランジスタのゲートソース間電圧Ｖgsに依存しない。

クリップ動作が有効となった場合の信号出力Ｖrs-sig' を次式（２）に示す。
Ｖrs-sig' ＝Ｖrs(1) −Ｖclip
＝｛Ｖdd−Ｖgs(1) ｝−｛Ｖdd−Ｖa −Ｖgs(2) ｝
＝Ｖa ＋Ｖgs(2) −Ｖgs(1)
＝Ｖa 〔但し、Ｖgs(2) ＝Ｖgs(1) 〕 ・・・・・・・・・・・・（２）

本実施例においては、信号読み出し画素と同一の垂直信号線ＳＬ-V(j) に接続されている隣接画素をクリップ電圧生成用画素として利用しているので、両画素の増幅トランジスタのゲートソース間電圧Ｖgsはほぼ同じ値であり〔Ｖgs(2) ＝Ｖgs(1) 〕、上記（２）式の信号出力Ｖrs-sig' は Ｖa のみの値となり、増幅トランジスタのゲートソース間電圧Ｖgs分が消去されて、Ｖgsに起因するノイズが軽減される。

（実施例２）
次に、実施例２について説明する。図６は実施例２に係る固体撮像装置の一部省略した構成を示すブロック図である。ここでは、２次元状に画素を配列してなる画素部として、説明を簡単にするため、３行３列部分のみを示しており、ｉ行の画素行は信号読み出し画素行、（ｉ−１）行の画素行はクリップ電圧生成用画素行、（ｉ−２）行の画素行は非読み出し画素行としている場合を示している。図７は、図６に示した画素部を構成する単位画素の画素構成を示す回路構成図であり、各単位画素は、実施例１の画素における選択トランジスタを備えておらず、フォトダイオードＰＤ(i,j) 、フローティングディフュージョン部ＦＤ(i,j) 、転送トランジスタＭtr(i,j) 、増幅トランジスタＭsf(i,j) 、リセットトランジスタＭrs(i,j) とから構成されており、列方向に配列されている画素の増幅トランジスタの一端がそれぞれ垂直信号線ＳＬ-V(j) に共通に接続されている。そして、各画素共通に接続された電源ラインへの画素電源φＶddは、電源電圧Ｖddとクリップ電圧（Ｖdd−Ｖa ）とクリップ電圧より低い電圧（Ｖdd−Ｖa −Ｖb ）の３電位にパルス的に駆動されるようになっている。その他の構成については実施例１と同様である。

図８は、上記構成の実施例２に係る固体撮像装置の動作を説明するためのタイミングチャートである。この実施例の動作が実施例１の動作と異なる点は、画素を３トランジスタ構成とし、画素電源φＶddを３電位にパルス的に駆動するようにしていることに基づく、次の動作のみである。すなわち、非読み出し画素行となる画素行〔(i−2)行〕への画素電源φＶddは、クリップ電圧（Ｖdd−Ｖa ）より低い電圧（Ｖdd−Ｖa −Ｖｂ）にして、非読み出し画素行の画素出力を垂直信号線ＳＬ-V(j) へ出力させないようにし、読み出し行の信号読み出しに影響を与えないようにしている。

このように構成した場合も、実施例１と同様に、信号読み出し画素行とクリップ電圧生成用画素行とを順次移動させることにより、横すじ現象の阻止された画像信号が得られる。そして、本実施例においては、全画素行への画素電源φＶddをパルス的に駆動するようにしているので、各画素行を制御する画素電源の数を減らすことができ、構成が簡単になるという利点が得られる。

本発明に係る固体撮像装置の実施例１の構成を示す概略ブロック図である。 図１に示した実施例１における画素の構成を示す回路構成図である。 クリップ電圧生成用画素行が信号読み出し画素行の移動に応じて移動する態様を示す説明図である。 図１に示した実施例１において画素電源Ｖdd(i) を行毎に独立に変化するように駆動させている態様を示す。 図１に示した実施例１において画素信号の読み出し動作を説明するためのタイミングチャートである。 本発明に係る固体撮像装置の実施例２の構成を示す一部省略ブロック図である。 図６に示した実施例２における画素の構成を示す回路構成図である。 図６に示した実施例２の動作を説明するためのタイミングチャートである。 中央付近に高輝度光が入射したときに横すじ現象が発生した態様を示す説明図である。 従来のＭＯＳ型イメージセンサの概略構成を示すブロック図である。 図10に示したＭＯＳ型イメージセンサにおける画素の構成を示す回路構成図である。 図10に示したＭＯＳ型イメージセンサにおけるＣＤＳ回路の構成を示す回路構成図である。 図10に示したＭＯＳ型イメージセンサに高輝度光が入射したときの動作を示す説明図である。

符号の説明

101 垂直走査回路
102 水平走査回路
103 制御信号発生回路

Claims (7)

1. 入射光を信号電荷に変換する光電変換手段、前記信号電荷を蓄積する蓄積部、該蓄積部に前記信号電荷を転送する転送手段、前記蓄積部に蓄積された前記信号電荷を増幅して画素信号として出力する増幅手段、及び電源ラインに保持された電位を前記蓄積部に供給して該蓄積部をリセットするリセット手段を有する画素が複数、行列状に２次元に配列されると共に、他端が接地された定電流源の一端に一端が接続され、前記画素信号が出力される、列毎に設けられた出力信号線を有する画素部と、
   同一の前記出力信号線に接続された第１の前記画素と第２の前記画素との内、前記入射光に応じた画素信号が読み出される対象の前記画素を前記第１の画素とし、前記第１の画素の位置に応じて設定される非対象の前記画素を前記第２の画素として、前記第１の画素から前記出力信号線への前記画素信号の出力時、前記第２の画素から前記出力信号線への出力を用い、前記定電流源の一端と他端との間の電位差が、前記定電流源が動作可能な範囲に保持されるように制御する制御手段とを有する固体撮像装置。
2. 前記制御手段は、前記第２の画素を前記第１の画素の近傍に設定することを特徴とする請求項１に係る固体撮像装置。
3. 前記制御手段は、前記第２の画素内の前記リセット手段を駆動させたときの出力を、前記第２の画素から前記出力信号線に出力させることを特徴とする請求項１に係る固体撮像装置。
4. 前記画素部は、前記画素の前記電源ラインの電位が行毎に前記制御手段により変更可能であり、前記制御手段は、前記第１の画素に係る前記電源ラインに対しては前記入射光に応じた画素信号の読み出しに対応した第１の電位を、前記第２の画素に係る前記電源ラインに対しては前記定電流源に対する動作保持制御に対応した第２の電位を、各々設定することを特徴とする請求項３に係る固体撮像装置。
5. 前記制御手段は、前記第１の画素から前記出力信号線への前記画素信号の出力終了タイミングよりも、前記第２の画素から前記出力信号線への出力終了タイミングを遅らせることを特徴とする請求項１に係る固体撮像装置。
6. 前記画素部は、全画素の前記電源ラインが、前記制御手段により電位が変更可能な単一の電源に共通に接続されており、前記制御手段は、前記第２の画素内の前記リセット手段を駆動させるタイミングを第１のタイミングとしたとき、前記第１の画素のリセット手段を前記第１のタイミングとは異なる第２のタイミングにて駆動させると共に、前記電源の電位を前記第１のタイミングにおいては前記定電流源に対する動作保持制御に対応した第２の電位に、前記第２のタイミングにおいては前記入射光に応じた画素信号の読み出しに対応した第１の電位に、各々変更することを特徴とする請求項３に係る固体撮像装置。
7. 前記制御手段は、前記第１の画素から前記出力信号線への前記画素信号の出力後も、前記第２の画素の前記電源ラインの電位を前記定電流源に対する動作保持制御に対応した電位に維持すると共に、前記リセット手段を駆動させたままにすることを特徴とする請求項４に係る固体撮像装置。

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