JP2009196361A - 駆動装置、ｌｅｄアレイ、ｌｅｄヘッド、及びこれらを備えた画像形成装置 - Google Patents

駆動装置、ｌｅｄアレイ、ｌｅｄヘッド、及びこれらを備えた画像形成装置 Download PDF

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Abstract

【課題】、発光素子の配列方向とは垂直方向の小型化を図ることで、駆動装置、ＬＥＤアレイ、ＬＥＤヘッド、及びこれらを備える画像形成装置の小型化を図ることを目的とする。
【解決手段】このＬＥＤアレイは、等間隔に配列されたＮ個（Ｎ：４の倍数）のＬＥＤ素子を４個の群に分割して時分割駆動させるＬＥＤアレイにおいて、ＬＥＤ素子の配列方向における任意の方向から（１＋ｎ×４）番目（ｎ：整数）、（２＋ｎ×４）番目、（３＋ｎ×４）番目、（Ｎ−ｎ×４）番目にある各ＬＥＤ素子群と、配線材を介して接続されたカソード端子パッドＫ２１〜Ｋ２４を備え、これらカソード端子パッドＫ２１〜Ｋ２４が、配列されたＬＥＤ素子に沿って配列された電極パッドアレイを形成することを特徴とする。
【選択図】 図２３

Description

本発明は、駆動装置、ＬＥＤアレイ、ＬＥＤヘッド、及びこれらを備えた画像形成装置に関する。
従来、プリンタを始めとする電子写真方式の画像形成装置は、例えばＬＥＤ（Light Emitting Diode）素子等の発光素子を複数個配列して製造した発光素子アレイチップ、及びこれに対応する駆動装置を一組とし、これらを複数個配列した露光ヘッドを備える。このとき、発光素子アレイチップと駆動装置は、露光ヘッド全体の小型化を図るべく、駆動素子の配列方向と垂直方向に配列されている。
近年、この様な画像形成装置に対しては高画質化が望まれており、これに応じて露光ヘッドに用いられる発光素子、及び駆動素子の構造を高密度化が施され、さらにこれらを相互に接続するために電極パッド間のピッチの狭小化も著しく進んでいる。この様な発光素子アレイ、又は駆動回路としては、特許文献１及び特許文献２に記載された発明がある。
特開２００１−１３８５６７公報 特開平１０−３５０１１公報
具体的には、この特許文献１に記載された駆動回路は、駆動装置の一辺に発光素子アレイチップと接続する為の電極パッドを、他辺に電源や制御信号の電極パッドを配列することで、ワイヤポンディング等を行う為の間隔を設ける構成としている。
また、特許文献２に記載された発光素子アレイは、駆動回路と発光素子アレイチップのアノード端子側とを接続する配線、又はカソード端子側とを接続する配線を、マトリクス状に形成することで、電極パッドの数を減らす構成とし、各々の駆動回路の制御によって、目的の発光素子のみを駆動する構成としている。
しかしながら、上述の技術では、発光素子の配列方向の電極パッド間のピッチの狭小化を望むことができるが、発光素子アレイ、及び駆動装置の配列方向、すなわち駆動素子の配列方向とは垂直方向への小型化を図ることはできないという問題があった。
そこで、本発明はこの様な実情に鑑みてなされたものであり、上述の様な駆動回路において、発光素子の配列方向とは垂直方向の小型化を図ることで、駆動装置、ＬＥＤアレイ、ＬＥＤヘッド、及びこれらを備える画像形成装置の小型化を図ることを目的とする。
そこで本発明の第１の態様に係るＬＥＤアレイは、等間隔に配列されたＮ個（Ｎ：４の倍数）のＬＥＤ素子を４個の群に分割して時分割駆動させるＬＥＤアレイにおいて、前記ＬＥＤ素子の配列方向における任意の方向から（１＋ｎ×４）番目（ｎ：整数）にあるＬＥＤ素子からなり一方の電極が第１配線材によって互いに接続された第１群のＬＥＤ素子と、前記第１配線材を介して接続された第１電極パッドと、前記任意の方向から（Ｎ−ｎ×４）番目にあるＬＥＤ素子からなり一方の電極が第２配線材によって互いに接続された第２群のＬＥＤ素子と、前記第２配線材を介して接続された第２電極パッドと、前記任意の方向から（３＋ｎ×４）番目にあるＬＥＤ素子からなり一方の電極が第３配線材によって互いに接続された第３群のＬＥＤ素子と、前記第３配線材を介して接続された第３電極パッドと、前記任意の方向から（２＋ｎ×４）番目にあるＬＥＤ素子からなる第４群のＬＥＤ素子のうち、一方の電極が第４の配線材によって互いに接続されたＮ／２番目より前のＬＥＤ素子と、前記第４配線材を介して接続された第４電極パッドと、前記第４群のＬＥＤ素子のうち、一方の電極が第５の配線材によって互いに接続されたＮ／２番目より後のＬＥＤ素子と、前記第５配線材を介して接続された第５電極パッドとを備え、前記第１電極パッド乃至前記第５電極パッドは、前記任意の方向から前記第１電極パッド、前記第４電極パッド、前記第３電極パッド、前記第５電極パッド、及び前記第２電極パッドの順で、前記配列されたＬＥＤ素子に沿って配列された電極パッドアレイを形成し、前記第１配線材は、前記第１群のＬＥＤ素子のうち、前記任意の方向から１番目にあるＬＥＤ素子との接続部から前記第１電極パッドの方向に延在して前記第１電極パッドと前記第１群のＬＥＤ素子とを接続し、前記第２配線材は、前記第１配線材と前記電極パッドアレイとの間に配設され、前記前記第２群のＬＥＤ素子のうち前記任意の方向からＮ番目にあるＬＥＤ素子との接続部から前記第２電極パッドの方向に延在して前記第２電極パッドと前記第２群のＬＥＤ素子とを接続し、前記第３配線材は、前記第２配線材と前記電極パッドアレイとの間に配設され、前記第４配線材と前記第５配線材との間から前記第３電極パッドの方向に延在して前記第３電極パッドと前記第３群のＬＥＤ素子とを接続し、前記第４配線材及び前記第５配線材は、前記第３配線材と前記電極パッドアレイとの間に配設されていることを特徴とする。
本発明の第２の態様に係るＬＥＤアレイは、等間隔に配列されたＮ個（Ｎ：８の倍数）のＬＥＤ素子を８個の群に分割して時分割駆動させるＬＥＤアレイにおいて、前記ＬＥＤ素子の配列方向における任意の方向から（１＋ｎ×８）番目（ｎ：整数）にあるＬＥＤ素子からなり一方の電極が第１配線材によって互いに接続された第１群のＬＥＤ素子と、前記第１配線材を介して接続された第１電極パッドと、前記ＬＥＤ素子の配列方向における前記任意の方向から（Ｎ−ｎ×８）番目にあるＬＥＤ素子からなり一方の電極が第２配線材によって互いに接続された第２群のＬＥＤ素子と、前記第２配線材を介して接続された第２電極パッドと、前記ＬＥＤ素子の配列方向における前記任意の方向から（２＋ｎ×８）番目にあるＬＥＤ素子からなり一方の電極が第３配線材によって互いに接続された第３群のＬＥＤ素子と、前記第３配線材を介して接続された第３電極パッドと、前記ＬＥＤ素子の配列方向における任意の方向から（Ｎ−１−ｎ×８）番目にあるＬＥＤ素子からなり一方の電極が第４配線材によって互いに接続された第４群のＬＥＤ素子と、前記第４配線材を介して接続された第４電極パッドと、前記ＬＥＤ素子の配列方向における任意の方向から（３＋ｎ×８）番目にあるＬＥＤ素子からなり一方の電極が第５配線材によって互いに接続された第５群のＬＥＤ素子と、前記第５配線材を介して接続された第５電極パッドと、前記ＬＥＤ素子の配列方向における前記任意の方向から（４＋ｎ×８）番目にあるＬＥＤ素子からなる第６群のＬＥＤ素子のうち、一方の電極が第６配線材によって互いに接続されたＮ／２番目より前のＬＥＤ素子と、前記第６配線材を介して接続された第６電極パッドと、前記第６群のＬＥＤ素子のうち、一方の電極が第７配線材によって互いに接続されたＮ／２番目より後のＬＥＤ素子と、前記第７配線材を介して接続された第７電極パッドと、前記ＬＥＤ素子の配列方向における任意の方向から（６＋ｎ×８）番目にあるＬＥＤ素子からなる第７群のＬＥＤ素子のうち、一方の電極が第８配線材によって互いに接続されたＮ／４番目より前のＬＥＤ素子と、前記第８配線材を介して接続された第８電極パッドと、前記第７群のＬＥＤ素子のうち、一方の電極が第９配線材によって互いに接続されたＮ／４番目より後、且つＮ／２番目より前のＬＥＤ素子と、前記第９配線材を介して接続された第９電極パッドと、前記第７群のＬＥＤ素子のうち、一方の電極が第１０配線材によって互いに接続されたＮ／２番目より後、且つ３Ｎ／４番目より前のＬＥＤ素子と、前記第１０配線材を介して接続された第１０電極パッドと、前記第７群のＬＥＤ素子のうち、一方の電極が第１１配線材によって互いに接続された３Ｎ／４番目より後のＬＥＤ素子と、前記第１１配線材を介して接続された第１１の電極パッドと、前記ＬＥＤ素子の配列方向における前記任意の方向から（５＋ｎ×８）番目にあるＬＥＤ素子からなる第８群のＬＥＤ素子のうち、一方の電極が第１２配線材によって互いに接続されたＮ／８より前のＬＥＤ素子と、前記第１２配線材を介して接続された第１２電極パッドと、前記第８群のＬＥＤ素子のうち、一方の電極が第１３の配線材によって互いに接続されたＮ／８番目より後ろ、且つＮ／４番目より後のＬＥＤ素子と、前記第１３配線材を介して接続された第１３電極パッドと、前記第８群のＬＥＤ素子のうち、一方の電極が第１４の配線材によって互いに接続されたＮ／４番目より後ろ、且つ３Ｎ／８番目より前のＬＥＤ素子と、前記第１４配線材を介して接続された第１４電極パッドと、前記第８群のＬＥＤ素子のうち、一方の電極が第１５の配線材によって互いに接続された３Ｎ／８番目より後ろ、且つＮ／２番目より前のＬＥＤ素子と、前記第１５配線材を介して接続された第１５電極パッドと、前記第８群のＬＥＤ素子のうち、一方の電極が第１６の配線材によって互いに接続されたＮ／２番目より後ろ、且つ５Ｎ／８番目より前のＬＥＤ素子と、前記第１６配線材を介して接続された第１６電極パッドと、前記第８群のＬＥＤ素子のうち、一方の電極が第１７の配線材によって互いに接続された５Ｎ／８番目より後ろ、且つ３Ｎ／４番目より前のＬＥＤ素子と、前記第１７配線材を介して接続された第１７電極パッドと、前記第８群のＬＥＤ素子のうち、一方の電極が第１８の配線材によって互いに接続された３Ｎ／４番目より後ろ、且つ７Ｎ／８番目より前のＬＥＤ素子と、前記第１８配線材を介して接続された第１８電極パッドとを備え、前記第１電極パッド乃至前記第１８電極パッドは、前記任意の方向から前記第１電極パッド、前記第３電極パッド、前記第１１電極パッド、前記第７電極パッド、前記第１２電極パッド、前記第５電極パッド、前記第１３電極パッド、前記第８電極パッド、前記第１４電極パッド、前記第４電極パッド、前記第１５電極パッド、前記第９電極パッド、前記第１６電極パッド、前記第６電極パッド、前記第１７電極パッド、前記第１０電極パッド、前記第１８電極パッド、前記第３電極パッド、及び前記第２電極パッドの順で、前記配列されたＬＥＤ素子に沿って配列された電極パッドアレイを形成し、前記第１配線材は、前記第１群のＬＥＤ素子のうち、前記任意の方向から１番目にあるＬＥＤ素子との接続部から前記第１電極パッドの方向に延在して前記第１電極パッドと前記第１群のＬＥＤ素子とを接続し、前記第２配線材は、前記第１配線材と前記電極パッドアレイの間に配設され、前記第２群のＬＥＤ素子のうち、前記任意の方向からＮ番目にあるＬＥＤ素子との接続部から前記第２電極パッドの方向に延在して前記第２電極パッドと前記第２群のＬＥＤ素子とを接続し、前記第３配線材は、前記第２配線材と前記電極パッドアレイの間に配設され、前記第３群のＬＥＤ素子のうち、前記任意の方向から２番目にあるＬＥＤ素子との接続部から前記第３電極パッドの方向に延在して前記第３電極パッドと前記第３群のＬＥＤ素子とを接続し、前記第４配線材は、前記第３配線材と前記電極パッドアレイの間に配設され、前記第４群のＬＥＤ素子のうち、前記任意の方向から（Ｎ−１）番目にあるＬＥＤ素子との接続部から前記第４電極パッドの方向に延在して前記第４電極パッドと前記第４群のＬＥＤ素子とを接続し、前記第５配線材は、前記第４配線材と前記電極パッドアレイの間に配設され、前記第７配線材と前記第８配線材との間から前記第５電極パッドの方向に延在して前記第５電極パッドと前記第５群のＬＥＤ素子とを接続し、前記第６配線材は、前記第４配線材と前記電極パッドアレイの間に配設され、前記第９配線材と前記第１０配線材との間から前記第６電極パッドの方向に延在して前記第６電極パッドと前記５群のＬＥＤ素子とを接続し、前記第７配線材は、前記第５配線材と前記電極パッドアレイの間に配設され、前記第１１配線材と前記第１２配線材との間から前記第７電極パッドの方向に延在して前記第７電極パッドと前記第６群のＬＥＤ素子とを接続し、前記第８配線材は、前記第５配線材と前記電極パッドアレイの間に配設され、前記第１３配線材と前記第１４配線材との間から前記第８電極パッドの方向に延在して前記第８電極パッドと前記第６群のＬＥＤ素子とを接続し、前記第９配線材は、前記第５配線材と前記電極パッドアレイの間に配設され、前記第１５配線材と前記第１６配線材との間から前記第９電極パッドの方向に延在して前記第９電極パッドと前記第６群のＬＥＤ素子とを接続し、前記第１０配線材は、前記第５配線材と前記電極パッドアレイの間に配設され、前記第１７配線材と前記第１８配線材との間から前記第１０電極パッドの方向に延在して前記第１０電極パッドと前記第６群のＬＥＤ素子とを接続し、前記第１１配線材及び前記第１２配線材は、前記第７配線材と前記電極パッドアレイの間に配設され、前記第１３配線材及び前記第１４配線材は、前記第８配線材と前記電極パッドアレイの間に配設され、前記第１５配線材及び前記第１６配線材は、前記第９配線材と前記電極パッドアレイの間に配設され、前記第１７配線材及び前記第１８配線材は、前記第１０配線材と前記電極パッドアレイの間に配設されていることを特徴とする。
この様に、本発明によれば駆動装置全体として、発光素子の配列方向と垂直方向の小型化を図ることができる。
第１の実施の形態として示す画像形成装置のブロック図であり、画像形成装置の構成について説明する為の図である。 同画像形成装置のＬＥＤヘッドのブロック図であり、同ＬＥＤヘッドの構成について説明する為の図である。 同ＬＥＤヘッドのドライバのブロック図であり、同ドライバの構成について説明する為の図である。 同ドライバの回路図である。 同ドライバのメモリ回路の回路図であり、同メモリ回路の構成について説明する為の図である。 同ドライバのマルチプレクサ回路の回路図であり、同マルチプレクサ回路の構成について説明する為の図である。 同ドライバの駆動回路の回路図であり、同駆動回路の構成について説明する為の図である。 同ドライバの動作を示す図である。 図８の要部を拡大した図である。 図８の要部を拡大した図である。 従来用いられていたＬＥＤヘッドのドライバＩＣの上面図であり、同ＬＥＤヘッドの構成について説明する為の図である。 同ＬＥＤヘッドのドライバＩＣの回路図である。 従来用いられていたＬＥＤヘッドのドライバＩＣの上面図であり、同ＬＥＤヘッドの構成について説明する為の図である。 同ＬＥＤヘッドのＬＥＤアレイの上面図であり、同ＬＥＤアレイの構成について説明する為の図である。 同ＬＥＤアレイのＡＡ´断面の断面図である。 同ＬＥＤヘッドの側面図である。 同ＬＥＤヘッドの上面図である。 第１の実施の形態に係る画像形成装置に備えられたドライバＩＣの上面図であり、同ドライバＩＣの構成について説明する為の図である。 同画像形成装置のＬＥＤヘッドの側面図であり、同ＬＥＤヘッドの構成について説明する為の図である。 同ＬＥＤヘッドの上面図であり、同ＬＥＤヘッドの構成について説明する為の図である。 従来用いられていたＬＥＤヘッドの要部上面図であり、同ＬＥＤヘッドの構成について説明する為の図である。 第２の実施の形態に係るＬＥＤヘッドの要部上面図であり、同ＬＥＤヘッドの構成について説明する為の図である。 第３の実施の形態に係るＬＥＤアレイの要部上面図であり、同ＬＥＤアレイの構成について説明する為の図である。 同ＬＥＤヘッドが印刷データ信号を処理する際の動作を示す図である。 同ＬＥＤヘッドが印刷データ信号を処理する際の動作を示す図である。 同ＬＥＤヘッドが補正データ信号を処理する際の動作を示す図である。 図２６の要部を拡大した図である。 図２６の要部を拡大した図である。 図２６の要部を拡大した図である。 図２６の要部を拡大した図である。 図２６の要部を拡大した図である。 図２６の要部を拡大した図である。 図２６の要部を拡大した図である。 図２６の要部を拡大した図である。 第３の実施の形態の変形例を示す図であり、変形例として示すＬＥＤアレイの要部上面図である。 第４の実施の形態として示すＬＥＤヘッドの側面図であり、同ＬＥＤヘッドの構成について説明する為の図である。 同ＬＥＤヘッドの要部上面図である。 同ＬＥＤヘッドのＬＥＤアレイの要部上面図であり、同ＬＥＤアレイの構成について説明する為の図である。 同ＬＥＤヘッドのＬＥＤアレイの要部上面図であり、同ＬＥＤアレイの構成について説明する為の図である。 同ＬＥＤヘッドのＬＥＤアレイの要部上面図であり、同ＬＥＤアレイの構成について説明する為の図である。 同ＬＥＤヘッドのＬＥＤアレイの要部上面図であり、同ＬＥＤアレイの構成について説明する為の図である。 同ＬＥＤヘッドのＬＥＤアレイの要部上面図であり、同ＬＥＤアレイの構成について説明する為の図である。 同ＬＥＤヘッドのＬＥＤアレイの要部上面図であり、同ＬＥＤアレイの構成について説明する為の図である。 同ＬＥＤヘッドのＬＥＤアレイの要部上面図であり、同ＬＥＤアレイの構成について説明する為の図である。 同ＬＥＤヘッドのＬＥＤアレイの要部上面図であり、同ＬＥＤアレイの構成について説明する為の図である。 図３８に示すＬＥＤアレイの一部をさらに拡大した図である。 同ＬＥＤアレイのＢＢ´断面の断面図である。 第５の実施の形態として示すＬＥＤアレイの要部上面図であり、同ＬＥＤアレイの構成について説明する為の図である。 同ＬＥＤアレイのＣＣ´断面の断面図である。
以下、本発明を適用した具体的な実施の形態について図面を参照しながら詳細に説明する。
第１の実施の形態に係る画像形成装置は、図１に示す様に、図示せぬ情報処理装置から画像情報を受信し、用紙上に当該画像情報に基づく画像を形成する為に各部の制御を行う印刷制御部１を備える。印刷制御部１は、マイクロプロセッサ、ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）、入出力ポート、及びタイマ等によって構成されている。この様な印刷制御部１は、図示せぬ情報処理装置から入力された制御信号ＳＧ１、及びドットマップデータを一次元的に配列して構成されるビデオ信号ＳＧ２に基づいて画像形成装置全体のシーケンス制御を行う。具体的には、印刷制御部１は、制御信号ＳＧ１に基づいて、定着器温度センサ３を用いて、ヒータ５を内蔵する定着器７の表面温度を検出する。そして、印刷制御部１は、ここで検出した温度に基づいてヒータ５をオン／オフ制御することで、定着器７の表面温度を、現像剤画像を記録媒体としての用紙上に定着することが可能な温度に維持する。
また、画像形成装置は、図示せぬ像担持体を帯電させる帯電ローラ９、及び現像された現像剤画像を用紙上に転写する転写器１１を駆動する現像・転写プロセス用モータ１３を備える。この現像・転写プロセス用モータ１３は、帯電ローラ９、及び転写器１１を構成する各部に駆動力を入力する駆動源である。そして、この様な現像・転写プロセス用モータ１３は、ドライバ１５の制御のもと駆動する。そしてドライバ１５は、印刷制御部１の制御のもと、現像・転写プロセス用モータ１３の駆動を制御する。具体的には、印刷制御部１は、ドライバ１５を介して現像・転写プロセス用モータ１３を駆動すると共に、帯電ローラ９を帯電する帯電用高圧電源１７を用いて帯電ローラ９を帯電する。またこのとき印刷制御部１は、転写器１１を帯電する転写用高圧電源１９を用いて転写器１１を帯電する。
また、画像形成装置は、用紙を所定の媒体搬送経路に従って搬送する各部に駆動力を入力する用紙送りモータ２１を備える。そして、用紙送りモータ２１は、ドライバ２３の制御のもと駆動する。そしてドライバ２３は、印刷制御部１の制御のもと、用紙送りモータ２１を駆動する。具体的には、印刷制御部１は、用紙残量センサ２５を用いて図示せぬスタッカに堆積した用紙の残量を検出し、用紙サイズセンサ２７を用いて当該用紙のサイズを検出する。そして印刷制御部１は、これら検出結果に基づいて用紙の有無、及びサイズを識別し、ドライバ２３を用いて用紙送りモータ２１を駆動することで用紙を媒体搬送経路に従って搬送する。そして用紙が用紙入口センサ２９に到達すると、印刷制御部１は、用紙入口センサ２９の検出結果に基づいて、用紙が現像プロセスを実行する図示せぬ現像装置及び転写器１１の間を通過するタイミングを計測する。そして印刷制御部１は計測した結果に基づいて制御信号ＳＧ１を入力した情報処理装置に対して、ビデオ信号ＳＧ２の入力を要求するタイミング信号ＳＧ３を送信する。
情報処理装置からビデオ信号ＳＧ２が入力されると、印刷制御部１は、ビデオ信号ＳＧ２に基づいて印刷データ信号ＨＤ−ＤＡＴＡを生成し、当該印刷データ信号ＨＤ−ＤＡＴＡを、図示せぬ像担持体上にビデオ信号ＳＧ２に基づく潜像画像を露光するＬＥＤヘッド３１に入力する。ここで、情報処理装置から入力されるビデオ信号ＳＧ２は、用紙上に印刷される現像剤画像の１ライン分のビデオ信号である。そして情報処理装置は、画像形成装置からタイミング信号ＳＧ３が送信される度に、現像剤画像１ライン分のビデオ信号ＳＧ２を画像形成装置に送信する。
ＬＥＤヘッド３１は、１ドット分の潜像画像を露光するＬＥＤ素子を直線状に複数個配列して形成される。そして、印刷制御部１にビデオ信号ＳＧ２が入力されると、印刷制御部１は、ビデオ信号ＳＧ２に基づく印刷データ信号ＨＤ−ＤＡＴＡを生成し、ＬＥＤヘッド３１に入力する。また、印刷制御部１は、ＬＥＤヘッド３１に印刷データ信号ＨＤ−ＤＡＴＡを入力すると共に、ラッチ信号ＨＤ−ＬＯＡＤをＬＥＤヘッド３１に入力する。
また、印刷制御部１は、ラッチ信号ＨＤ−ＬＯＡＤに基づいて印刷データ信号ＨＤ−ＤＡＴＡがＬＥＤヘッド３１にラッチされた後、ＬＥＤヘッド３１に負論理のストローブ信号ＨＤ−ＳＴＢ−Ｎを入力することで、ＬＥＤヘッド３１が備える後述するＬＥＤ素子を発光制御する。
この様にしてＬＥＤヘッド３１が備える後述するＬＥＤ素子が発光し、像担持体上に潜像画像が露光されると、図示せぬ現像装置は当該潜像画像上に、所定のバイアス電圧を印加された現像剤を付着することで、当該像担持体上に現像剤画像を現像する。そして、当該像担持体上に現像された現像剤画像は、転写器１１によって用紙上に転写される。
その後、用紙は媒体搬送経路の下流方向に設けられた定着器７まで搬送される。定着器７は、ヒータ５が発する熱を用いて用紙上に転写された現像剤画像を溶解し、用紙上に定着する。そして、表面に現像剤画像が定着した用紙は、さらに媒体搬送経路の下流方向に搬送され、図示せぬスタッカ上に排出されることでユーザに提供される。
以下、ＬＥＤヘッド３１の構成について詳細な説明をする。
ＬＥＤヘッド３１は、例えばＡ４サイズの用紙に対応する潜像画像を露光することが可能な、６００ｄｐｉ（dot per inch）の解像度を持つ。そして、この様なＬＥＤヘッド３１は、４９９２個のＬＥＤ素子をアレイ状に配列して成る。尚、説明の便宜上、以下ではＬＥＤヘッド３１の一部の構成について詳細な説明をすることとする。
ＬＥＤヘッド３１は、図２に示す様に、ＬＥＤ素子を配列して成るＬＥＤチップＣＨＰ１，ＣＨＰ２，・・・，ＣＨＰ２６を備える。１個のＬＥＤチップＣＨＰ１，ＣＨＰ２，・・・，ＣＨＰ２６には、例えば１９２個のＬＥＤ素子ＬＥＤ１，ＬＥＤ２，・・・，ＬＥＤ１９２が配列されており、ＬＥＤヘッド３１は、例えばこの様なＬＥＤチップを２６個備える。また、ＬＥＤヘッド３１は、各ＬＥＤチップＣＨＰ１，ＣＨＰ２，・・・，ＣＨＰ２６を個々に制御する駆動装置としてのドライバＩＣ ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６を２６個備える。
ドライバＩＣ ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６は、印刷制御部１から入力された印刷データ信号ＳＧ１を受信し、印刷制御部１から入力されるクロック信号ＨＤ−ＣＬＫに基づきＬＥＤ素子ＬＥＤ１，ＬＥＤ２，・・・，ＬＥＤ１９２を時分割駆動する。また、ＬＥＤ素子ＬＥＤ１，ＬＥＤ２，・・・，ＬＥＤ１９２は、ＬＥＤヘッド３１の主走査方向に対して等ピッチで所定のプリント配線基板上に配設されている。また、ドライバＩＣ ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６は、略同一回路によって構成され、自身と隣接するドライバＩＣとカスケード接続されている。また、ドライバＩＣ ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６には、印刷制御部１からそれぞれ同期信号ＨＤ−ＨＳＹＮＣ、クロック信号ＨＤ−ＣＬＫ、ラッチ信号ＨＤ−ＬＯＡＤ、ストローブ信号ＨＤ−ＳＴＢ、及び基準電圧ＶＲＥＦが入力される、端子ＨＳＹＮＣ、端子ＣＬＫ、端子ＬＯＡＤ、端子ＳＴＢ、及び端子ＶＲＥＦを備える。
ドライバＩＣ ＤＲＶ１に入力されるビデオ信号ＳＧ１は、印刷データ信号ＨＤ−ＤＡＴＡ３〜０によって構成され、これら信号は、端子ＤＡＴＡＩ３〜０を通じて印刷制御部１からドライバＩＣ ＤＲＶ１に入力される。印刷データ信号ＨＤ−ＤＡＴＡ３〜０が入力されるデータ線の本数は４本であり、クロック信号ＨＤ−ＣＬＫに基づいて４ドット分の印刷データが同時にシフト入力される。またドライバＩＣ ＤＲＶ１、及びドライバＩＣ ＤＲＶ２が信号を出力する端子ＫＤＲＶは、Ｎ型ＭＯＳ（Metal-Oxide Semiconductor）トランジスタ３３，３４，３５，３６のゲート電極と接続される。このＮ型ＭＯＳトランジスタ３３，３４，３５，３６は、ＬＥＤ素子ＬＥＤ１，ＬＥＤ２，・・・，ＬＥＤ１９２を実質的に四組に分割し、時分割駆動をする為のスイッチ手段である。
具体的には、本実施の形態においてはＬＥＤ素子ＬＥＤ１，ＬＥＤ２，・・・，ＬＥＤ１９２を、データシフト方向の上流から１番目，５番目，・・・，１８５番目，１８９番目のＬＥＤ素子によって構成される第１群と、２番目，６番目，・・・，１８６番目，１９０番目のＬＥＤ素子によって構成される第２群と、３番目，７番目，・・・，１８７番目，１９１番目のＬＥＤ素子によって構成される第３群と、４番目，８番目，・・・，１８８番目，１９２番目のＬＥＤ素子によって構成される第４群の４つの群に分けて駆動する形態について説明するものである為、これら各群に属するＬＥＤ素子のコモンカソードのスイッチ端子を制御する為のドライバＩＣが４つ必要となる。そこで、ＬＥＤヘッド３１においては、ドライバＩＣ ＤＲＶ１の端子ＫＤＲＶから出力される駆動信号に基づいてＮ型ＭＯＳトランジスタ３６のゲート電極を制御することで第１群のＬＥＤ素子の駆動を制御し、ドライバＩＣ ＤＲＶ２の端子ＫＤＲＶから出力される駆動信号に基づいてＮ型ＭＯＳトランジスタ３５のゲート電極を制御することで第２群のＬＥＤ素子の駆動を制御し、図示せぬドライバＩＣ ＤＲＶ３の端子ＫＤＲＶから出力される駆動信号に基づいてＮ型ＭＯＳトランジスタ３４のゲート電極を制御することで第３群のＬＥＤ素子の駆動を制御し、図示せぬドライバＩＣ ＤＲＶ４の端子ＫＤＲＶから出力される駆動信号に基づいてＮ型ＭＯＳトランジスタ３３のゲート電極を制御することで第４群のＬＥＤ素子の駆動を制御する構成を備える。
一方、ＬＥＤアレイチップＣＨＰ１，ＣＨＰ２，・・・，ＣＨＰ２６は、ドライバＩＣ ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６と対応してドライバＩＣ ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６が配設されたプリント配線基板上に配設される。そして、ＬＥＤヘッド３１は、ＬＥＤアレイチップＣＨＰ１，ＣＨＰ２，・・・，ＣＨＰ２６及びドライバＩＣ ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６が、それぞれ互いに接続されて構成される。また、ＬＥＤアレイチップＣＨＰ１，ＣＨＰ２，・・・，ＣＨＰ２６においては、ｎ番目のＬＥＤ素子のアノード端子と、ｎ＋１番目のＬＥＤ素子のアノード端子と、ｎ＋２番目のＬＥＤ素子のアノード端子と、ｎ＋３番目のＬＥＤ素子のアノード端子とを接続し、この接続部がドライバＩＣ ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６の出力端子Ｄ０１，Ｄ０２，・・・，Ｄ０４８と接続されている。尚、ここでｎは、ｎ＝１，５，９，・・・によって表される整数である。また、ｎは、ｎ＝４ｍ−３（ｍ：正の整数）によって表すこともできる。
また、第１群のＬＥＤ素子のカソード端子は、当該ＬＥＤアレイチップＣＨＰ１，ＣＨＰ２，・・・，ＣＨＰ２６、又は隣接するＬＥＤアレイチップに配列された第１群に属するＬＥＤ素子のカソード端子、及びＮ型ＭＯＳトランジスタ３６のドレイン端子と接続されている。また、第２群のＬＥＤ素子のカソード端子は、当該ＬＥＤアレイチップＣＨＰ１，ＣＨＰ２，・・・，ＣＨＰ２６、又は隣接するＬＥＤアレイチップに配列された第２群に属するＬＥＤ素子のカソード端子、及びＮ型ＭＯＳトランジスタ３５のドレイン端子と接続されている。また、第３群のＬＥＤ素子のカソード端子は、当該ＬＥＤアレイチップＣＨＰ１，ＣＨＰ２，・・・，ＣＨＰ２６、又は隣接するＬＥＤアレイチップに配列された第３群に属するＬＥＤ素子のカソード端子、及びＮ型ＭＯＳトランジスタ３４のドレイン端子と接続されている。また、第４群のＬＥＤ素子のカソード端子は、当該ＬＥＤアレイチップＣＨＰ１，ＣＨＰ２，・・・，ＣＨＰ２６、又は隣接するＬＥＤアレイチップに配列された第４群に属するＬＥＤ素子のカソード端子、及びＮ型ＭＯＳトランジスタ３３のドレイン端子と接続されている。
Ｎ型ＭＯＳトランジスタ３３，３４，３５，３６は、第１群、第２群、第３群、又は第４群のＬＥＤ素子群を時分割駆動する為のスイッチ手段である。具体的には、Ｎ型ＭＯＳトランジスタ３３，３４，３５，３６は、ドライバＩＣから入力される駆動信号に基づいてＬＥＤ素子のオン／オフの制御を行う。また、Ｎ型ＭＯＳトランジスタ３３，３４，３５，３６のソース電極はグラウンドに接続され、Ｎ型ＭＯＳトランジスタ３３のドレイン端子は、第４群のＬＥＤ素子のカソード端子に接続され、Ｎ型ＭＯＳトランジスタ３４のドレイン端子は、第３群のＬＥＤ素子のカソード端子に接続され、Ｎ型ＭＯＳトランジスタ３５のドレイン端子は、第２群のＬＥＤ素子のカソード端子に接続され、Ｎ型ＭＯＳトランジスタ３６のドレイン端子は、第１群のＬＥＤ素子のカソード端子に接続されている。
また、図３に示す様にドライバＩＣ ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６は、データを一時的に記憶するシフトレジスタ回路３７と、フリップフロップ（Ｆ／Ｆ）回路３９と、入力された信号の選択・出力を行うセレクタ（ＳＥＬ）回路４１と、印刷制御部１から入力された光量補正データの書き込みを制御する書き込み制御回路４３と、複数のラッチ素子を配列したラッチ回路４５と、メモリセルを配列したメモリセルアレイ４７と、セレクタ機能を備えるマルチプレクサアレイ４９と、ラッチ回路４５から出力された信号、及びマルチプレクサアレイ４９から出力された信号に基づいてＬＥＤ素子ＬＥＤ１，ＬＥＤ２，・・・，ＬＥＤ１９２のアノード端子に信号を入力する駆動回路５１と、マルチプレクサアレイ４９の制御を行う制御回路５７と、基準電流を発生させる基準電流回路５９とを備える。
シフトレジスタ回路３７は、図４に示す様に１２段の構成を有する。具体的には、シフトレジスタ回路３７は、カスケード接続されたフリップフロップ回路ＦＦＡ１〜ＦＦＡ１２，ＦＦＢ１〜ＦＦＢ１２，ＦＦＣ１〜ＦＦＣ１２，ＦＦＤ１〜ＦＦＤ１２の４８個のフリップフロップ回路により構成されており、それぞれのフリップフロップ回路ＦＦＡ１〜ＦＦＡ１２，ＦＦＢ１〜ＦＦＢ１２，ＦＦＣ１〜ＦＦＣ１２，ＦＦＤ１〜ＦＦＤ１２には、ＤＡＴＡＩ３〜０端子から印刷データ信号ＨＤ−ＤＡＴＡ３〜０が、印刷制御部１からクロック信号ＨＤ−ＣＬＫが入力される。フリップフロップ回路ＦＦＡ１〜ＦＦＡ１２，ＦＦＢ１〜ＦＦＢ１２，ＦＦＣ１〜ＦＦＣ１２，ＦＦＤ１〜ＦＦＤ１２は、クロック信号ＨＤ−ＣＬＫに基づいて印刷データ信号ＨＤ−ＤＡＴＡ３〜０をラッチ回路４５、及びメモリセルアレイ４７に入力する。また、４８個のフリップフロップ回路ＦＦＡ１〜ＦＦＡ１２，ＦＦＢ１〜ＦＦＢ１２，ＦＦＣ１〜ＦＦＣ１２，ＦＦＤ１〜ＦＦＤ１２のうち、フリップフロップ回路ＦＦＡ１，ＦＦＢ１，ＦＦＣ１，ＦＦＤ１には、それぞれ端子ＤＡＴＡＩ３、端子ＤＡＴＡＩ２、端子ＤＡＴＡＩ１、及び端子ＤＡＴＡＩ０から４ビット幅の印刷データ信号ＨＤ−ＤＡＴＡ３〜０が入力される。
また、フリップフロップ回路ＦＦＡ１２，ＦＦＢ１２，ＦＦＣ１２，ＦＦＤ１２は、それぞれフリップフロップ回路３９を構成するフリップフロップ回路ＦＦＡ１３，ＦＦＢ１３，ＦＦＣ１３，ＦＦＤ１３とカスケード接続されている。また、フリップフロップ回路ＦＦＡ１２，ＦＦＢ１２，ＦＦＣ１２，ＦＦＤ１２は、セレクタ回路４１と接続されており、この様なシフトレジスタ回路３７回路、及びフリップフロップ回路３９によって、ＬＥＤヘッド３１全体として１２×２６段又は１３×２６段のシフトレジスト回路を構成する。この様なシフトレジスト回路において、１２×２６段のシフトレジスタ回路の出力端子、及び１３×２６段のシフトレジスタ回路の出力端子を、それぞれセレクタ回路４１の入力端子と接続することでシフト段数を切り替えることができる。このシフト段数の切り替えは、制御回路５７を構成する制御回路ＣＴＲＬ１から入力されるセレクタ切替信号Ｅ４に基づいて行われる。
セレクタ回路４１は、セレクタ切替信号Ｅ４に基づき、ＬＥＤヘッド３１全体として１２×２６段、又は１３×２６段を構成するシフトレジスタ回路３７から入力された信号の内、何れかの一方の信号を隣接するドライバＩＣの端子ＤＡＴＡＩ３〜０に、印刷データ信号ＨＤ−ＤＡＴＡＩ３〜０として入力する。この様なセレクタ回路４１は、シフトレジスタ回路を構成する１２×２６段のシフトレジスタ回路３７から印刷データ信号ＨＤ−ＤＡＴＡ３〜０が入力される端子Ａ３，Ａ２，Ａ１，Ａ０、及びフリップフロップ回路３９から印刷データ信号ＨＤ−ＤＡＴＡ３〜０が入力される端子Ｂ３，Ｂ２，Ｂ１，Ｂ０を備える。また、セレクタ回路４１は、端子Ａ３，Ａ２，Ａ１，Ａ０、又は端子Ｂ３，Ｂ２，Ｂ１，Ｂ０から入力された印刷データ信号ＨＤ−ＤＡＴＡ３〜０のうち一方を選択し、端子Ｙ３，Ｙ２，Ｙ１，Ｙ０から端子ＤＡＴＡＯ３、端子ＤＡＴＡＯ２、端子ＤＡＴＡＯ１、端子及び端子ＤＡＴＡＯ０を通じて隣接するドライバＩＣの端子ＤＡＴＡＩ３、端子ＤＡＴＡＩ２、端子ＤＡＴＡＩ１、及び端子ＤＡＴＡＩ０に印刷データ信号ＨＤ−ＤＡＴＡ３〜０を入力する。さらにセレクタ回路４１には、セレクタの切り替えを行う為のセレクタ切替信号Ｅ４が入力される。セレクタ切替信号Ｅ４がセレクタ回路４１に入力されると、セレクタ回路４１は、セレクタ切替信号Ｅ４の種類に基づいて自己の端子Ｙ３，Ｙ２，Ｙ１，Ｙ０から出力する信号の切り替えを行う。具体的には、セレクタ回路４１は、セレクタ切替信号Ｅ４として例えばハイレベル信号を入力されると、自己の端子Ｙ３，Ｙ２，Ｙ１，Ｙ０から出力する信号をＡ３端子、Ａ２端子、Ａ１端子、及びＡ０端子から入力された信号とする。また、セレクタ回路４１は、入力されたセレクタ切替信号Ｅ４として例えばローレベル信号を入力されると、自己の端子Ｙ３，Ｙ２，Ｙ１，Ｙ０から出力する信号を端子Ｂ３，Ｂ２，Ｂ１，Ｂ０から入力された信号とする。
書き込み制御回路４３は、印刷制御部１から入力されるストローブ信号ＨＤ−ＳＴＢ及びラッチ信号ＨＤ−ＬＯＡＤに基づいてフリップフロップ回路ＦＦＡ１〜ＦＦＡ１２，ＦＦＢ１〜ＦＦＢ１２，ＦＦＣ１〜ＦＦＣ１２，ＦＦＤ１〜ＦＦＤ１２から入力された印刷データ信号ＤＡＴＡ３〜０を、メモリセルアレイ４７に記憶する動作を制御する回路である。そしてメモリセルアレイ４７に記憶された印刷データ信号ＤＡＴＡ３〜０は、マルチプレクサアレイ４９に入力される。この様な書き込み制御回路４３は、ストローブ信号ＨＤ−ＳＴＢが入力される端子ＳＴＢと、ラッチ信号ＬＯＡＤが入力される端子ＬＯＡＤと、後述するメモリセルアレイ４７を駆動する為の駆動信号を入力する端子Ｗ３，Ｗ２，Ｗ１，Ｗ０、及び端子Ｅ３，Ｅ２，Ｅ１，Ｅ０とを備える。
制御回路５７は、マルチプレクサアレイ４９に対して、マルチプレクサアレイ４９から駆動回路５１に入力される信号を切り替える切替信号を入力する。この様な制御回路５７は、同期信号ＨＤ−ＨＳＹＮＣが入力される端子ＨＳＹＮＣと、ラッチ信号ＨＤ−ＬＯＡＤが入力される端子ＬＯＡＤと、切替信号Ｓ１Ｎ，Ｓ１Ｐ，Ｓ２Ｎ，Ｓ２Ｐ，Ｓ３Ｎ，Ｓ３Ｐ，Ｓ４Ｎ，Ｓ４Ｐをハイレベル信号又はローレベル信号として選択的にマルチプレクサアレイ４９に入力する端子Ｓ１Ｎ，Ｓ１Ｐ，Ｓ２Ｎ，Ｓ２Ｐ，Ｓ３Ｎ，Ｓ３Ｐ，Ｓ４Ｎ，Ｓ４Ｐとを備える。
ラッチ回路４５は、印刷制御部１から入力された印刷データ信号ＤＡＴＡ３〜０をラッチ信号ＬＯＡＤに基づいてラッチする。ラッチ回路４５は、ラッチ回路ＬＴＡ１〜ＬＴＡ１２，ＬＴＢ１〜ＬＴＢ１２，ＬＴＣ１〜ＬＴＣ１２，ＬＴＤ１〜ＬＴＤ１２の４８個のラッチ回路によって構成されている。この様なラッチ回路ＬＴＡ１〜ＬＴＡ１２，ＬＴＢ１〜ＬＴＢ１２，ＬＴＣ１〜ＬＴＣ１２，ＬＴＤ１〜ＬＴＤ１２は、端子ＬＯＡＤにラッチ信号ＨＤ−ＬＯＡＤが入力されると、当該ラッチ信号ＨＤ−ＬＯＡＤに基づいて作動する。ラッチ回路ＬＴＡ１〜ＬＴＡ１２，ＬＴＢ１〜ＬＴＢ１２，ＬＴＣ１〜ＬＴＣ１２，ＬＴＤ１〜ＬＴＤ１２は、それぞれフリップフロップ回路ＦＦＡ１〜ＦＦＡ１２，ＦＦＢ１〜ＦＦＢ１２，ＦＦＣ１〜ＦＦＣ１２，ＦＦＤ１〜ＦＦＤ１２と接続されており、ラッチ状態にあるときは、フリップフロップ回路ＦＦＡ１〜ＦＦＡ１２，ＦＦＢ１〜ＦＦＢ１２，ＦＦＣ１〜ＦＦＣ１２，ＦＦＤ１〜ＦＦＤ１２から入力された印刷データ信号ＨＤ−ＤＡＴＡ３〜０をラッチする。具体的には、ラッチ回路ＬＴＡ１〜ＬＴＡ１２，ＬＴＢ１〜ＬＴＢ１２，ＬＴＣ１〜ＬＴＣ１２，ＬＴＤ１〜ＬＴＤ１２は、例えばＤＬａｔｃｈ回路であり、ラッチ信号ＨＤ−ＬＯＡＤが入力される端子Ｇと、印刷データ信号ＨＤ−ＤＡＴＡ３〜０が入力される端子Ｄと、出力端子Ｑ，ＱＮとを備える。これらラッチ回路ＬＴＡ１〜ＬＴＡ１２，ＬＴＢ１〜ＬＴＢ１２，ＬＴＣ１〜ＬＴＣ１２，ＬＴＤ１〜ＬＴＤ１２の端子Ｄは、シフトレジスタ回路３７を構成するフリップフロップ回路ＦＦＡ１〜ＦＦＡ１２，ＦＦＢ１〜ＦＦＢ１２，ＦＦＣ１〜ＦＦＣ１２，ＦＦＤ１〜ＦＦＤ１２の内自身に対応するフリップフロップ回路の端子Ｑと接続され、ラッチ回路ＬＴＡ１〜ＬＴＡ１２，ＬＴＢ１〜ＬＴＢ１２，ＬＴＣ１〜ＬＴＣ１２，ＬＴＤ１〜ＬＴＤ１２の端子Ｇは端子ＬＯＡＤと接続されている。また、ラッチ回路ＬＴＡ１〜ＬＴＡ１２，ＬＴＢ１〜ＬＴＢ１２，ＬＴＣ１〜ＬＴＣ１２，ＬＴＤ１〜ＬＴＤ１２の端子ＱＮは、駆動回路の内自身に対応する駆動回路５１の入力端子に接続されており、端子Ｇから入力されたラッチ信号ＬＯＡＤに基づいて印刷データ信号ＨＤ−ＤＡＴＡ３〜０を自身に対応する駆動回路５１に入力する。
メモリセルアレイ４７は、フリップフロップ回路ＦＦＡ１〜ＦＦＡ１２，ＦＦＢ１〜ＦＦＢ１２，ＦＦＣ１〜ＦＦＣ１２，ＦＦＤ１〜ＦＦＤ１２から入力された印刷データ信号ＤＡＴＡ３〜０を記憶する。この様なメモリセルアレイ４７は、図５に示す様なメモリセル回路６１を４８個配列して構成される。
メモリセル回路６１は、同一の構成を有するメモリ回路６１ａ，６１ｂ，６１ｃ，６１ｄを４個配列して形成されている。そして、各メモリ回路６１ａ，６１ｂ，６１ｃ，６１ｄは、端子ＤＡＴＡＩ３〜０に入力された、光量のバラつきを補正する為の補正データ信号ｂｉｔ３，ｂｉｔ２，ｂｉｔ１，ｂｉｔ０を記憶する。そして、各メモリ回路６１ａ，６１ｂ，６１ｃ，６１ｄに記憶された補正データ信号ｂｉｔ３，ｂｉｔ２，ｂｉｔ１，ｂｉｔ０は、マルチプレクサアレイ４９に入力される。
メモリ回路６１ａ，６１ｂ，６１ｃ，６１ｄは、バッファ回路６３と、インバータ６５，６７，６９，７１，７３，７５，７７，７９，８１と、Ｎ型ＭＯＳトランジスタ８３，８５，８７，８９，９１，９３，９５，９７，９９，１０１，１０３，１０５，１０７，１０９，１１１，１１３と、フリップフロップ回路ＦＦＡ１〜ＦＦＡ１２，ＦＦＢ１〜ＦＦＢ１２，ＦＦＣ１〜ＦＦＣ１２，ＦＦＤ１〜ＦＦＤ１２から印刷データ信号ＤＡＴＡ３〜０が入力される入力端子Ｄとを備える。この様なメモリ回路６１ａ，６１ｂ，６１ｃ，６１ｄには、端子Ｗ３，Ｗ２，Ｗ１，Ｗ０を通じて、補正データ信号ｂｉｔ３，ｂｉｔ２，ｂｉｔ１，ｂｉｔ０を記憶すべき回路を指定する選択信号が入力される。また、メモリ回路６１ａ，６１ｂ，６１ｃ，６１ｄには、端子Ｅ１，Ｅ２，Ｅ３，Ｅ４を通じて、補正データ信号ｂｉｔ３，ｂｉｔ２，ｂｉｔ１，ｂｉｔ０を記憶する為の書込信号が入力される。この様なメモリ回路６１ａ，６１ｂ，６１ｃ，６１ｄにおいては、直列に接続されたＮ型ＭＯＳトランジスタ８３，８５，８７，８９、及び直列に接続されたインバータ６７，６９によって端子ｄ１０に出力する補正データ信号ｂｉｔ３，を記憶し、直列に接続されたＮ型ＭＯＳトランジスタ９１，９３，９５，９７、及び直列に接続されたインバータ７１，７３によって端子ｄ１１に出力する補正データ信号ｂｉｔ２を記憶し、直列に接続されたＮ型ＭＯＳトランジスタ９９，１０１，１０３，１０５、及び直列に接続されたインバータ７５，７７によって端子ｄ１２に出力する補正データ信号ｂｉｔ１を記憶し、直列に接続されたＮ型ＭＯＳトランジスタ１０７，１０９，１１１，１１３、及び直列に接続されたインバータ７９，８１によって端子ｄ１３に出力する補正データ信号ｂｉｔ０を記憶する。また、バッファ回路６３の入力端子は端子Ｄと接続され、出力端子は、Ｎ型ＭＯＳトランジスタ８３，９１，９９，１０７の第１端子、及びインバータ６５の入力端子と接続されている。また、インバータ６５の出力端子は、Ｎ型ＭＯＳトランジスタ８９，９７，１０５，１１３の第２端子と接続されている。
マルチプレクサアレイ４９は、自身に対応するメモリセル回路６１から、メモリセル回路６１に記憶された補正データ信号ｂｉｔ３，ｂｉｔ２，ｂｉｔ１，ｂｉｔ０を入力し、駆動回路５１に出力する。具体的にはマルチプレクサアレイ４９は、制御回路５７から入力される切替信号Ｓ１Ｎ，Ｓ１Ｐ，Ｓ２Ｎ，Ｓ２Ｐ，Ｓ３Ｎ，Ｓ３Ｐ，Ｓ４Ｎ，Ｓ４Ｐに基づいて、各補正データ信号ｂｉｔ３，ｂｉｔ２，ｂｉｔ１，ｂｉｔ０が記憶されたメモリ回路６１ａ，６１ｂ，６１ｃ，６１ｄの読み出し先を切り替えるセレクタ機能を備える。この様なマルチプレクサアレイ４９は、図６に示す様な４個のマルチプレクサ回路４９ａ，４９ｂ，４９ｃ，４９ｄを１群とするマルチプレクサ回路群ＭＵＸ４を、１２個配列して構成される。尚、これらマルチプレクサ回路４９ａ，４９ｂ，４９ｃ，４９ｄは同一の構成を有する為、以下ではマルチプレクサ回路４９ｄの構成について詳細な説明をする。
マルチプレクサ回路４９ｄは、１ドット分の潜像画像を形成する為に必要な４ビットの補正データ信号の内、補正データ信号ｂｉｔ３を、Ｑ３端子から出力する。このＱ３端子から出力される信号は、メモリ回路６１ａの出力端子ｄ１３、メモリ回路６１ｂの出力端子ｄ２３、メモリ回路６１ｃの出力端子ｄ３３、又はメモリ回路６１ｄの出力端子ｄ４３から出力された信号のうち何れか一つを選んで、出力端子Ｑ３から出力されるものである。また、補正データ信号の内、Ｑ２端子から出力される信号は、メモリ回路６１ａの出力端子ｄ１２、メモリ回路６１ｂの出力端子ｄ２２、メモリ回路６１ｃの出力端子ｄ３２、又はメモリ回路６１ｄの出力端子ｄ４２から出力された信号のうち何れか一つを選んで、出力端子Ｑ２から出力されるものである。また、補正データ信号の内、Ｑ１端子から出力される信号は、メモリ回路６１ａの出力端子ｄ１１、メモリ回路６１ｂの出力端子ｄ２１、メモリ回路６１ｃの出力端子ｄ３１、又はメモリ回路６１ｄの出力端子ｄ４１から出力された信号のうち何れか一つを選んで、出力端子Ｑ１から出力されるものである。また、補正データ信号の内、Ｑ０端子から出力される信号は、メモリ回路６１ａの出力端子ｄ１０、メモリ回路６１ｂの出力端子ｄ２０、メモリ回路６１ｃの出力端子ｄ３０、又はメモリ回路６１ｄの出力端子ｄ４０から出力された信号のうち何れか一つを選んで、出力端子Ｑ０から出力されるものである。
マルチプレクサ回路４９ａは、Ｐ型ＭＯＳトランジスタ１１５，１１７，・・・，１２９と、Ｎ型ＭＯＳトランジスタ１３１，１３３，・・・，１４５を備える。具体的には、マルチプレクサ回路４９ａは、Ｐ型ＭＯＳトランジスタ１１５，１１７、及びＮ型ＭＯＳトランジスタ１３１，１３３を直列に配列し、Ｐ型ＭＯＳトランジスタ１１９，１２１、及びＮ型ＭＯＳトランジスタ１３５，１３７を直列に配列し、Ｐ型ＭＯＳトランジスタ１２３，１２５、及びＮ型ＭＯＳトランジスタ１３９，１４１を直列に配列し、Ｐ型ＭＯＳトランジスタ１２７，１２９、及びＮ型ＭＯＳトランジスタ１４３，１４５を直列に配列し、これら直列に配列されたＰ型ＭＯＳトランジスタ１１５，１１７，・・・，１２９、及びＮ型ＭＯＳトランジスタ１３１，１３３，・・・，１４５を並列に配列して形成される。そして、直列に配列されたＰ型ＭＯＳトランジスタ１１５，１１７、及びＮ型ＭＯＳトランジスタ１３１，１３３の内、Ｐ型ＭＯＳトランジスタ１１５のゲート電極は、制御回路５７のＳ４Ｎ端子と接続され、第１端子は電源ＶＤＤと接続され、第２端子はＰ型ＭＯＳトランジスタ１１７の第１端子と接続されている。また、Ｐ型ＭＯＳトランジスタ１１７のゲート端子は、メモリ回路６１ｄの出力端子ｄ４０と接続され、第１端子はＰ型ＭＯＳトランジスタ１１５の第２端子と接続され、第２端子は出力端子Ｑ０と接続されている。また、Ｎ型ＭＯＳトランジスタ１３１のゲート電極は、メモリ回路６１ｄの出力端子ｄ４０と接続され、第１端子はＮ型ＭＯＳトランジスタ１３３の第２端子と接続され、第２端子は出力端子Ｑ０と接続されている。また、Ｎ型ＭＯＳトランジスタ１３３のゲート端子は制御回路５７の端子Ｓ４Ｐと接続され、第１端子はグラウンドに接続され、第２端子はＮ型ＭＯＳトランジスタ１３１の第１端子と接続されている。
また、直列に配列されたＰ型ＭＯＳトランジスタ１１９，１２１、及びＮ型ＭＯＳトランジスタ１３５，１３７の内、Ｐ型ＭＯＳトランジスタ１１９のゲート電極は、制御回路５７の端子Ｓ３Ｎと接続され、第１端子は電源ＶＤＤと接続され、第２端子はＰ型ＭＯＳトランジスタ１２１の第１端子と接続されている。また、Ｐ型ＭＯＳトランジスタ１２１のゲート端子は、メモリ回路６１ｃの出力端子ｄ３０と接続され、第１端子はＰ型ＭＯＳトランジスタ１１９の第２端子と接続され、第２端子は出力端子Ｑ０と接続されている。また、Ｎ型ＭＯＳトランジスタ１３５のゲート電極は、メモリ回路６１ｃの出力端子ｄ３０と接続され、第１端子はＮ型ＭＯＳトランジスタ１３７の第２端子と接続され、第２端子は出力端子Ｑ０と接続されている。また、Ｎ型ＭＯＳトランジスタ１３７のゲート端子は制御回路５７の端子Ｓ３Ｐと接続され、第１端子はグラウンドに接続され、第２端子はＮ型ＭＯＳトランジスタ１３５の第１端子と接続されている。
また、直列に配列されたＰ型ＭＯＳトランジスタ１２３，１２５、及びＮ型ＭＯＳトランジスタ１３９，１４１の内、Ｐ型ＭＯＳトランジスタ１２３のゲート電極は、制御回路５７の端子Ｓ２Ｎと接続され、第１端子は電源ＶＤＤと接続され、第２端子はＰ型ＭＯＳトランジスタ１２５の第１端子と接続されている。また、Ｐ型ＭＯＳトランジスタ１２５のゲート端子は、メモリ回路６１ｂの出力端子ｄ２０と接続され、第１端子はＰ型ＭＯＳトランジスタ１２３の第２端子と接続され、第２端子は出力端子Ｑ０と接続されている。また、Ｎ型ＭＯＳトランジスタ１３９のゲート電極は、メモリ回路６１ｂの出力端子ｄ２０と接続され、第１端子はＮ型ＭＯＳトランジスタ１４１の第２端子と接続され、第２端子は出力端子Ｑ０と接続されている。また、Ｎ型ＭＯＳトランジスタ１４１のゲート端子は制御回路５７の端子Ｓ２Ｐと接続され、第１端子はグラウンドに接続され、第２端子はＮ型ＭＯＳトランジスタ１３９の第１端子と接続されている。
また、直列に配列されたＰ型ＭＯＳトランジスタ１２７，１２９、及びＮ型ＭＯＳトランジスタ１４３，１４５の内、Ｐ型ＭＯＳトランジスタ１２３のゲート電極は、制御回路５７の端子Ｓ１Ｎと接続され、第１端子は電源ＶＤＤと接続され、第２端子はＰ型ＭＯＳトランジスタ１２９の第１端子と接続されている。また、Ｐ型ＭＯＳトランジスタ１２９のゲート端子は、メモリ回路６１ａの出力端子ｄ１０と接続され、第１端子はＰ型ＭＯＳトランジスタ１２７の第２端子と接続され、第２端子は出力端子Ｑ０と接続されている。また、Ｎ型ＭＯＳトランジスタ１４３のゲート電極は、メモリ回路６１ａの出力端子ｄ１０と接続され、第１端子はＮ型ＭＯＳトランジスタ１４５の第２端子と接続され、第２端子は出力端子Ｑ０と接続されている。また、Ｎ型ＭＯＳトランジスタ１４５のゲート端子は制御回路５７の端子Ｓ１Ｐと接続され、第１端子はグラウンドに接続され、第２端子はＮ型ＭＯＳトランジスタ１４３の第１端子と接続されている。
駆動回路５１は、ラッチ回路４５から入力される印刷データ信号ＨＤ−ＤＡＴＡ３〜０及びマルチプレクサ回路４９から入力された補正データ信号ｂｉｔ３〜０に基づいてＬＥＤ素子ＬＥＤ１，ＬＥＤ２，・・・，ＬＥＤ１９２を駆動する駆動信号を出力端子Ｄ０１，Ｄ０２，・・・，Ｄ０４８から出力する。この様な駆動回路５１は、図７に示す様な構成を有するＬＥＤ駆動回路１４７を４８個配列して形成される。ＬＥＤ駆動回路１４７は、Ｐ型ＭＯＳトランジスタ１４９，１５１，・・・，１５７と、ＮＯＲ回路１５９と、ＮＡＮＤ回路１６１，１６３，１６５，１６７と、Ｐ型ＭＯＳトランジスタ１６９と、Ｎ型ＭＯＳトランジスタ１７１とを備える。Ｐ型ＭＯＳトランジスタ１４９，１５１，・・・，１５５のゲート電極はそれぞれＮＡＮＤ回路１６１，１６３，１６５，１６７の出力端子と接続され、第１端子は電源ＶＤＤと接続され、第２端子はＤＯ端子と接続されている。また、Ｐ型ＭＯＳトランジスタ１５７のゲート電極はＰ型ＭＯＳトランジスタ１６９及びＮ型ＭＯＳトランジスタ１７１と接続され、第１端子は電源ＶＤＤと接続され、第２端子はＤＯ端子に接続されている。また、Ｐ型ＭＯＳトランジスタ１０５のゲート電極はＮＯＲ回路１５９の出力端子と接続され、第１端子は端子ＶＤと接続され、第２端子はＮ型ＭＯＳトランジスタ１５７のゲート電極と接続されている。ＮＯＲ回路１５９は、後述するＮＡＮＤ回路からＬＥＤ素子の駆動のオン／オフ指令信号が入力される端子Ｓ、ラッチ回路ＬＴＡ１〜ＬＴＡ１２，ＬＴＢ１〜ＬＴＢ１２，ＬＴＣ１〜ＬＴＣ１２，ＬＴＤ１〜ＬＴＤ１２にラッチされた印刷データ信号ＤＡＴＡ３〜０が入力される端子Ｅを備え、これら端子Ｓ及び端子Ｅに入力された信号の否定論理和を、ＮＡＮＤ回路１６１，１６３，１６５，１６７、Ｐ型ＭＯＳトランジスタ１６９、及びＮ型ＭＯＳトランジスタ１７１の入力端子に入力する。また、ＮＡＮＤ回路１６１の入力端子は、ＮＯＲ回路１５９の出力端子、及びマルチプレクサ回路４９の端子Ｑ３に接続されおり、ＮＡＮＤ回路１６１の出力端子は、Ｐ型ＭＯＳトランジスタ１４９のゲート電極と接続されている。同様にＮＡＮＤ回路１６３の入力端子は、ＮＯＲ回路１５９の出力端子、及びマルチプレクサ回路４９の端子Ｑ２に接続されており、ＮＡＮＤ回路１６３の出力端子は、Ｐ型ＭＯＳトランジスタ１５１のゲート電極と接続されている。同様にＮＡＮＤ回路１６５の入力端子は、ＮＯＲ回路１５９の出力端子、及びマルチプレクサ回路４９の端子Ｑ１に接続されており、ＮＡＮＤ回路１６３の出力端子は、Ｐ型ＭＯＳトランジスタ１５３のゲート電極と接続されている。同様にＮＡＮＤ回路１６７の入力端子は、ＮＯＲ回路１５９の出力端子、及びマルチプレクサ回路４９の端子Ｑ０に接続されており、ＮＡＮＤ回路１６３の出力端子は、Ｐ型ＭＯＳトランジスタ１５５のゲート電極と接続されている。また、ＬＥＤ駆動回路１４７では、Ｐ型ＭＯＳトランジスタ１６９とＮ型ＭＯＳトランジスタ１７１を直列に配列することで、電源ＶＤＤと、端子Ｖとに接続されたインバータ回路を形成する。
図４の説明に戻ると、基準電流回路５９は制御電圧発生回路であり、端子ＶＲＥＦから入力された基準電圧が入力され、これを元に駆動回路５１が所定の駆動電流を発生できる様に制御電圧を発生し、端子Ｖより出力する。
また、ＬＥＤヘッド３１は、端子ＳＴＢに入力されたストローブ信号ＨＤ−ＳＴＢをプルアップするプルアップ抵抗１７３、インバータ回路１７５、インバータ回路１７７、及びＮＡＮＤ回路１７９を備え、ＮＡＮＤ回路１７９から出力された信号は、ＬＥＤ駆動回路１４７のＳ端子に入力される。
具体的には、ＮＡＮＤ回路１７９には、インバータ回路１７５を介してストローブ信号ＨＤ−ＳＴＢが入力され、インバータ回路１７７を介してラッチ信号ＨＤ−ＬＯＡＤが入力される。そして、ＮＡＮＤ回路１７９はこれら信号に基づいて、駆動回路５１に対する駆動指令信号を出力する。
次に、ＬＥＤヘッド３１を用いて印刷動作を行う場合の画像形成装置の動作について、図８を参照しながら詳細な説明をする。
ＬＥＤ素子ＬＥＤ１１，ＬＥＤ１２，・・・，ＬＥＤ１１９２等の駆動に先立ち、印刷制御部１は、Ａ部においてＬＥＤヘッド３１に同期信号ＨＤ−ＨＳＹＮＣ−Ｎを入力する。次に、Ｂ部において印刷制御部１は、クロック信号ＣＬＫと同期して、印刷データ信号ＤＡＴＡ３〜０をＬＥＤヘッド３１に入力する。このとき印刷制御部１から入力される印刷データ信号ＤＡＴＡ３〜０は、時分割駆動の第１回目の信号であり、例えば第１群のＬＥＤ素子を駆動させる為の印刷データＫ１である。尚、ＬＥＤヘッド３１では、２６個のドライバＩＣ ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６が互いにカスケード接続されており、４本のデータ入力端子を備えている為、１パルスのクロック信号ＣＬＫにより４画素分の印刷データ信号ＤＡＴＡ３〜０を同時に転送することができる。このため、１ライン分の印刷データ信号ＤＡＴＡ３〜０を転送する為に必要なクロックパルス数は、式４８／４×２６によって算出される３１２パルスである。
１ライン分の印刷データ信号ＤＡＴＡ３〜０のうち、印刷データＫ１の転送が完了すると、Ｃ部において印刷制御部１は、ラッチ信号ＨＤ−ＬＯＡＤをＬＥＤヘッド３１に入力する。これにより、印刷データＫ１は、ラッチ回路４５にラッチされる。このときドライバＩＣ ＤＲＶ１は、Ｄ部において端子ＫＤＲＶから出力される信号をハイレベルに遷移させ、Ｎ型ＭＯＳトランジスタ３６をオン状態とする。また、ドライバＩＣ ＤＲＶ４は、Ｅ部において端子ＫＤＲＶから出力される信号をローレベルに遷移させ、Ｎ型ＭＯＳトランジスタ３３をオフ状態とする。ここでＮ型ＭＯＳトランジスタ３６がオン状態となり、他のＮ型ＭＯＳトランジスタ３３，３４，３５がオフ状態となると、Ｎ型ＭＯＳトランジスタ３３，３４，３５のカソード端子からグランドへと流路が遮断され、第２群、第３群、及び第４群のＬＥＤ素子はオフ状態となる。一方このとき、Ｎ型ＭＯＳトランジスタ３６はオン状態となるので、Ｎ型ＭＯＳトランジスタ３６のカソード端子からグランドへの流路が形成され、第１群のＬＥＤ素子は、出力端子Ｄ０１，Ｄ０２，・・・，Ｄ０４８から出力される信号に応じて選択的にオン状態となる。そして、ＬＥＤ素子がオン状態となると、この光は図示せぬ像担持体上に照射され、当該像担持体上に印刷データＫ１に基づく潜像画像が担持される。
次に印刷制御部１は、Ｆ部においてストローブ信号ＨＤ−ＳＴＢをＬＥＤヘッド３１に入力し、駆動回路５１に駆動開始を指示する。
次に、Ｇ部において印刷制御部１は、クロック信号ＣＬＫと同期して、第２群のＬＥＤ素子を駆動させる為の印刷データＫ２をＬＥＤヘッド３１に入力する。印刷データＫ２の転送が完了すると、Ｈ部において印刷制御部１は、ラッチ信号ＨＤ−ＬＯＡＤをＬＥＤヘッド３１に入力する。これにより、印刷データＫ２はラッチ回路４５にラッチされる。次に、ドライバＩＣ ＤＲＶ１は、Ｉ部において端子ＫＤＲＶから出力される信号をローレベルに遷移させ、Ｎ型ＭＯＳトランジスタ３６をオフ状態とする。また、ドライバＩＣ ＤＲＶ２は、Ｊ部において端子ＫＤＲＶから出力される信号をハイレベルに遷移させ、Ｎ型ＭＯＳトランジスタ３５をオン状態とする。次いで、印刷制御部１は、Ｋ部においてストローブ信号ＨＤ−ＳＴＢをＬＥＤヘッド３１に入力し、駆動回路５１に駆動開始を指示する。
次に、Ｌ部において印刷制御部１は、クロック信号ＣＬＫと同期して、第３群のＬＥＤ素子を駆動させる為の印刷データＫ３をＬＥＤヘッド３１に入力する。印刷データＫ３の転送が完了すると、Ｍ部において印刷制御部１は、ラッチ信号ＨＤ−ＬＯＡＤをＬＥＤヘッド３１に入力する。これにより、印刷データＫ３はラッチ回路４５にラッチされる。次に、ドライバＩＣ ＤＲＶ２は、Ｎ部において端子ＫＤＲＶから出力される信号をローレベルに遷移させ、Ｎ型ＭＯＳトランジスタ３５をオフ状態とする。また、ドライバＩＣ ＤＲＶ３は、Ｏ部において端子ＫＤＲＶから出力される信号をハイレベルに遷移させ、Ｎ型ＭＯＳトランジスタ３４をオン状態とする。次いで印刷制御部１は、Ｐ部においてストローブ信号ＨＤ−ＳＴＢをＬＥＤヘッド３１に入力し、駆動回路５１に駆動開始を指示する。
次に、Ｑ部において印刷制御部１は、クロック信号ＣＬＫと同期して、第４群のＬＥＤ素子を駆動させる為の印刷データＫ４をＬＥＤヘッド３１に入力する。印刷データＫ４の転送が完了すると、Ｒ部において印刷制御部１は、ラッチ信号ＨＤ−ＬＯＡＤをＬＥＤヘッド３１に入力する。これにより、印刷データＫ４はラッチ回路４５にラッチされる。次に、ドライバＩＣ ＤＲＶ３は、Ｓ部において端子ＫＤＲＶから出力される信号をローレベルに遷移させ、Ｎ型ＭＯＳトランジスタ３４をオフ状態とする。また、ドライバＩＣ ＤＲＶ４は、Ｔ部において端子ＫＤＲＶから出力される信号をハイレベルに遷移させ、Ｎ型ＭＯＳトランジスタ３５をオン状態とする。次いで印刷制御部１は、Ｕ部においてストローブ信号ＨＤ−ＳＴＢをＬＥＤヘッド３１に入力し、駆動回路５１に駆動開始を指示する。
ＬＥＤヘッド３１では、上述の様な制御によって、図示せぬ像担持体上に印刷データ信号ＤＡＴＡ３〜０に基づく１ライン分の潜像画像を担持させる。その後、ＬＥＤヘッド３１は同様の制御を繰り返し行う。
図９、及び図１０は、ドライバＩＣ ＤＲＶ１を例に挙げ、ドライバＩＣの図８に示す動作をより具体的に説明するための図である。まず端子ＤＡＴＡＩ３〜０に入力される信号について見るに、クロック信号ＨＤ−ＣＬＫの１個目のパルス波と同期して、ＬＥＤヘッド３１には、ドット１、ドット８、ドット９、ドット１６の印刷データ信号が入力される。そして、引き続きＬＥＤヘッド３１には２個目のパルス波の立下り同期して、ドット１７、ドット２４、ドット２５、ドット３２の印刷データが入力される。ここで、ドライバＩＣ ＤＲＶ１のシフトレジスタ段数は１２段である為、１２個目のパルス波が入力されると、印刷データ信号ＤＡＴＡ３〜０の入力が終了する。その後、印刷制御部１は、ＬＥＤヘッド３１にラッチ信号ＨＤ−ＬＯＡＤを入力し、印刷データ信号ＤＡＴＡ３〜０をラッチ回路ＬＴＡ１〜ＬＴＡ１２，ＬＴＢ１〜ＬＴＢ１２，ＬＴＣ１〜ＬＴＣ１２，ＬＴＤ１〜ＬＴＤ１２にラッチする。次に、印刷制御部１は、ＬＥＤヘッド３１にストローブ信号ＨＤ−ＳＴＢ−Ｎを入力し、ＬＥＤ素子ＬＥＤ１，ＬＥＤ２，・・・，ＬＥＤ１９２のうち、第１群に属するＬＥＤ素子の駆動を開始する。このとき、上述の様にドライバＩＣ ＤＲＶ１は端子ＫＤＲＶから出力される信号をハイレベルに遷移させ、Ｎ型ＭＯＳトランジスタ３６をオン状態とするが、図９に示す例で説明すると、このときＬＥＤ素子ＬＥＤ１、ＬＥＤ素子ＬＥＤ８、ＬＥＤ素子ＬＥＤ９、ＬＥＤ素子ＬＥＤ１６、ＬＥＤ素子ＬＥＤ１７、ＬＥＤ素子ＬＥＤ２４、ＬＥＤ素子ＬＥＤ２５、及びＬＥＤ素子ＬＥＤ３２等が選択的に駆動されることとなる。
ところで、この様なドライバＩＣ ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６は、シリコン基板上に形成されるが、従来用いられていた各回路要素の配置方法としては、図１１乃至図１３に示す様な配置方法がある。
図１１、及び図１２に示すドライバＩＣ １００１は、１９２個のＬＥＤ素子を奇数群と偶数群との２つのグループに分割して、これらを時分割駆動する駆動装置である。ドライバＩＣ １００１は、ＩＣチップ１００３の一方の長辺に沿って、出力端子Ｄ１０１，Ｄ１０２，・・・，Ｄ１０９６を配列して形成される。そして、ドライバＩＣ １００１は、出力端子Ｄ１０１，Ｄ１０２，・・・，Ｄ１０９６と対応させて、これら出力端子から出力される信号を制御する制御回路ＣＣ１を９６個備える。この制御回路ＣＣ１は、上述したＬＥＤヘッド３１における、例えばラッチ回路ＬＴＤ１、当該ラッチ回路ＬＴＤ１に対応して設けられたメモリセル回路６１、当該メモリセル回路６１に対応して設けられたマルチプレクサアレイ４９、及び駆動回路５１に相当する回路等によって構成される。そしてこれら出力端子Ｄ１０１，Ｄ１０２，・・・，Ｄ１０９６と、制御回路ＣＣ１は、ＩＣチップ１００３の長辺方向に沿って、等間隔に配列されている。また、ＩＣチップ１００３の他方の長辺近傍には、端子ＶＤＤ、端子ＤＡＴＡＩ３〜０、端子ＤＡＴＡＯ３〜０、端子ＫＤＲＶ、端子ＳＴＢ、端子ＶＲＥＦ、及び端子ＧＮＤ等が配列されている。そして、これらの各端子の間には、ドライバＩＣ １０４５を駆動する為に必要な書き込み制御回路４３、及び制御回路５７等を配置する複数の回路領域ＣＳ１が設けられている。また、ＩＣチップ１００３上に配列された９６個の制御回路ＣＣ１の上層には、電源配線１００５が敷設されている。そして、ＩＣチップ１００３上には、端子ＶＤＤ１、端子ＶＤＤ２、及び端子ＶＤＤ３が形成され、電源配線１００５と接続される。この為、電源配線１００５はこれらの端子と接続可能となる様、文字Ｅの形状を備える。
またドライバＩＣ １００１とは別の従来例として、図１３に示すドライバＩＣ １００７がある。ドライバＩＣ １００７は、上述したドライバＩＣ ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６と同様に、１９２個のＬＥＤ素子を４個のグループに分割してこれらを時分割駆動する駆動装置である。ドライバＩＣ １００７は、略長方形状に形成されたＩＣチップ１００９の一方の長辺に沿って、上述した出力端子Ｄ０１，Ｄ０２，・・・，Ｄ０４８に相当する出力端子Ｄ２０１，Ｄ２０２，・・・，Ｄ２０４８を配列して形成される。そして、ドライバＩＣ １００７は、出力端子Ｄ２０１，Ｄ２０２，・・・，Ｄ２０４８と対応させて、これら出力端子から出力される信号を制御する制御回路ＣＣ２を４８個備える。この制御回路ＣＣ２は、上述のＬＥＤヘッド３１における、例えばラッチ回路ＬＴＤ１、当該ラッチ回路ＬＴＤ１に対応して設けられたメモリセル回路６１、当該メモリセル回路６１に接続されるマルチプレクサアレイ４９、及び駆動回路５１に相当する回路等によって構成される。そしてこれら出力端子Ｄ２０１，Ｄ２０２，・・・，Ｄ２０４８と、制御回路ＣＣ２は、ＩＣチップの長辺方向に沿って、等間隔に配列されている。また、他方の長辺近傍には、ＩＣチップの長辺方向に沿って、端子ＶＤＤ４〜ＶＤＤ６、端子ＤＡＴＡＩ３〜０、端子ＤＡＴＡＯ３〜０、端子ＫＤＲＶ、端子ＳＴＢ、端子ＶＲＥＦ、端子ＧＮＤ等が配列されている。そして、これらの端子の間には、ドライバＩＣ １００７を駆動する為に必要な回路、例えば上述の書き込み制御回路４３、及び制御回路５７等の回路を配置する複数の回路領域ＣＳ２が配列して設けられている。また、ＩＣチップ上に配列された４８個の制御回路ＣＣ２の上層には、電源配線１０１１が敷設されている。この電源配線１０１１は、電源と接続された端子ＶＤＤと接続され、端子ＶＤＤ４〜ＶＤＤ６と接続される。この為、電源配線１０１１はこれらの端子と接続可能となる様、文字Ｅの形状を備える。
また、この様なドライバＩＣ １００７は、図１４に示す様なＬＥＤアレイ１０１３と接続されている。図１４は、ドライバＩＣ １００７によって駆動されるＬＥＤアレイ１０１３の上面図である。
ＬＥＤアレイ１０１３は、等間隔に配列され１９２個のＬＥＤ素子ＬＥＤ１１，ＬＥＤ１２，・・・，ＬＥＤ１１９２を備える。尚、説明の便宜上、同図においては、ＬＥＤ素子ＬＥＤ１１，ＬＥＤ１２，・・・，ＬＥＤ１３２及びこれに対応する部分のみを図示する。
これらＬＥＤ素子ＬＥＤ１１，ＬＥＤ１２，・・・，ＬＥＤ１３２のアノード端子は、隣接する４素子ごとに共通のアノード端子パッドＡ１１，Ａ１２，Ａ１３，Ａ１４，Ａ２１，Ａ２２，Ａ２３，Ａ２４と接続されている。そして、これらアノード端子パッドＡ１１，Ａ１２，Ａ１３，Ａ１４，Ａ２１，Ａ２２，Ａ２３，Ａ２４は、図１３に示す出力端子Ｄ２０１，Ｄ２０２，・・・，Ｄ２０８と接続されている。また、これらアノード端子パッドＡ１１，Ａ１２，Ａ１３，Ａ１４，Ａ２１，Ａ２２，Ａ２３，Ａ２４と対向する位置には、ＬＥＤ素子ＬＥＤ１１，ＬＥＤ１２，・・・，ＬＥＤ１３２のコモンカソード配線に接続されるカソード端子パッドＫ１，Ｋ２，Ｋ３，Ｋ４が配置されている。そして、ＬＥＤアレイ１０１３においては、ＬＥＤ素子ＬＥＤ１１，ＬＥＤ１２，・・・，ＬＥＤ１３２と、アノード端子パッドＡ１１，Ａ１２，Ａ１３，Ａ１４，Ａ２１，Ａ２２，Ａ２３，Ａ２４と、カソード端子パッドＫ１，Ｋ２，Ｋ３，Ｋ４とは、図１４に示す様な高抵抗性ウェハー基材１０１５上に配置して形成されている。この様なＬＥＤ素子ＬＥＤ１１，ＬＥＤ１２，・・・，ＬＥＤ１３２は、高抵抗性ウェハー基材１０１５上に、ＭＯＣＶＤ（有機金属気相成長）法により基材の全面に、電流阻止層１０１７と、ｎ型ＡｌＧａＡｓ層からなるｎ型拡散領域１０１９とを形成した後、ＬＥＤ素子を配置する位置にｐ型不純物を拡散することで形成されている。さらにｐ型不純物を拡散させた後、エッチングにより溝を形成することでＬＥＤ素子を分離する。そして、ＬＥＤ素子を分離した後、電流阻止層１０１７上に層間絶縁層１０２１を形成し、ｎ型拡散領域１０１９に設けられた複数のコンタクトホール１０２３を、メタル配線１０２５にて接続し、単にカソード端子パッドと接続している。また、ＬＥＤ素子のｐ型拡散領域１０２７を、メタル配線１０２９を用いてアノード端子パッドと接続する。
そして、この様なドライバＩＣ １００７、及びＬＥＤアレイ１０１３は、図１６、及び図１７に示す様にワイヤーボンディング法にて接合され、ＬＥＤヘッド１０３１を構成する。
ＬＥＤヘッド１０３１は、プリント配線板１０３３上に、ドライバＩＣ １００７、及びＬＥＤアレイ１０１３を配置して構成される。ドライバＩＣ １００７は、その表面に入出力パッド列１０３５、及びＬＥＤ駆動パッド列１０３７を備える。また、ＬＥＤヘッド１０３１は、その表面にアノード端子パッドＡ１１，Ａ１２，・・・によって形成されるアノードパッド列１０３９、及びカソード端子パッドＫ１，Ｋ２，Ｋ３，Ｋ４によって形成されるカソードパッド列１０４１を備える。そして、入出力パッド列１０３５は、ボンディングワイヤー１０４３によってプリント配線板１０３３上に設けられた端子パッド列１０４５と接続されており、ＬＥＤ駆動パッド列１０３７は、ボンディングワイヤー１０４７によってアノードパッド列１０３９と接続されている。また、カソードパッド列１０４１は、ボンディングワイヤー１０４９によって、プリント配線板１０３３上に設けられた端子パッド列１０５１と接続されている。
この様な従来用いられていたドライバＩＣ １００１、及びドライバＩＣ １００７から明らかな様に、時分割駆動の分割数をドライバＩＣ １００７の様に４分割で駆動する場合には、ドライバＩＣ １００１の様に２分割で駆動する場合に比べ、ＬＥＤ素子を駆動する制御回路の数を半分にすることができる。しかし、ドライバＩＣ １００１と比較して制御回路の数が半分になったドライバＩＣ １００７では、各制御回路ＣＣ２の間にスペースが発生し、これらのスペースが非常に狭小なものであることに起因して、各制御回路ＣＣ２のスペースを有効に活用することができない。すなわち、ドライバＩＣ １００７では、制御回路の数を減らすことはできても、これがドライバＩＣ １００７のサイズを小型化することには繋がらず、結果として駆動装置を小型化すると共に、駆動装置の生産コストの削減を図ることができないという問題がある。
本実施の形態における構成においては、図１８に示す様に、ドライバＩＣ ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６が備える制御回路等の配置を変更することで、ドライバＩＣの小型化を図ることが可能である。尚、図１８では小型化の効果を明確にすべく、上述したドライバＩＣ １００７と、本実施の形態の構成を用いたドライバＩＣ ＤＲＶ１を、同一の縮尺で並べて表す。
ドライバＩＣ ＤＲＶ１は、同図に示す様に、ＩＣチップ１８１の一方の長辺に沿って配列された端子ＶＤＤ７、端子ＶＤＤ８、端子ＶＤＤ９、出力端子Ｄ０１，Ｄ０２，・・・，Ｄ０４８、印刷データ出力端子ＤＡＴＡＯ３〜０、端子ＫＤＲＶ、端子ＳＴＢ、端子ＶＲＥＦ、端子ＧＮＤ、端子ＣＬＫ、端子ＬＯＡＤ、端子ＨＳＹＮＣ、及び印刷データ入力端子ＤＡＴＡＩ３〜０を備える。そして、これら端子は、ＩＣチップ１８１の一方の長辺に沿って、端子ＶＤＤ７、端子ＶＤＤ８、端子ＶＤＤ９、印刷データ出力端子ＤＡＴＡＯ３〜０、端子ＫＤＲＶ、端子ＳＴＢ、端子ＶＲＥＦ、端子ＧＮＤ、端子ＣＬＫ、端子ＬＯＡＤ、端子ＨＳＹＮＣ、及び印刷データ入力端子ＤＡＴＡＩ３〜０からなる入力端子群と、出力端子Ｄ０１，Ｄ０２，・・・，Ｄ０４８の出力端子群とを、実質的に交互に配置することが好ましい。そして、出力端子Ｄ０１，Ｄ０２，・・・，Ｄ０４８は、ＬＥＤヘッド３１の時分割数に応じて、複数の出力端子をまとめて配列することが好ましい。
また、ドライバＩＣ ＤＲＶ１は、同図に示す様に、ＩＣチップ１８１上に、書き込み制御回路４３、制御回路５７、及び基準電流回路５９を、複数の回路領域ＣＳ３内に納まる様に分割して配置する。また、ドライバＩＣ ＤＲＶ１は、ＩＣチップ１８１上に、少なくともフリップフロップ回路ＦＦＡｎ，ＦＦＢｎ，ＦＦＣｎ，ＦＦＤｎ、ラッチ回路ＬＴＡｎ，ＬＴＢｎ，ＬＴＣｎ，ＬＴＤｎ、メモリセル回路、当該メモリセル回路６１に対応するマルチプレクサアレイ４９、及び当該マルチプレクサアレイ４９に対応するＬＥＤ駆動回路１４７を含む制御回路ＣＣ３を４８個備える。そして、ドライバＩＣ ＤＲＶ１は、これら制御回路ＣＣ３、及び回路領域ＣＳ３を、ＩＣチップ１８１の長辺方向に沿って、略直線状に配置して形成されている。また、ドライバＩＣ ＤＲＶ１は、これら制御回路ＣＣ３、及び回路領域ＣＳ３に端子ＶＤＤ７、端子ＶＤＤ８、及び端子ＶＤＤ９から取得した電力を入力する電源配線１８３を備える。電源配線１８３は、制御回路ＣＣ３、回路領域ＣＳ３、端子ＶＤＤ７、端子ＶＤＤ８、及び端子ＶＤＤ９を接続可能とすべく、文字Ｅの形状を備える。
さらに具体的には、ドライバＩＣ ＤＲＶ１は、４個の制御回路ＣＣ３を隣接して配置して形成されたグループを１２組備え、この様な１２組のグループを、等間隔且つ略直線状にＩＣチップ１８１上に配列して形成されている。さらにドライバＩＣ ＤＲＶ１は、これら各グループの間に形成されたスペースに回路領域ＣＳ３を備える。この様に、ＩＣチップ１８１上に、制御回路ＣＣ３のグループを形成することで、各グループの間に形成されるスペースを、ドライバＩＣ １００７と比較して広くすることが可能となり、このスペースに回路領域ＣＳ３を配置することで制御回路ＣＣ３と回路領域ＣＳ３とを同一直線状に配列することが可能となる。そして、制御回路ＣＣ３と回路領域ＣＳ３とを同一直線状に配列することで、ＩＣチップ１８１の短辺方向の長さを、ドライバＩＣ １００７と比較して実質的に入出力パッド列１０３５又は制御回路ＣＣ２分だけ短くすることが可能となる。
そして、この様なドライバＩＣ ＤＲＶ１に対応するＬＥＤチップＣＨＰ１は、図１９及び図２０に示す様に接合され、ＬＥＤヘッド３１を構成する。尚、図１９はＬＥＤヘッド３１の断面図であり、図２０は、ＬＥＤヘッド３１の上面図である。
ＬＥＤヘッド３１は、プリント配線板１８５上に、ドライバＩＣ ＤＲＶ１、及びＬＥＤチップＣＨＰ１を配置して構成される。ドライバＩＣ ＤＲＶ１は、一方の長辺側に沿ってＬＥＤ駆動端子列１８７を備える。このＬＥＤ駆動端子列１８７は、少なくとも端子ＶＤＤ７、端子ＶＤＤ８、端子ＶＤＤ９、出力端子Ｄ０１，Ｄ０２，・・・，Ｄ０４８、印刷データ出力端子ＤＡＴＡＯ３〜０、端子ＫＤＲＶ、端子ＳＴＢ、端子ＶＲＥＦ、端子ＧＮＤ、端子ＣＬＫ、端子ＬＯＡＤ、端子ＨＳＹＮＣ、及び印刷データ入力端子ＤＡＴＡＩ３〜０を含む列である。また、ＬＥＤチップＣＨＰ１は、一方の長辺に沿ってＬＥＤ素子ＬＥＤ１，ＬＥＤ２，・・・，ＬＥＤ１９２のアノード端子パッドに接続されるアノードパッド列１８９、及びカソード端子パッドに接続されるカソードパッド列１９１を備える。そして、ＬＥＤ駆動端子列１８７は、ボンディングワイヤー１９３によってプリント配線板１８５上に設けられた端子パッド列１９５と接続されている。また、アノードパッド列１８９とＬＥＤ駆動端子列１８７とは、ボンディングワイヤー１９６によって接続されている。また、カソードパッド列１９１は、ボンディングワイヤー１９７によって、プリント配線板１８５上に設けられた端子パッド列１９９と接続されている。
以上、説明した様に、本発明の第１の実施の形態によれば、駆動装置としてのドライバＩＣは、少なくとも端子ＶＤＤ７、端子ＶＤＤ８、端子ＶＤＤ９、出力端子Ｄ０１，Ｄ０２，・・・，Ｄ０４８、印刷データ出力端子ＤＡＴＡＯ３〜０、端子ＫＤＲＶ、端子ＳＴＢ、端子ＶＲＥＦ、端子ＧＮＤ、端子ＣＬＫ、端子ＬＯＡＤ、端子ＨＳＹＮＣ、及び印刷データ入力端子ＤＡＴＡＩ３〜０を含むＬＥＤ駆動端子列１８７をＩＣチップ１８１の一方の長辺に沿って配列し、制御回路ＣＣ３、及び回路領域ＣＳ３を他方の長辺に沿って配列することで、ＩＣチップ１８１の短辺方向の長さを短くすることが可能となり、ドライバＩＣの小型化を実現することが可能となる。これによって、これらＩＣチップ１８１を製造する際に１枚のＩＣウェハーから採れるチップ数を増加させることが可能となり、ドライバＩＣのコスト低下を図ることが可能となる。
さらに、本発明の第１の実施の形態によれば、ＩＣチップ１８１の短辺幅を縮小することができる為、これを搭載するプリント配線板１８５の短辺幅もまた縮小することが可能となり、ＬＥＤヘッド３１の小型化を図ることが可能となる。
尚、上記第１の実施の形態では、ドライバＩＣ ＤＲＶ１及びＬＥＤチップＣＨＰ１を用いて詳細な説明を行ったが、他のドライバＩＣ、及びＬＥＤチップにおいても同様の構成を備えることはいうまでもない。
以下、本発明を適用した第２の実施の形態について詳細な説明をする。尚、第２の実施の形態では、その効果を明確にすべく、上述したＬＥＤヘッド１０３１を用いて詳細な説明をする。尚、第２の実施の形態では、第１の実施の形態と同一の構成を有する箇所については同一符号を付して詳細な説明を省略する。
図２１に示す様に、ＬＥＤヘッド１０３１では、等間隔に配列されたアノード端子パッドＡ１１，Ａ１２，・・・と、等間隔に配列された出力端子Ｄ１０１，Ｄ１０２，・・・，Ｄ１０８とをボンディングワイヤー１０４７を用いて接続している。
この様なＬＥＤヘッド１０３１では、６００ｄｐｉの解像度を有し、各ＬＥＤ素子間のドットピッチＬ１は、略４２．２μｍであり、アノード端子パッドＡ１１，Ａ１２，・・・のパッドピッチＬ２は、１６８．８μｍとなる。一方、ドライバＩＣ １００１の出力端子Ｄ１０１，Ｄ１０２，・・・，Ｄ１０８のパッドピッチＬ３は、約８１μｍである。そして、この様なＬＥＤヘッド１０３１では、パッドピッチＬ２と、パッドピッチＬ３とが大きく異なる為、出力端子Ｄ１０１，Ｄ１０２，・・・，Ｄ１０８とアノード端子パッドＡ１１，Ａ１２，・・・を接続するボンディングワイヤー１０４７を、出力端子Ｄ１０１，Ｄ１０２，・・・，Ｄ１０８、及びアノード端子パッドＡ１１，Ａ１２，・・・の配列方向に対して斜めに布線する必要がある。この場合、例えばアノード端子パッドＡ２１と、出力端子Ｄ１０５との、ずれ量Ｌ４は、式（１６８．８×３−８１×３）に従って、１３１．７μｍとなる。
しかし、この様にボンディングワイヤー１０４７を、出力端子Ｄ１０１，Ｄ１０２，・・・，Ｄ１０８、及びアノード端子パッドＡ１１，Ａ１２，・・・の配列方向に対して斜めに布線すると、ボンディングワイヤー１０４７のワイヤー同士の間隔を確保することが困難となり、ワイヤー同士が短絡してしまうという問題がある。また、この様な場合では、ＬＥＤヘッド１０３１の製造時に、ボンディングツールの移動速度を上げることが出来ない等の支障が生じ、生産性の向上を図ることができないという問題がある。
そこで、本発明の第２の実施の形態では、ＬＥＤヘッド３１を構成するＬＥＤチップＣＨＰ１を図２２に示す様に構成する。
ＬＥＤチップＣＨＰ１は、時分割数と同数のＳ個の出力端子Ｄ０１，Ｄ０２，・・・によって構成される出力端子アレイの各出力端子に対応させて、Ｓ個のアノード端子パッドＡ１１，Ａ１２，・・・によって構成されるアノード端子パッドアレイを備える。そして、Ｓ個の出力端子Ｄ０１，Ｄ０２，・・・と、Ｓ個のアノード端子パッドＡ１１，Ａ１２，・・・とは、互いに１対１の関係で、ボンディングワイヤー１９６によって接続される。Ｓ個のアノード端子パッドＡ１１，Ａ１２，・・・は、それぞれ時分割数と同数のＳ個のＬＥＤ素子ＬＥＤ１，ＬＥＤ２，・・・と接続されている。
そして、ＬＥＤチップＣＨＰ１は、これらアノード端子パッドアレイ、出力端子アレイ、及びＬＥＤアレイの中心を互いに一致する様に配置され、さらに各出力端子Ｄ０１，Ｄ０２，・・・の間隔をＰとし、各アノード端子パッドＡ１１，Ａ１２，・・・の間隔をＬとした場合に、距離Ｌは、Ｌ＝（Ｎ−１）×Ｐによって定められる様に形成される。この様にしてアノード端子パッドＡ１１，Ａ１２，・・・の間隔を定めることにより、ＬＥＤチップＣＨＰ１は、アノード端子パッドと出力端子との間を略平行に布線することが可能となり、ずれ量を大幅に縮小することが出来る。
具体的には、ＬＥＤヘッド３１は、時分割数を４とし、４個のアノード端子パッドごとに電極パッド群を構成し、４個の出力端子で出力端子群を構成した場合、ＬＥＤヘッド３１のアノード端子パッドＡ１１，Ａ１２，・・・をＬＥＤ素子ＬＥＤ１，ＬＥＤ２，・・・の配列ピッチの３倍に略等しいピッチで配置する。
ＬＥＤヘッド３１では、時分割数が４分割である為、例えばＬＥＤ素子ＬＥＤ３２，ＬＥＤ素子ＬＥＤ３１，・・・，ＬＥＤ素子ＬＥＤ１７に対応するアノード端子パッドＡ２４、アノード端子パッドＡ２３、アノード端子パッドＡ２２、及びアノード端子パッドＡ２１でアノード端子パッド群を構成し、出力端子Ｄ０８、出力端子Ｄ０７、出力端子Ｄ０６、及び出力端子Ｄ０５で出力端子群を構成し、これらの群同士を上述した方法で接続する。
この例で説明すると、アノード端子パッドＡ２４は、当該アノード端子パッドＡ２４と接続されている４個のＬＥＤ素子ＬＥＤ３２，３１，３０，２９の内、ＬＥＤ素子ＬＥＤ１８９のアノード端子の近傍に配置される。また、アノード端子パッドＡ２３は、ＬＥＤ素子ＬＥＤ２６の近傍に、アノード端子パッドＡ２２は、ＬＥＤ素子ＬＥＤ２３の近傍に、アノード端子パッドＡ２１は、ＬＥＤ素子ＬＥＤ２０の近傍にそれぞれ配置される。
そして、この様にしてアノード端子パッドＡ１１，Ａ１２，・・・を配列した場合、例えばアノード端子パッドＡ２１と出力端子Ｄ０５とのアノード端子パッドＡ１１，Ａ１２，・・・の配列方向に対する距離Ｌ５は、式（１２６．９×３−８１×３）／２に従って、６８．９μｍとなる。
この様に、第２の実施の形態によれば、アノード端子パッドと出力端子との間を略平行に布線することが可能となり、ずれ量を大幅に縮小することが出来る。そしてこれにより、ボンディングワイヤー１９６のワイヤー同士の間隔を確保することが容易となり、ワイヤー同士が短絡してしまうことを防止することができる。また、この様な場合では、ＬＥＤヘッド３１の製造時に、ボンディングツールの移動速度を、従来と比較して早くすることができ、ＬＥＤヘッド３１の生産性の向上を図ることができる。
以下、本発明を適用した第３の実施の形態を用いるＬＥＤヘッド２０３について詳細な説明をする。尚、第３の実施の形態においても、第１の実施の形態と同一の構成を有する箇所については同一符号を付して詳細な説明を省略する。
図９及び図１０を用いて説明した様に従来用いられていたＬＥＤアレイ１０１３、及びこれを駆動するドライバＩＣ １００７では、印刷データ信号ＤＡＴＡ３〜０が、例えばドット１、ドット８、ドット９、及びドット１６の様に規則性を持たないデータ系列として入力される必要があり、この不規則な印刷データ信号列に変換するためのデータ変換手段を設ける必要があった。そしてこの配列の変換は、図示せぬ印刷制御部に備えられた変換テーブルに基づいて行われていた。具体的には図示せぬ印刷制御部は、印刷データ信号ＤＡＴＡ３〜０を印刷制御部からドライバＩＣ １００１に入力する際に、ドライバＩＣ １００７に入力するデータ配列にあわせて変換する必要があった。
そこで、第３の実施の形態に係るＬＥＤアレイでは、この様な不規則なデータ転送順序に対応する煩雑さを解消することを可能とする。
第３の実施の形態に係るＬＥＤアレイ２０１は、図２３に示す様に、等間隔に配列された１９２個のＬＥＤ素子ＬＥＤ２１，ＬＥＤ２２，・・・，ＬＥＤ２１９２を備える。尚、説明の便宜上、同図においては、ＬＥＤ素子ＬＥＤ２１，ＬＥＤ２２，・・・，ＬＥＤ２３２及びこれに対応する部分のみを図示して詳細な説明を行う。
この様なＬＥＤ素子ＬＥＤ２１，ＬＥＤ２２，・・・，ＬＥＤ２３２は、８個のアノード端子パッドＡ２１１，Ａ２１２，Ａ２１３，Ａ２１４，Ａ２２１，Ａ２２２，Ａ２２３，Ａ２２４、及びカソード端子パッドＫ２１，Ｋ２２，Ｋ２３，Ｋ２４と接続されている。そして、アノード端子パッドＡ２１１，Ａ２１２，Ａ２１３，Ａ２１４，Ａ２２１，Ａ２２２，Ａ２２３，Ａ２２４は、図示せぬドライバＩＣの出力端子と接続されている。
具体的には、ＬＥＤアレイ２０１は、隣接する４個のＬＥＤ素子のアノード端子を、それぞれアノード端子パッドＡ２１１，Ａ２１２，Ａ２１３，Ａ２１４，Ａ２２１，Ａ２２２，Ａ２２３，Ａ２２４に接続した構成を備える。そして、これらＬＥＤ素子ＬＥＤ２１，ＬＥＤ２２，・・・，ＬＥＤ２３２の内、ＬＥＤ素子ＬＥＤ２１、ＬＥＤ素子ＬＥＤ２５、ＬＥＤ素子ＬＥＤ２９、ＬＥＤ素子ＬＥＤ２１３、ＬＥＤ素子ＬＥＤ２１７、ＬＥＤ素子ＬＥＤ２２１、ＬＥＤ素子ＬＥＤ２２５、及びＬＥＤ素子ＬＥＤ２２９のカソード端子は、Ｎ型ＭＯＳトランジスタ３６と接続されたカソード端子パッドＫ２１と接続されている。また、ＬＥＤ素子ＬＥＤ２２、ＬＥＤ素子ＬＥＤ２６、ＬＥＤ素子ＬＥＤ２１０、ＬＥＤ素子ＬＥＤ２１４、ＬＥＤ素子ＬＥＤ２１８、ＬＥＤ素子ＬＥＤ２２２、ＬＥＤ素子ＬＥＤ２２６、及びＬＥＤ素子ＬＥＤ２３０のカソード端子は、Ｎ型ＭＯＳトランジスタ３５と接続されたカソード端子パッドＫ２２と接続されている。また、ＬＥＤ素子ＬＥＤ２３、ＬＥＤ素子ＬＥＤ２７、ＬＥＤ素子ＬＥＤ２１１、並びにＬＥＤ素子ＬＥＤ２１５、及びＬＥＤ素子ＬＥＤ２１９、ＬＥＤ素子ＬＥＤ２２３、ＬＥＤ素子ＬＥＤ２２７、並びにＬＥＤ素子ＬＥＤ２３１のカソード端子は、それぞれＮ型ＭＯＳトランジスタ３４と接続された２個のカソード端子パッドＫ２３の一方と接続されている。また、ＬＥＤ素子ＬＥＤ２４、並びにＬＥＤ素子ＬＥＤ２８、ＬＥＤ素子ＬＥＤ２１２、並びにＬＥＤ素子ＬＥＤ２１６、ＬＥＤ素子ＬＥＤ２２０、並びにＬＥＤ素子ＬＥＤ２２４、及びＬＥＤ素子ＬＥＤ２２８、並びにＬＥＤ素子ＬＥＤ２３２のカソード端子は、それぞれＮ型ＭＯＳトランジスタ３３と接続されたカソード端子パッドＫ２４の何れかと接続されている。
図２３は、ＬＥＤアレイ２０１の一部を示す上面図であり、ＬＥＤアレイ２０１全体として、同図に示す６倍、すなわち４８個のカソード端子パッドＫ２１，Ｋ２２，Ｋ２３，Ｋ２４を備える。
そして、この様なＬＥＤアレイ２０１、及びＬＥＤアレイ２０１に接続されたドライバＩＣ ＤＲＶ１によって構成されるＬＥＤヘッド２０３は、図２４、及び図２５に示す様な動作で印刷データ信号ＤＡＴＡ３〜０の処理を行う。尚、説明を簡略化するために、図２４及び図２５では、ドライバＩＣ ＤＲＶ１を例に挙げ、ドライバＩＣ ＤＲＶ１の動作についてのみ詳細な説明を行う。
まず、印刷制御部１は、印刷データ信号ＤＡＴＡ３〜０の入力開始に伴い、同期信号ＨＤ−ＨＳＹＮＣ−ＮをＬＥＤヘッドに入力する。その後、印刷制御部１はクロック信号ＨＤ−ＣＬＫの１個目のクロックに同期して、ドット１、ドット５、ドット９、ドット１３の印刷データ信号をＬＥＤヘッド２０３に入力する。そして、引き続き印刷制御部１は２個目のクロックに同期して、ドット１７、ドット２１、ドット２５、ドット２９の印刷データをＬＥＤヘッド２０３に入力する。ここで、シフトレジスタ段数は１２段である為、１２個目のクロックが入力されると、ドライバＩＣの１個分の印刷データ信号ＤＡＴＡ３〜０の入力が終了する。その後、印刷制御部１は、Ｖ部において、ＬＥＤヘッド２０３にラッチ信号ＨＤ−ＬＯＡＤ―Ｐを入力し、印刷データ信号ＤＡＴＡ３〜０をラッチ回路ＬＴＡ１〜ＬＴＡ１２，ＬＴＢ１〜ＬＴＢ１２，ＬＴＣ１〜ＬＴＣ１２，ＬＴＤ１〜ＬＴＤ１２にラッチする。次に、印刷制御部１は、ＬＥＤヘッド２０３にストローブ信号ＨＤ−ＳＴＢ−Ｎを入力し、ＬＥＤ素子の駆動を開始する。このとき、ドライバＩＣ ＤＲＶ１は端子ＫＤＲＶから出力される信号をハイレベルに遷移させ、Ｎ型ＭＯＳトランジスタ３６をオン状態とするが、図２４に示す例で説明すると、このときＬＥＤ素子ＬＥＤ２１、ＬＥＤ素子ＬＥＤ２５、ＬＥＤ素子ＬＥＤ２９、ＬＥＤ素子ＬＥＤ２１３、ＬＥＤ素子ＬＥＤ２１７、ＬＥＤ素子ＬＥＤ２２１、ＬＥＤ素子ＬＥＤ２２５、及びＬＥＤ素子ＬＥＤ２２９が駆動されることとなる。
次に、印刷制御部１はクロック信号ＨＤ−ＣＬＫの１個目のクロックに同期して、ドット２、ドット６、ドット１０、ドット１４の印刷データ信号をＬＥＤヘッド２０３に入力する。そして、引き続き印刷制御部１は２個目のクロックに同期して、ドット１８、ドット２２、ドット２６、ドット３０の印刷データをＬＥＤヘッド２０３に入力する。そして１２個目のクロックがＬＥＤヘッド２０３に入力されると、ドライバＩＣの１個分の印刷データ信号ＤＡＴＡ３〜０の入力が終了する。その後、印刷制御部１は、Ｗ部において、ＬＥＤヘッド２０３にラッチ信号ＨＤ−ＬＯＡＤ―Ｐを入力し、印刷データ信号ＤＡＴＡ３〜０をラッチ回路ＬＴＡ１〜ＬＴＡ１２，ＬＴＢ１〜ＬＴＢ１２，ＬＴＣ１〜ＬＴＣ１２，ＬＴＤ１〜ＬＴＤ１２にラッチする。次に、印刷制御部１は、ＬＥＤヘッド２０３にストローブ信号ＨＤ−ＳＴＢ−Ｎを入力し、ＬＥＤ素子の駆動を開始する。このとき、図示しないドライバＩＣ ＤＲＶ２は端子ＫＤＲＶから出力される信号をハイレベルに遷移させ、Ｎ型ＭＯＳトランジスタ３５をオン状態とし、図２４に示す例で説明すると、ＬＥＤ素子ＬＥＤ２２、ＬＥＤ素子ＬＥＤ２６、ＬＥＤ素子ＬＥＤ２１０、ＬＥＤ素子ＬＥＤ２１４、ＬＥＤ素子ＬＥＤ２１８、ＬＥＤ素子ＬＥＤ２２２、ＬＥＤ素子ＬＥＤ２２６、及びＬＥＤ素子ＬＥＤ２３０が駆動される。
引き続く図２５に示す様に、印刷制御部１はクロック信号ＨＤ−ＣＬＫの１個目のクロックに同期して、ドット３、ドット７、ドット１１、ドット１５の印刷データ信号をＬＥＤヘッド２０３に入力する。そして、引き続き印刷制御部１は２個目のクロックに同期して、ドット１９、ドット２３、ドット２７、ドット３１の印刷データをＬＥＤヘッド２０３に入力する。そして１２個目のクロックがＬＥＤヘッド２０３に入力されると、ドライバＩＣの１個分の印刷データ信号ＤＡＴＡ３〜０の入力が終了する。その後、印刷制御部１は、Ｘ部において、ＬＥＤヘッド２０３にラッチ信号ＨＤ−ＬＯＡＤ―Ｐを入力し、印刷データ信号ＤＡＴＡ３〜０をラッチ回路ＬＴＡ１〜ＬＴＡ１２，ＬＴＢ１〜ＬＴＢ１２，ＬＴＣ１〜ＬＴＣ１２，ＬＴＤ１〜ＬＴＤ１２にラッチする。次に、印刷制御部１は、ＬＥＤヘッド２０３にストローブ信号ＨＤ−ＳＴＢ−Ｎを入力し、ＬＥＤ素子の駆動を開始する。このとき、ドライバＩＣ ＤＲＶ３は端子ＫＤＲＶから出力される信号をハイレベルに遷移させ、Ｎ型ＭＯＳトランジスタ３４をオン状態とし、図２４に示す例で説明すると、ＬＥＤ素子ＬＥＤ２３、ＬＥＤ素子ＬＥＤ２７、ＬＥＤ素子ＬＥＤ２１１、ＬＥＤ素子ＬＥＤ２１５、ＬＥＤ素子ＬＥＤ２１９、ＬＥＤ素子ＬＥＤ２２３、ＬＥＤ素子ＬＥＤ２２７、及びＬＥＤ素子ＬＥＤ２３１が駆動される。
次に、印刷制御部１はクロック信号ＨＤ−ＣＬＫの１個目のパルス波に同期して、ドット４、ドット８、ドット１２、ドット１６の印刷データ信号をＬＥＤヘッド２０３に入力する。そして、引き続き印刷制御部１は２個目のパルス波に同期して、ドット２０、ドット２４、ドット２８、ドット３２の印刷データをＬＥＤヘッド２０３に入力する。そして１２個目のパルス波がＬＥＤヘッド２０３に入力されると、ドライバＩＣ ＤＲＶ１，ＤＲＶ２，・・・，ＤＲＶ２６の１個分の印刷データ信号ＤＡＴＡ３〜０の入力が終了する。その後、印刷制御部１は、Ｙ部において、ＬＥＤヘッド２０３にラッチ信号ＨＤ−ＬＯＡＤ―Ｐを入力し、印刷データ信号ＤＡＴＡ３〜０をラッチ回路ＬＴＡ１〜ＬＴＡ１２，ＬＴＢ１〜ＬＴＢ１２，ＬＴＣ１〜ＬＴＣ１２，ＬＴＤ１〜ＬＴＤ１２にラッチする。次に、印刷制御部１は、ＬＥＤヘッド２０３にストローブ信号ＨＤ−ＳＴＢ−Ｎを入力し、ＬＥＤ素子の駆動を開始する。このとき、ドライバＩＣ ＤＲＶ４は端子ＫＤＲＶから出力される信号をハイレベルに遷移させ、Ｎ型ＭＯＳトランジスタ３３をオン状態とし、図２４に示す例で説明すると、ＬＥＤ素子ＬＥＤ２４、ＬＥＤ素子ＬＥＤ２８、ＬＥＤ素子ＬＥＤ２１２、ＬＥＤ素子ＬＥＤ２１６、ＬＥＤ素子ＬＥＤ２２０、ＬＥＤ素子ＬＥＤ２２４、ＬＥＤ素子ＬＥＤ２２８、及びＬＥＤ素子ＬＥＤ２３２が駆動する。
その後、印刷制御部１及びＬＥＤヘッドは同様の動作を繰り返し行い、図示せぬ像担持体上に印刷データ信号ＤＡＴＡ３〜０に基づく潜像画像を担持させる。
次に、印刷制御部１がＬＥＤアレイ２０１に補正データ信号を入力する方法について、図２６から図３４を参照しながら詳細な説明をする。尚、図２６は、入力される補正データ信号の概略を示す図であり、図２７乃至図３４は、図２６に示す各部の詳細を示す図である。
印刷制御部１は、ＬＥＤヘッド２０３に対して、補正データ信号として１ドットあたり、補正データ信号ｂｉｔ３，ｂｉｔ２，ｂｉｔ１，ｂｉｔ０からなる４ビットの信号を入力する。具体的には、印刷制御部１は、補正データ信号ｂｉｔ３，ｂｉｔ２，ｂｉｔ１，ｂｉｔ０をＬＥＤヘッド２０３に入力するに先立って、ＬＥＤヘッドのＬＯＡＤ信号をハイレベルに遷移させる。
次に、補正データ信号ｂｉｔ３の先頭位置に配置されたイネーブル信号Ｋ−ＥＮＢ、セレクト信号Ｋ−ＳＥＬ０，Ｋ−ＳＥＬ１を入力する。このとき、端子ＤＡＴＡＩ２には入力すべき信号がない為、ダミー信号ＤＵＭＭＹを割り当てる。
そして、印刷制御部１は、クロック信号ＣＬＫに同期して、これら信号に続けて補正データ信号ｂｉｔ３の内、補正データＫ１をＬＥＤヘッド２０３に入力する。このときＬＥＤヘッド２０３に入力される補正データ信号ｂｉｔ３は、ドット１、ドット５、ドット９、・・・、ドット１８５、ドット１８９に関する補正データ信号である。そして、印刷制御部１は、補正データ信号ｂｉｔ３をメモリセルアレイ４７に記憶すべく、ＬＥＤヘッド２０３に対して３パルスのストローブ信号ＨＤ−ＳＴＢ−Ｎを入力する。そしてＬＥＤヘッド２０３の書き込み制御回路４３は、ストローブ信号ＨＤ−ＳＴＢ−Ｎの入力を受けて、端子Ｗ３，Ｗ２，Ｗ１，Ｗ０、及び端子Ｅ３，Ｅ２，Ｅ１，Ｅ０を用いてメモリセル回路６１に対する書き込み指令を出力する。これによりメモリセル回路６１は、シフトレジスタを介して入力された補正データ信号を記憶する。
次に、ＡＢ部において印刷制御部１は、クロック信号ＣＬＫに同期して、これら信号に続けて補正データ信号ｂｉｔ３の内、補正データＫ２をＬＥＤヘッド２０３に入力する。このときＬＥＤヘッド２０３に入力される補正データ信号ｂｉｔ３は、ドット２、ドット５、ドット１０、・・・、ドット１８６、ドット１９０に関する補正データ信号である。そして、印刷制御部１は、補正データ信号ｂｉｔ３をメモリセルアレイ４７に記憶すべく、ＬＥＤヘッド２０３に対して３パルスのストローブ信号ＨＤ−ＳＴＢ−Ｎを入力する。そしてＬＥＤヘッド２０３の書き込み制御回路４３は、ストローブ信号ＨＤ−ＳＴＢ−Ｎの入力を受けて、端子Ｗ３，Ｗ２，Ｗ１，Ｗ０、及び端子Ｅ３，Ｅ２，Ｅ１，Ｅ０からメモリセル回路６１に対する書き込み指令を出力する。これによりメモリセル回路６１は、シフトレジスタを介して入力された補正データ信号を記憶する。
次に、図２８に示す様に、ＡＣ部において印刷制御部１は、クロック信号ＣＬＫに同期して、これら信号に続けて補正データ信号ｂｉｔ３の内、補正データＫ１をＬＥＤヘッド２０３に入力する。このときＬＥＤヘッド２０３に入力される補正データ信号ｂｉｔ３は、ドット３、ドット７、ドット１１、・・・、ドット１８７、ドット１９１に関する補正データ信号である。そして、印刷制御部１は、補正データ信号ｂｉｔ３をメモリセルアレイ４７に記憶すべく、ＬＥＤヘッド２０３に対して３パルスのストローブ信号ＨＤ−ＳＴＢ−Ｎを入力する。そしてＬＥＤヘッド２０３の書き込み制御回路４３は、ストローブ信号ＨＤ−ＳＴＢ−Ｎの入力を受けて、端子Ｗ３，Ｗ２，Ｗ１，Ｗ０、及び端子Ｅ３，Ｅ２，Ｅ１，Ｅ０からメモリセル回路６１に対する書き込み指令を出力する。これによりメモリセル回路６１は、シフトレジスタを介して入力された補正データ信号を記憶する。
次に、ＡＤ部において印刷制御部１は、クロック信号ＣＬＫに同期して、これら信号に続けて補正データ信号ｂｉｔ３の内、補正データＫ０をＬＥＤヘッド２０３に入力する。このときＬＥＤヘッド２０３に入力される補正データ信号ｂｉｔ３は、ドット４、ドット８、ドット１２、・・・、ドット１８８、ドット１９２に関する補正データ信号である。そして、印刷制御部１は、補正データ信号ｂｉｔ３をメモリセルアレイ４７に記憶すべく、ＬＥＤヘッド２０３に対して３パルスのストローブ信号ＨＤ−ＳＴＢ−Ｎを入力する。そしてＬＥＤヘッド２０３の書き込み制御回路４３は、ストローブ信号ＨＤ−ＳＴＢ−Ｎの入力を受けて、端子Ｗ３，Ｗ２，Ｗ１，Ｗ０、及び端子Ｅ３，Ｅ２，Ｅ１，Ｅ０からメモリセル回路６１に対する書き込み指令を出力する。これによりメモリセル回路６１は、シフトレジスタを介して入力された補正データ信号を記憶する。
次に、図２９に示す様に印刷制御部１は、ＡＥ部において、補正データ信号ｂｉｔ２の先頭にダミーデータＤＵＭＭＹを割り当て、次いで補正データ信号ｂｉｔ２列をＬＥＤヘッド２０３に入力する。
そして、印刷制御部１は、クロック信号ＣＬＫに同期して、これら信号に続けて補正データ信号ｂｉｔ２の内、補正データＫ１をＬＥＤヘッド２０３に入力する。このときＬＥＤヘッド２０３に入力される補正データ信号ｂｉｔ２は、ドット１、ドット５、ドット９、・・・、ドット１８５、ドット１８９に関する補正データ信号である。そして、印刷制御部１は、補正データ信号ｂｉｔ２をメモリセルアレイ４７に記憶すべく、ＬＥＤヘッド２０３に対して３パルスのストローブ信号ＨＤ−ＳＴＢ−Ｎを入力する。そしてＬＥＤヘッド２０３の書き込み制御回路４３は、ストローブ信号ＨＤ−ＳＴＢ−Ｎの入力を受けて、端子Ｗ３，Ｗ２，Ｗ１，Ｗ０、及び端子Ｅ３，Ｅ２，Ｅ１，Ｅ０からメモリセル回路６１に対する書き込み指令を出力する。これによりメモリセル回路６１は、シフトレジスタを介して入力された補正データ信号を記憶する。
次に、ＡＦ部において印刷制御部１は、クロック信号ＣＬＫに同期して、これら信号に続けて補正データ信号ｂｉｔ２の内、補正データＫ２をＬＥＤヘッド２０３に入力する。このときＬＥＤヘッド２０３に入力される補正データ信号ｂｉｔ２は、ドット２、ドット５、ドット１０、・・・、ドット１８６、ドット１９０に関する補正データ信号である。そして、印刷制御部１は、補正データ信号ｂｉｔ２をメモリセルアレイ４７に記憶すべく、ＬＥＤヘッド２０３に対して３パルスのストローブ信号ＨＤ−ＳＴＢ−Ｎを入力する。そしてＬＥＤヘッド２０３の書き込み制御回路４３は、ストローブ信号ＨＤ−ＳＴＢ−Ｎの入力を受けて、端子Ｗ３，Ｗ２，Ｗ１，Ｗ０、及び端子Ｅ３，Ｅ２，Ｅ１，Ｅ０からメモリセル回路６１に対する書き込み指令を出力する。これによりメモリセル回路６１は、シフトレジスタを介して入力された補正データ信号を記憶する。
次に、図３０に示す様に、ＡＧ部において印刷制御部１は、クロック信号ＣＬＫに同期して、これら信号に続けて補正データ信号ｂｉｔ２の内、補正データＫ１をＬＥＤヘッド２０３に入力する。このときＬＥＤヘッド２０３に入力される補正データ信号ｂｉｔ２は、ドット３、ドット７、ドット１１、・・・、ドット１８７、ドット１９１に関する補正データ信号である。そして、印刷制御部１は、補正データ信号ｂｉｔ２をメモリセルアレイ４７に記憶すべく、ＬＥＤヘッド２０３に対して３パルスのストローブ信号ＨＤ−ＳＴＢ−Ｎを入力する。そしてＬＥＤヘッド２０３の書き込み制御回路４３は、ストローブ信号ＨＤ−ＳＴＢ−Ｎの入力を受けて、端子Ｗ３，Ｗ２，Ｗ１，Ｗ０、及び端子Ｅ３，Ｅ２，Ｅ１，Ｅ０からメモリセル回路６１に対する書き込み指令を出力する。これによりメモリセル回路６１は、シフトレジスタを介して入力された補正データ信号を記憶する。
次に、ＡＨ部において印刷制御部１は、クロック信号ＣＬＫに同期して、これら信号に続けて補正データ信号ｂｉｔ２の内、補正データＫ０をＬＥＤヘッド２０３に入力する。このときＬＥＤヘッド２０３に入力される補正データ信号ｂｉｔ２は、ドット４、ドット８、ドット１２、・・・、ドット１８８、ドット１９２に関する補正データ信号である。そして、印刷制御部１は、補正データ信号ｂｉｔ２をメモリセルアレイ４７に記憶すべく、ＬＥＤヘッド２０３に対して３パルスのストローブ信号ＨＤ−ＳＴＢ−Ｎを入力する。そしてＬＥＤヘッド２０３の書き込み制御回路４３は、ストローブ信号ＨＤ−ＳＴＢ−Ｎの入力を受けて、端子Ｗ３，Ｗ２，Ｗ１，Ｗ０、及び端子Ｅ３，Ｅ２，Ｅ１，Ｅ０からメモリセル回路６１に対する書き込み指令を出力する。これによりメモリセル回路６１は、シフトレジスタを介して入力された補正データ信号を記憶する。
次に、図３１に示す様に印刷制御部１は、ＡＩ部において、補正データ信号ｂｉｔ１の先頭にダミーデータＤＵＭＭＹを割り当て、次いで補正データ信号ｂｉｔ１列をＬＥＤヘッド２０３に入力する。
そして、印刷制御部１は、クロック信号ＣＬＫに同期して、これら信号に続けて補正データ信号ｂｉｔ１の内、補正データＫ１をＬＥＤヘッド２０３に入力する。このときＬＥＤヘッド２０３に入力される補正データ信号ｂｉｔ１は、ドット１、ドット５、ドット９、・・・、ドット１８５、ドット１８９に関する補正データ信号である。そして、印刷制御部１は、補正データ信号ｂｉｔ１をメモリセルアレイ４７に記憶すべく、ＬＥＤヘッド２０３に対して３パルスのストローブ信号ＨＤ−ＳＴＢ−Ｎを入力する。そしてＬＥＤヘッド２０３の書き込み制御回路４３は、ストローブ信号ＨＤ−ＳＴＢ−Ｎの入力を受けて、端子Ｗ３，Ｗ２，Ｗ１，Ｗ０、及び端子Ｅ３，Ｅ２，Ｅ１，Ｅ０からメモリセル回路６１に対する書き込み指令を出力する。これによりメモリセル回路６１は、シフトレジスタを介して入力された補正データ信号を記憶する。
次に、ＡＪ部において印刷制御部１は、クロック信号ＣＬＫに同期して、これら信号に続けて補正データ信号ｂｉｔ１の内、補正データＫ２をＬＥＤヘッド２０３に入力する。このときＬＥＤヘッド２０３に入力される補正データ信号ｂｉｔ１は、ドット２、ドット５、ドット１０、・・・、ドット１８６、ドット１９０に関する補正データ信号である。そして、印刷制御部１は、補正データ信号ｂｉｔ１をメモリセルアレイ４７に記憶すべく、ＬＥＤヘッド２０３に対して３パルスのストローブ信号ＨＤ−ＳＴＢ−Ｎを入力する。そしてＬＥＤヘッド２０３の書き込み制御回路４３は、ストローブ信号ＨＤ−ＳＴＢ−Ｎの入力を受けて、端子Ｗ３，Ｗ２，Ｗ１，Ｗ０、及び端子Ｅ３，Ｅ２，Ｅ１，Ｅ０からメモリセル回路６１に対する書き込み指令を出力する。これによりメモリセル回路６１は、シフトレジスタを介して入力された補正データ信号を記憶する。
次に、図３２に示す様に、ＡＫ部において印刷制御部１は、クロック信号ＣＬＫに同期して、これら信号に続けて補正データ信号ｂｉｔ１の内、補正データＫ１をＬＥＤヘッド２０３に入力する。このときＬＥＤヘッド２０３に入力される補正データ信号ｂｉｔ１は、ドット３、ドット７、ドット１１、・・・、ドット１８７、ドット１９１に関する補正データ信号である。そして、印刷制御部１は、補正データ信号ｂｉｔ１をメモリセルアレイ４７に記憶すべく、ＬＥＤヘッド２０３に対して３パルスのストローブ信号ＨＤ−ＳＴＢ−Ｎを入力する。そしてＬＥＤヘッド２０３の書き込み制御回路４３は、ストローブ信号ＨＤ−ＳＴＢ−Ｎの入力を受けて、端子Ｗ３，Ｗ２，Ｗ１，Ｗ０、及び端子Ｅ３，Ｅ２，Ｅ１，Ｅ０からメモリセル回路６１に対する書き込み指令を出力する。これによりメモリセル回路６１は、シフトレジスタを介して入力された補正データ信号を記憶する。
次に、ＡＬ部において印刷制御部１は、クロック信号ＣＬＫに同期して、これら信号に続けて補正データ信号ｂｉｔ１の内、補正データＫ０をＬＥＤヘッド２０３に入力する。このときＬＥＤヘッド２０３に入力される補正データ信号ｂｉｔ１は、ドット４、ドット８、ドット１２、・・・、ドット１８８、ドット１９２に関する補正データ信号である。そして、印刷制御部１は、補正データ信号ｂｉｔ１をメモリセルアレイ４７に記憶すべく、ＬＥＤヘッド２０３に対して３パルスのストローブ信号ＨＤ−ＳＴＢ−Ｎを入力する。そしてＬＥＤヘッド２０３の書き込み制御回路４３は、ストローブ信号ＨＤ−ＳＴＢ−Ｎの入力を受けて、端子Ｗ３，Ｗ２，Ｗ１，Ｗ０、及び端子Ｅ３，Ｅ２，Ｅ１，Ｅ０からメモリセル回路６１に対する書き込み指令を出力する。これによりメモリセル回路６１は、シフトレジスタを介して入力された補正データ信号を記憶する。
次に、図３３に示す様に印刷制御部１は、ＡＭ部において、補正データ信号ｂｉｔ０の先頭にダミー信号ＤＵＭＭＹを割り当てて、補正データ信号ｂｉｔ０をＬＥＤヘッド２０３に入力する。
そして、印刷制御部１は、クロック信号ＣＬＫに同期して、これら信号に続けて補正データ信号ｂｉｔ０の内、補正データＫ１をＬＥＤヘッド２０３に入力する。このときＬＥＤヘッド２０３に入力される補正データ信号ｂｉｔ０は、ドット１、ドット５、ドット９、・・・、ドット１８５、ドット１８９に関する補正データ信号である。そして、印刷制御部１は、補正データ信号ｂｉｔ０をメモリセルアレイ４７に記憶すべく、ＬＥＤヘッド２０３に対して３パルスのストローブ信号ＨＤ−ＳＴＢ−Ｎを入力する。そしてＬＥＤヘッド２０３の書き込み制御回路４３は、ストローブ信号ＨＤ−ＳＴＢ−Ｎの入力を受けて、端子Ｗ３，Ｗ２，Ｗ１，Ｗ０、及び端子Ｅ３，Ｅ２，Ｅ１，Ｅ０からメモリセル回路６１に対する書き込み指令を出力する。これによりメモリセル回路６１は、シフトレジスタを介して入力された補正データ信号を記憶する。
次に、ＡＮ部において印刷制御部１は、クロック信号ＣＬＫに同期して、これら信号に続けて補正データ信号ｂｉｔ０の内、補正データＫ２をＬＥＤヘッド２０３に入力する。このときＬＥＤヘッド２０３に入力される補正データ信号ｂｉｔ０は、ドット２、ドット５、ドット１０、・・・、ドット１８６、ドット１９０に関する補正データ信号である。そして、印刷制御部１は、補正データ信号ｂｉｔ０をメモリセルアレイ４７に記憶すべく、ＬＥＤヘッド２０３に対して３パルスのストローブ信号ＨＤ−ＳＴＢ−Ｎを入力する。そしてＬＥＤヘッド２０３の書き込み制御回路４３は、ストローブ信号ＨＤ−ＳＴＢ−Ｎの入力を受けて、端子Ｗ３，Ｗ２，Ｗ１，Ｗ０、及び端子Ｅ３，Ｅ２，Ｅ１，Ｅ０からメモリセル回路６１に対する書き込み指令を出力する。これによりメモリセル回路６１は、シフトレジスタを介して入力された補正データ信号を記憶する。
次に、図３４に示す様に、ＡＯ部において印刷制御部１は、クロック信号ＣＬＫに同期して、これら信号に続けて補正データ信号ｂｉｔ０の内、補正データＫ１をＬＥＤヘッド２０３に入力する。このときＬＥＤヘッド２０３に入力される補正データ信号ｂｉｔ０は、ドット３、ドット７、ドット１１、・・・、ドット１８７、ドット１９１に関する補正データ信号である。そして、印刷制御部１は、補正データ信号ｂｉｔ０をメモリセルアレイ４７に記憶すべく、ＬＥＤヘッド２０３に対して３パルスのストローブ信号ＨＤ−ＳＴＢ−Ｎを入力する。そしてＬＥＤヘッド２０３の書き込み制御回路４３は、ストローブ信号ＨＤ−ＳＴＢ−Ｎの入力を受けて、端子Ｗ３，Ｗ２，Ｗ１，Ｗ０、及び端子Ｅ３，Ｅ２，Ｅ１，Ｅ０からメモリセル回路６１に対する書き込み指令を出力する。これによりメモリセル回路６１は、シフトレジスタを介して入力された補正データ信号を記憶する。
次に、ＡＰ部において印刷制御部１は、クロック信号ＣＬＫに同期して、これら信号に続けて補正データ信号ｂｉｔ０の内、補正データＫ０をＬＥＤヘッド２０３に入力する。このときＬＥＤヘッド２０３に入力される補正データ信号ｂｉｔ０は、ドット４、ドット８、ドット１２、・・・、ドット１８８、ドット１９２に関する補正データ信号である。そして、印刷制御部１は、補正データ信号ｂｉｔ０をメモリセルアレイ４７に記憶すべく、ＬＥＤヘッド２０３に対して３パルスのストローブ信号ＨＤ−ＳＴＢ−Ｎを入力する。そしてＬＥＤヘッド２０３の書き込み制御回路４３は、ストローブ信号ＨＤ−ＳＴＢ−Ｎの入力を受けて、端子Ｗ３，Ｗ２，Ｗ１，Ｗ０、及び端子Ｅ３，Ｅ２，Ｅ１，Ｅ０からメモリセル回路６１に対する書き込み指令を出力する。これによりメモリセル回路６１は、シフトレジスタを介して入力された補正データ信号を記憶する。
次に、この様な補正データ信号ｂｉｔ３，ｂｉｔ２，ｂｉｔ１，ｂｉｔ０と、イネーブル信号Ｋ−ＥＮＢ、及びセレクト信号Ｋ−ＳＥＬ０，Ｋ−ＳＥＬ１との関係について詳細な説明をする。
先ず、イネーブル信号Ｋ−ＥＮＢ、セレクト信号Ｋ−ＳＥＬ１、及びセレクト信号Ｋ−ＳＥＬ０をローレベル信号とする場合について説明する。印刷制御部１からＬＥＤヘッド２０３に補正データ信号ｂｉｔ３，ｂｉｔ２，ｂｉｔ１，ｂｉｔ０が入力される前のロード信号ＨＤ−ＬＯＡＤがハイレベルに遷移し、ストローブ信号ＨＤ−ＳＴＢが入力される際に、フリップフロップ回路ＦＦＡ１３，ＦＦＢ１３，ＦＦＤ１３から出力される信号はローレベル信号となる。そしてこのとき補正データ信号をメモリセル回路６１に書き込む動作が行われている為、書き込み制御回路４３の端子Ｗ３から出力される信号はハイレベル信号となり、端子Ｅ１から出力される信号もハイレベル信号となる為、メモリセル回路６１は、イネーブル信号Ｋ−ＥＮＢ、セレクト信号Ｋ−ＳＥＬ１、及びセレクト信号Ｋ−ＳＥＬ０をローレベル信号として記憶する。
次に、イネーブル信号Ｋ−ＥＮＢをハイレベル信号、セレクト信号Ｋ−ＳＥＬ１、及びセレクト信号Ｋ−ＳＥＬ０をローレベル信号とする場合について説明する。印刷制御部１からＬＥＤヘッド２０３に補正データ信号ｂｉｔ３，ｂｉｔ２，ｂｉｔ１，ｂｉｔ０が入力される前のロード信号ＨＤ−ＬＯＡＤがハイレベルに遷移し、ストローブ信号ＨＤ−ＳＴＢが入力される際に、フリップフロップ回路ＦＦＡ１３，ＦＦＢ１３から出力される信号はローレベル信号となり、フリップフロップ回路ＦＦＤ１３から出力される信号はハイレベル信号となる。そしてこのとき補正データ信号をメモリセル回路６１に書き込む動作が行われている為、書き込み制御回路４３の端子Ｗ３から出力される信号はハイレベル信号となり、端子Ｅ１から出力される信号もハイレベル信号となる為、メモリセル回路６１は、イネーブル信号Ｋ−ＥＮＢをハイレベル信号として、セレクト信号Ｋ−ＳＥＬ１、及びセレクト信号Ｋ−ＳＥＬ０としてローレベル信号を記憶する。
次に、イネーブル信号Ｋ−ＥＮＢをハイレベル信号、セレクト信号Ｋ−ＳＥＬ１をローレベル信号、そしてセレクト信号Ｋ−ＳＥＬ０をハイレベル信号とする場合について説明する。印刷制御部１からＬＥＤヘッド２０３に補正データ信号ｂｉｔ３，ｂｉｔ２，ｂｉｔ１，ｂｉｔ０が入力される前のロード信号ＨＤ−ＬＯＡＤがハイレベルに遷移し、ストローブ信号ＨＤ−ＳＴＢが入力される際に、フリップフロップ回路ＦＦＡ１３から出力される信号はハイレベル信号となり、ＦＦＢ１３から出力される信号はローレベル信号となり、フリップフロップ回路ＦＦＤ１３から出力される信号はハイレベル信号となる。そしてこのとき補正データ信号をメモリセル回路６１に書き込む動作が行われている為、書き込み制御回路４３の端子Ｗ３から出力される信号はハイレベル信号となり、端子Ｅ１から出力される信号もハイレベル信号となる為、メモリセル回路６１は、イネーブル信号Ｋ−ＥＮＢをイレベル信号として、セレクト信号Ｋ−ＳＥＬ１をローレベル信号として、セレクト信号Ｋ−ＳＥＬ０をローレベル信号として記憶する。
次に、イネーブル信号Ｋ−ＥＮＢ、セレクト信号Ｋ−ＳＥＬ１、及びセレクト信号Ｋ−ＳＥＬ０をハイレベル信号とする場合について説明する。印刷制御部１からＬＥＤヘッド２０３に補正データ信号ｂｉｔ３，ｂｉｔ２，ｂｉｔ１，ｂｉｔ０が入力される前のロード信号ＨＤ−ＬＯＡＤがハイレベルに遷移し、ストローブ信号ＨＤ−ＳＴＢが入力される際に、フリップフロップ回路ＦＦＡ１３，ＦＦＢ１３，ＦＦＤ１３から出力される信号はハイレベル信号となる。そしてこのとき補正データ信号をメモリセル回路６１に書き込む動作が行われている為、書き込み制御回路４３の端子Ｗ３から出力される信号はハイレベル信号となり、端子Ｅ１から出力される信号もハイレベル信号となる為、メモリセル回路６１は、イネーブル信号Ｋ−ＥＮＢ、セレクト信号Ｋ−ＳＥＬ１、及びセレクト信号Ｋ−ＳＥＬ０をハイレベル信号として記憶する。
次に、イネーブル信号Ｋ−ＥＮＢ、及びセレクト信号Ｋ−ＳＥＬ１をハイレベル信号、セレクト信号Ｋ−ＳＥＬ０をローレベル信号とする場合について説明する。印刷制御部１からＬＥＤヘッド２０３に補正データ信号ｂｉｔ３，ｂｉｔ２，ｂｉｔ１，ｂｉｔ０が入力される前のロード信号ＨＤ−ＬＯＡＤがハイレベルに遷移し、ストローブ信号ＨＤ−ＳＴＢが入力される際に、フリップフロップ回路ＦＦＡ１３から出力される信号はローレベル信号となり、フリップフロップ回路ＦＦＢ１３，ＦＦＤ１３から出力される信号はハイレベル信号となる。そしてこのとき補正データ信号をメモリセル回路６１に書き込む動作が行われている為、書き込み制御回路４３の端子Ｗ３から出力される信号はハイレベル信号となり、端子Ｅ１から出力される信号もハイレベル信号となる為、メモリセル回路６１は、イネーブル信号Ｋ−ＥＮＢ、及びセレクト信号Ｋ−ＳＥＬ１をハイレベル信号として、セレクト信号Ｋ−ＳＥＬ０をローレベル信号として記憶する。
以上、第３の実施の形態に係るＬＥＤヘッド２０３によれば、印刷制御部１がＬＥＤ素子ＬＥＤ２１，ＬＥＤ２２，・・・，ＬＥＤ２１９２の補正データ信号ｂｉｔ３，ｂｉｔ２，ｂｉｔ１，ｂｉｔ０をＬＥＤヘッド２０３に入力する際に、補正データ信号ｂｉｔ３，ｂｉｔ２，ｂｉｔ１，ｂｉｔ０と併せてイネーブル信号Ｋ−ＥＮＢ、及びセレクト信号Ｋ−ＳＥＬ１，Ｋ−ＳＥＬ０を入力することが可能となる。そして、ＬＥＤヘッド２０３では、これらの信号により端子ＫＤＲＶから出力される信号を選択することができる為、Ｎ型ＭＯＳトランジスタ３３，３４，３５，３６を制御する４通りの制御信号を発生させることができる。
また、ＬＥＤヘッド２０３によれば、クロック信号ＣＬＫに同期して入力される印刷データ信号ＤＡＴＡ３〜０、及び補正データ信号ｂｉｔ３，ｂｉｔ２，ｂｉｔ１，ｂｉｔ０のデータ配列を単調な規則性をもったデータ配列とすることが可能となる。これにより、印刷制御部１において印刷データ信号ＤＡＴＡ３〜０、及び補正データ信号ｂｉｔ３，ｂｉｔ２，ｂｉｔ１，ｂｉｔ０の配列順序を変換する変換テーブルを備える必要がなくなり、ＬＥＤヘッド２０３の生産コストの上昇を抑制することができる。
また、ＬＥＤヘッド２０３によれば、４８個のカソード端子パッドＫ１１，Ｋ１２，Ｋ１３，Ｋ１４があればその機能を達成することができる。従来用いられていたＬＥＤヘッドでは、カソード端子パッドを５４個備える必要があったことに鑑みれば、ボンディングワイヤーを接続する手間を省くことができる為、ＬＥＤヘッド２０３の組み立て時間の短縮を図ることが可能となる。
尚、第３の実施の形態に係るＬＥＤヘッド２０３では、図３５に示す様にアノード端子パッドＡ３１１，Ａ３１２，Ａ３１３，Ａ３１４，Ａ３２１，Ａ３２２，Ａ３２３，Ａ３２４、ＬＥＤ素子ＬＥＤ３１，ＬＥＤ３２，・・・，ＬＥＤ３３２、及びカソード端子パッドＫ３１，Ｋ３２，Ｋ３３，Ｋ３４の配列を変更することも可能である。
同図に示すＬＥＤヘッド２０５では、隣接する４個のＬＥＤ素子のアノード端子を、それぞれアノード端子パッドに接続した構成を備える。
そして、これらＬＥＤ素子ＬＥＤ２１，ＬＥＤ２２，・・・，ＬＥＤ２３２の内、ＬＥＤ素子ＬＥＤ２１、ＬＥＤ素子ＬＥＤ２５、ＬＥＤ素子ＬＥＤ２９、ＬＥＤ素子ＬＥＤ２１３、ＬＥＤ素子ＬＥＤ２１７、ＬＥＤ素子ＬＥＤ２２１、ＬＥＤ素子ＬＥＤ２２５、及びＬＥＤ素子ＬＥＤ２２９のカソード端子は、Ｎ型ＭＯＳトランジスタ３６と接続されたカソード端子パッドＫ３１と接続されている。また、ＬＥＤ素子ＬＥＤ２２、ＬＥＤ素子ＬＥＤ２６、ＬＥＤ素子ＬＥＤ２１０、並びにＬＥＤ素子ＬＥＤ２１４のカソード端子、及びＬＥＤ素子ＬＥＤ２１８、ＬＥＤ素子ＬＥＤ２２２、ＬＥＤ素子ＬＥＤ２２６、並びにＬＥＤ素子ＬＥＤ２３０のカソード端子は、Ｎ型ＭＯＳトランジスタ３５と接続された２個のカソード端子パッドＫ３２と接続されている。また、ＬＥＤ素子ＬＥＤ２３、ＬＥＤ素子ＬＥＤ２７、ＬＥＤ素子ＬＥＤ２１１、ＬＥＤ素子ＬＥＤ２１５、ＬＥＤ素子ＬＥＤ２１９、ＬＥＤ素子ＬＥＤ２２３、ＬＥＤ素子ＬＥＤ２２７、及びＬＥＤ素子ＬＥＤ２３１のカソード端子は、Ｎ型ＭＯＳトランジスタ３４と接続されたカソード端子パッドＫ３３と接続されている。また、ＬＥＤ素子ＬＥＤ２４、ＬＥＤ素子ＬＥＤ２８、ＬＥＤ素子ＬＥＤ２１２、ＬＥＤ素子ＬＥＤ２１６、ＬＥＤ素子ＬＥＤ２２０、ＬＥＤ素子ＬＥＤ２２４、ＬＥＤ素子ＬＥＤ２２８、及びＬＥＤ素子ＬＥＤ２３２のカソード端子は、Ｎ型ＭＯＳトランジスタ３３と接続されたカソード端子パッドＫ３４と接続されている。
この様なＬＥＤヘッド２０５では、ＬＥＤヘッド２０５全体として３０個のカソード端子パッドによってその機能を達成することができる為、上述した効果がより一層顕著に発生する。
以下、第４の実施の形態について詳細な説明をする。
図１４に示した従来用いられていたＬＥＤアレイ１０１３においては、ＬＥＤ素子ＬＥＤ１１，ＬＥＤ１２，・・・，ＬＥＤ１１９２のカソード端子とをカソード端子パッドＫ１，Ｋ２，Ｋ３，Ｋ４とを接続する為に、マトリクス配線を構成する必要があった。この様なマトリクス配線を使用する場合、配線同士の交差部における配線相互の独立性を確保する為に、配線層を複数設ける必要がある。しかし、メタル配線層を複数層形成する場合、製造に必要なマスク枚数が増加すると共に、ホトリソグラフィの回数も増加する。そして、これらに起因してＬＥＤアレイを備えるＬＥＤヘッドの製造コストの低下を図ることが困難であった。図１３の構成においては、メタル配線層を一層設け、ｎ方半導体拡散層によりメタル配線間を接続することで製造に要するマスク枚数の削減を行えるように、工夫がなされていた。ところが、４分割マトリクス駆動の場合には、図１４の様な配線構造が公知であったが、より複雑な８分割駆動の場合には、実現方法が知られていなかった。
上記の実情に鑑み、第４の実施の形態に係るＬＥＤヘッドは、マトリクス配線を使用せずに、ＬＥＤアレイ内のメタル配線を交差することがない同一配線層で構成し、ＬＥＤアレイの製造時におけるホトリソグラフィの回数を減少させることが可能なＬＥＤヘッドに関する。
図３６、及び図３７に示す様に、ＬＥＤヘッド２０７は、所定のプリント基板２０９上に、駆動ＩＣ２１１、及びＬＥＤアレイ２１３を配置して構成される。駆動ＩＣ２１１は、その表面に入出力パッド列２１５、及びＬＥＤ駆動パッド列２１７を備える。また、ＬＥＤアレイ２１３は、その表面に９６個のアノード端子パッドＡ４１１，Ａ４１２，・・・によって形成されるアノードパッド列２１９、及びカソード端子パッドＫ４１，Ｋ４２，Ｋ４３，Ｋ４４によって形成されるカソードパッド列２２１を備える。そして、入出力パッド列２１５は、ボンディングワイヤー２２３によってプリント配線板２０９上に設けられた端子パッド列２２５と個別に接続されており、ＬＥＤ駆動パッド列２１７は、ボンディングワイヤー２２７によってアノードパッド列２１９と個別に接続されている。また、カソードパッド列２２１は、プリント配線板２０９上に設けられた端子パッド列２３１と、ボンディングワイヤー２３３を介して個別に接続されている。
この様なＬＥＤヘッド２０７は、Ａ４サイズの用紙に印刷可能であり、ＬＥＤヘッド２０７に備えられたＬＥＤアレイ２１３は、７６８個のＬＥＤ素子ＬＥＤ４１，ＬＥＤ４２，・・・，ＬＥＤ４７６８からを備え、２４００ｄｐｉの解像度を有する。そして、ＬＥＤヘッド２０７では、ＬＥＤアレイと駆動ＩＣとをそれぞれを２６個配列して形成され、１９９６８個のＬＥＤ素子ＬＥＤ４１，ＬＥＤ４２，・・・を備える。尚、説明の便宜上、第４の実施の形態では１個のＬＥＤアレイ２１３の一部について詳細な説明をする。具体的には、図３８から図４５に示す様に、１個のＬＥＤアレイ２１３の１／３の領域を抜き出して詳細な説明をする。
ＬＥＤアレイ２１３を構成する７６８個のＬＥＤ素子ＬＥＤ４１，ＬＥＤ４２，・・・，ＬＥＤ４７６８のアノード端子は、隣接する８個のＬＥＤ素子のアノード端子同士が接続されアノード端子パッドＡ４１１，Ａ４１２，・・・にそれぞれ接続されている。そして、ＬＥＤアレイ２１３は、アノード端子パッドＡ４１１，Ａ４１２，・・・に接続された８個のＬＥＤ素子によって構成されるグループの内、１番目のＬＥＤ素子ＬＥＤ４１，ＬＥＤ４９，ＬＥＤ４１７，・・・，ＬＥＤ４７６４，ＬＥＤ４７６１のカソード端子を、図示せぬＮ型ＭＯＳトランジスタに接続されたカソード端子パッドＫ４１と接続して構成される。また、これと同様に、ＬＥＤ素子ＬＥＤ４２，ＬＥＤ４１０，ＬＥＤ４１８，・・・，ＬＥＤ４７６５，ＬＥＤ４７６２のカソード端子同士、ＬＥＤ素子ＬＥＤ４３，ＬＥＤ４１１，ＬＥＤ４１９，・・・，ＬＥＤ４７６６，ＬＥＤ４７６３のカソード端子同士、ＬＥＤ素子ＬＥＤ４４，ＬＥＤ４１２，ＬＥＤ４２０，・・・，ＬＥＤ４７６７，ＬＥＤ４７６４のカソード端子同士、ＬＥＤ素子ＬＥＤ４５，ＬＥＤ４１３，ＬＥＤ４２１，・・・，ＬＥＤ４７６８，ＬＥＤ４７６５のカソード端子同士、ＬＥＤ素子ＬＥＤ４６，ＬＥＤ４１４，ＬＥＤ４２２，・・・，ＬＥＤ４７６９，ＬＥＤ４７６６のカソード端子同士、ＬＥＤ素子ＬＥＤ４７，ＬＥＤ４１５，ＬＥＤ４２３，・・・，ＬＥＤ４７７０，ＬＥＤ４７６７のカソード端子同士、及びＬＥＤ素子ＬＥＤ４８，ＬＥＤ４１６，ＬＥＤ４２４，・・・，ＬＥＤ４７７１，ＬＥＤ４７６８のカソード端子同士についても、図示せぬ７個のＮ型ＭＯＳトランジスタと接続されたカソード端子パッドＫ４２，Ｋ４３，Ｋ４４，Ｋ４５，Ｋ４６，Ｋ４７，Ｋ４８とそれぞれ接続されており、駆動ＩＣ２１１から出力される駆動信号に基づいて該Ｎ型ＭＯＳトランジスタを択一的にオン／オフすることで、ＬＥＤ素子ＬＥＤ４１，ＬＥＤ４２，・・・，ＬＥＤ４７６８を時分割駆動することができる。
この様なＬＥＤアレイ２１３を、図４６、及び図４７に示す。尚、図４６はＬＥＤアレイ２１３の上面図であり、図４７は、ＬＥＤアレイ２１３のＢ−Ｂ´断面の断面図である。ＬＥＤアレイ２１３は、ＧａＡｓ等の素材からなる高抵抗性のウェハー基材２３３上に形成されており、個々のチップはダイシング法により切り分けられて形成される。
ＬＥＤ素子ＬＥＤ４１，ＬＥＤ４２，・・・，ＬＥＤ４７６８を形成する際は、先ず、ＭＯＣＶＤ法によりウェハー基材２３３上に電流阻止層２３５と、ｎ型ＡｌＧａＡｓ層からなるｎ型拡散領域２４０を形成し、ホトリソグラフィ法によってＬＥＤ素子ＬＥＤ４１，ＬＥＤ４２，・・・，ＬＥＤ４７６８を形成する位置にｐ型不純物を拡散して形成する。次に、ＬＥＤ素子ＬＥＤ４１，ＬＥＤ４２，・・・，ＬＥＤ４７６８は、エッチングにより、電流阻止層２３５又はウェハー基材２３３の位置まで達する溝が形成されることで個々に分離される。その後、ＬＥＤ素子ＬＥＤ４１，ＬＥＤ４２，・・・，ＬＥＤ４７６８の表面に層間絶縁層２３７を形成し、エッチングにより所定の位置にコンタクトホール２３９を形成する。次に、ＬＥＤ素子ＬＥＤ４１，ＬＥＤ４２，・・・，ＬＥＤ４７６８上に、コンタクトホール２３９を介して、アノード端子パッドＡ４１１〜Ａ４１８，Ａ４２１〜Ａ４２８，Ａ４３１〜Ａ４３８，・・・，Ａ４９１〜Ａ４９８，Ａ４Ａ１〜Ａ４Ａ８，Ａ４Ｂ１〜Ａ４Ｂ８，Ａ４Ｃ１〜Ａ４Ｃ８とｐ型拡散領域２４１とを接続するアノード配線２４３を敷設する。さらにＬＥＤ素子ＬＥＤ４１，ＬＥＤ４２，・・・，ＬＥＤ４７６８上に、各ＬＥＤ素子ＬＥＤ４１，ＬＥＤ４２，・・・，ＬＥＤ４７６８のｎ型拡散領域２４０と接続する共通配線２４５，２４７，２４９，２５１，２５３，２５５，２５７，２５９を敷設する。
ここで、共通配線２４５，２４７，２４９，２５１，２５３，２５５，２５７，２５９の幅をＷ１とし、共通配線２４５，２４７，２４９，２５１，２５３，２５５，２５７，２５９の間の距離をＬ６としたとき、共通配線２４５の内側の縁から、コンタクトホール２３９までの距離Ｌ７は、Ｌ７＝７×Ｗ１＋８×Ｌ６として表される。そして、例えばＬＥＤ素子ＬＥＤ４１３を駆動するために共通配線２４５の電位が略０Ｖであり、共通配線２４５と接続されたカソード端子パッドＫ４５の電位が略０Ｖであり、アノード配線２４３を介してＬＥＤ素子ＬＥＤ４１３のアノード端子及びアノード端子パッドＡ４１２と接続された、駆動ＩＣ２１１から出力端子Ｄ０を介して駆動電流が供給される場合に、ＬＥＤ素子ＬＥＤ４１３に入力された駆動電流は、ｎ型拡散領域２４０を経由して、距離Ｌ７分だけ流れ、共通配線２４５に到達する。そして、駆動電流は、共通配線２４５を介してカソード配線２６１に到達し、カソード端子パッドＫ４５から流出し、ＬＥＤ素子ＬＥＤ４１３は発光する。
この様にして駆動電流は、駆動ＩＣ２１１の出力端子Ｄ０からアノード端子パッドＡ４１２を介してＬＥＤ素子ＬＥＤ４１３に流入するが、アノード配線２４３、共通配線２４５、及びカソード配線２６１の抵抗は、ｎ型拡散領域２４０の抵抗と比較して実質的に無視することができる程小さい。すなわち、駆動電流がＬＥＤ素子ＬＥＤ４１３を流れる際に最も駆動電流の流れに影響を与える抵抗は、ｎ型拡散領域２４０におけるシート抵抗となる。
このシート抵抗によるｎ型拡散領域２４０全体の抵抗Ｒは、ＬＥＤアレイ２１３では、以下の様な値となる。
本実施の形態におけるＬＥＤアレイ２１３は、２４００ｄｐｉの解像度を有する為、各ＬＥＤ素子間のドットピッチは、例えば２５．４ｍｍ／２４００で、約１０．６μｍとなる。そして、ｎ型拡散領域２４０のＷ２を９．６μｍとし、Ｗ１を６μｍとし、Ｌ６を１μｍとした場合、前述したＬ７は、５０μｍとなる。そして、ｎ型拡散領域２４０のシート抵抗Ｒｓが７０Ω/□であるとすると、駆動電流がｎ型拡散領域２４０を通過する際の抵抗Ｒは、式Ｒ＝Ｒｓ×Ｌ／Ｗ２となり、抵抗Ｒは３６５Ωとなる。
以上の様に、ＬＥＤアレイ２１３では、メタル配線同士の接続をｎ型拡散領域２４０を用いて行い、マトリクス配線を形成した為、配線同士の交差部において接続性を確保する為にメタル配線層を複数設ける必要がなくなる。そして、メタル層を複数設ける必要がなくなった為、これに要するマスク枚数を減少させることが可能となり、ホトリソグラフィの回数も減少させることができる。そして、結果としてＬＥＤアレイを備えるＬＥＤヘッドの製造コストの低下を図ることができる。
以下、第５の実施の形態について詳細な説明をする。
第５の実施の形態では、第４の実施の形態に係るＬＥＤアレイ２１３の変形例を示す。第５の実施の形態に係るＬＥＤヘッドは、ＬＥＤアレイ２１３と比較して光取り出し効率を向上させたＬＥＤアレイである。
図４８、及び図４９に示す様に、第５の実施の形態に係るＬＥＤアレイ２６２は、ｎ型拡散領域２４０と、層間絶縁層２３７との間に透明電極部２６３ａを備え、ｐ型拡散領域２４１と、アノード配線２４３との間に透明電極部２６３ｂを備える。尚、図４８は、ＬＥＤアレイ２６２の上面図であり、図４９は、ＬＥＤアレイ２６２のＣ−Ｃ´断面における断面図である。また、以下では特に区別しない場合には、透明電極部２６３ａ及び透明電極部２６３ｂを、透明電極部２６３と総称するものとする。
透明電極部２６３は、例えばＩＴＯ（イリジウム錫酸化物）膜等の透過率が比較的高い物質を使用することが好ましい。そしてＬＥＤアレイ２６２が備える透明電極部２６３の膜厚を約１５０ｎｍとしたとき、透明電極部２６３では約８０％以上の光透過率が得られる。また、この様な透明電極部２６３のシート抵抗Ｒは約１０Ω／□となる。
ＬＥＤ素子ＬＥＤ４１，ＬＥＤ４２，・・・，ＬＥＤ４７６８を形成する際は、先ず、ＭＯＣＶＤ法によりウェハー基材２３３上に電流阻止層２３５と、ｎ型ＡｌＧａＡｓ層からなるｎ型拡散領域２４０を形成し、ホトリソグラフィ法によってＬＥＤ素子ＬＥＤ４１，ＬＥＤ４２，・・・，ＬＥＤ４７６８を形成する位置にｐ型不純物を拡散して形成する。次に、ＬＥＤ素子ＬＥＤ４１，ＬＥＤ４２，・・・，ＬＥＤ４７６８は、エッチングにより、電流阻止層２３５又はウェハー基材２３３の位置まで達する溝が形成されることで個々に分離される。その後、ＬＥＤ素子ＬＥＤ４１，ＬＥＤ４２，・・・，ＬＥＤ４７６８の表面に層間絶縁層２３７を形成し、エッチングにより所定の位置にコンタクトホール２３９を形成する。次に、ＬＥＤ素子ＬＥＤ４１，ＬＥＤ４２，・・・，ＬＥＤ４７６８上に、コンタクトホール２３９を介して、アノード端子パッドＡ４１１〜Ａ４１８，Ａ４２１〜Ａ４２８，Ａ４３１〜Ａ４３８，・・・，Ａ４９１〜Ａ４９８，Ａ４Ａ１〜Ａ４Ａ８，Ａ４Ｂ１〜Ａ４Ｂ８，Ａ４Ｃ１〜Ａ４Ｃ８とｐ型拡散領域２４１とを接続するアノード配線２４３を敷設する。さらにＬＥＤ素子ＬＥＤ４１，ＬＥＤ４２，・・・，ＬＥＤ４７６８上に、各ＬＥＤ素子ＬＥＤ４１，ＬＥＤ４２，・・・，ＬＥＤ４７６８のｎ型拡散領域２４０と接続する共通配線２４５，２４７，２４９，２５１，２５３，２５５，２５７，２５９を敷設する。
また、ｎ型拡散領域２４０の上層には、透明電極部２６３ａが形成され、ｐ型拡散領域２４１の上層には、透明電極部２６３ｂが形成される。これら透明電極部２６３は、ｐ型拡散領域２４１を形成した後、スパッタリング法により成膜され、ホトリソグラフィ法により所定の形状に形成される。また、本実施の形態では特に図示はしないが、透明電極部２６３ａとｎ型拡散領域２４０との間、又は透明電極部２６３ｂとｐ型拡散領域２４１との間に、厚さ１０ｎｍから２０ｎｍ程度のＡｕ層を形成することも可能である。かかるＡｕ層は、透明電極部２６３を成膜する前に形成される。そしてこの様にＡｕ層を形成することにより、透光性を損なうことなく、透明電極部２６３ａとｎ型拡散領域２４０との間、又は透明電極部２６３ｂとｐ型拡散領域２４１との間で良好なオーミック接続を確保することが可能となる。
ここで、共通配線２４５，２４７，２４９，２５１，２５３，２５５，２５７，２５９の幅をＷ１とし、共通配線２４５，２４７，２４９，２５１，２５３，２５５，２５７，２５９の間の距離をＬ６としたとき、共通配線２４５の内側の縁から、コンタクトホール２３９までの距離Ｌ７は、Ｌ７＝７×Ｗ１＋８×Ｌ６として表される。そして、例えばＬＥＤ素子ＬＥＤ４１３を駆動するために共通配線２４５の電位が略０Ｖであり、共通配線２４５と接続されたカソード端子パッドＫ４５の電位が略０Ｖであり、アノード配線２４３を介してＬＥＤ素子ＬＥＤ４１３のアノード端子及びアノード端子パッドＡ４１２と接続された、駆動ＩＣ２１１から出力端子Ｄ０を介して駆動電流が供給される場合に、ＬＥＤ素子ＬＥＤ４１３に入力された駆動電流は、ｎ型拡散領域２４０を経由して、距離Ｌ７分だけ流れ、共通配線２４５に到達する。そして、駆動電流は、共通配線２４５を介してカソード配線２６１に到達し、カソード端子パッドＫ４５から流出し、ＬＥＤ素子ＬＥＤ４１３は発光する。
この様にして駆動電流は、駆動ＩＣ２１１の出力端子Ｄ０からアノード端子パッドＡ４１２を介してＬＥＤ素子ＬＥＤ４１３に流入するが、アノード配線２４３、共通配線２４５、及びカソード配線２６１の抵抗は、ｎ型拡散領域２４０の抵抗と比較して実質的に無視することができる程小さい。また、台地状に形成されたｎ型拡散領域２４０のシート抵抗と、透明電極部２６３ａとのシート抵抗とを比較すると、透明電極部２６３ａのシート抵抗の方が小さくなる。そしてこのとき主要なＬＥＤ素子のカソード電流は、透明電極部２６３ａ側を流れることとなる。すなわち、駆動電流がＬＥＤ素子ＬＥＤ４１３を流れる際に最も駆動電流の流れに影響を与える抵抗は、透明電極部２６３ａにおけるシート抵抗となる。
このシート抵抗による透明電極部２６３ａ全体の抵抗Ｒは、以下の様な値となる。
本実施の形態におけるＬＥＤアレイ２１３は、２４００ｄｐｉの解像度を有する為、各ＬＥＤ素子間のドットピッチは、例えば２５．４ｍｍ／２４００で、約１０．６μｍとなる。そして、透明電極部２６３ａのＷ２を９．６μｍとし、Ｗ１を６μｍとし、Ｌ６を１μｍとした場合、前述したＬ７は、５０μｍとなる。そして、ｎ型拡散領域２４０のシート抵抗Ｒｓが１０Ω/□であるとすると、駆動電流がｎ型拡散領域２４０を通過する際の抵抗Ｒは、式Ｒ＝Ｒｓ×Ｌ／Ｗ２となり、抵抗Ｒは５６Ωとなる。
ＬＥＤアレイ２６２内部におけるｎ型拡散領域２４０及びｐ型拡散領域２４１の上層に透明電極部２６３を配置することで、ＬＥＤアレイ２６２におけるアノード配線２４３と、ｐ型拡散領域２４１とのオーバーラップ部の面積を、ＬＥＤアレイ２０１における当該部分の面積と比較して減少させることができ、ｎ型拡散領域２４０とｐ型拡散領域２４１の界面において発光した光を上方へ取り出し易くなる。それに加えて、ｎ型拡散領域２４０の上層にも透明電極部２６３を配置し、両者の電気的接続を行うことで、カソード配線部による配線抵抗を低減し、これによるＬＥＤ点灯時のチップ内における電圧変動を減少させることができる。
尚、本発明は上記実施の形態に限られるものではなく、本発明の趣旨を逸脱しない範囲で適宜変更可能である。
１ 印刷制御部
３ 定着器温度センサ
５ ヒータ
７ 定着器
９ 帯電ローラ
１１ 転写器
１３ 現像・転写プロセス用モータ
１７ 帯電用高圧電源
１９ 転写用高圧電源
２５ 用紙残量センサ
２７ 用紙サイズセンサ
２９ 用紙入口センサ
３１ ＬＥＤヘッド
３７ シフトレジスタ回路
３９ フリップフロップ回路
４１ セレクタ回路
４３ 制御回路
４５ ラッチ回路
４７ メモリセルアレイ
４９ マルチプレクサアレイ
４９ａ，４９ｂ，４９ｃ，４９ｄ マルチプレクサ回路
５１ 駆動回路
５７ 制御回路
５９ 基準電流回路
６１ メモリセル回路
６１ａ，６１ｂ，６１ｃ，６１ｄ メモリ回路
６３ バッファ回路
１４７ ＬＥＤ駆動回路
１８１ ＩＣチップ
１８３ 電源配線
１８５ プリント配線板
１８７ 駆動端子列
１８９ アノードパッド列
１９１ カソードパッド列
１９３ ボンディングワイヤー
１９５ 端子パッド列
１９６ ボンディングワイヤー
１９７ ボンディングワイヤー
１９９ 端子パッド列
２０１ ＬＥＤアレイ
２０３ ＬＥＤヘッド
２０５ ＬＥＤヘッド
２０７ ＬＥＤヘッド
２０９ プリント基板
２０９ プリント配線板
２１３ ＬＥＤアレイ
２１５ 入出力パッド列
２１７ 駆動パッド列
２１９ アノードパッド列
２２１ カソードパッド列
２２３ ボンディングワイヤー
２２５ 端子パッド列
２２７ ボンディングワイヤー
２３１ 端子パッド列
２３３ ウェハー基材
２３３ ボンディングワイヤー
２３５ 電流阻止層
２３７ 層間絶縁層
２３９ コンタクトホール
２４０ ｎ型拡散領域
２４１ ｐ型拡散領域
２４３ アノード配線
２４５，２４７，２４９，２５１，２５３，２５５，２５７，２５９ 共通配線
２６１ カソード配線
２６２ ＬＥＤアレイ
２６３ 透明電極部
１００３ ＩＣチップ
１００５ 電源配線
１００９ ＩＣチップ
１０１１ 電源配線
１０１３ ＬＥＤアレイ
１０１５ 高抵抗性ウェハー基材
１０１７ 電流阻止層
１０１９ ｎ型拡散領域
１０２１ 層間絶縁層
１０２３ コンタクトホール
１０２５ メタル配線
１０２７ ｐ型拡散領域
１０２９ メタル配線
１０３１ ＬＥＤヘッド
１０３３ プリント配線板
１０３５ 入出力パッド列
１０３７ 駆動パッド列
１０３９ アノードパッド列
１０４１ カソードパッド列
１０４３ ボンディングワイヤー
１０４５ 端子パッド列
１０４７ ボンディングワイヤー
１０４９ ボンディングワイヤー
１０５１ 端子パッド列

Claims (9)

  1. 等間隔に配列されたＮ個（Ｎ：４の倍数）のＬＥＤ素子を４個の群に分割して時分割駆動させるＬＥＤアレイにおいて、
    前記ＬＥＤ素子の配列方向における任意の方向から（１＋ｎ×４）番目（ｎ：整数）にあるＬＥＤ素子からなり一方の電極が第１配線材によって互いに接続された第１群のＬＥＤ素子と、前記第１配線材を介して接続された第１電極パッドと、
    前記任意の方向から（Ｎ−ｎ×４）番目にあるＬＥＤ素子からなり一方の電極が第２配線材によって互いに接続された第２群のＬＥＤ素子と、前記第２配線材を介して接続された第２電極パッドと、
    前記任意の方向から（３＋ｎ×４）番目にあるＬＥＤ素子からなり一方の電極が第３配線材によって互いに接続された第３群のＬＥＤ素子と、前記第３配線材を介して接続された第３電極パッドと、
    前記任意の方向から（２＋ｎ×４）番目にあるＬＥＤ素子からなる第４群のＬＥＤ素子のうち、一方の電極が第４の配線材によって互いに接続されたＮ／２番目より前のＬＥＤ素子と、前記第４配線材を介して接続された第４電極パッドと、
    前記第４群のＬＥＤ素子のうち、一方の電極が第５の配線材によって互いに接続されたＮ／２番目より後のＬＥＤ素子と、前記第５配線材を介して接続された第５電極パッドとを備え、
    前記第１電極パッド乃至前記第５電極パッドは、前記任意の方向から前記第１電極パッド、前記第４電極パッド、前記第３電極パッド、前記第５電極パッド、及び前記第２電極パッドの順で、前記配列されたＬＥＤ素子に沿って配列された電極パッドアレイを形成し、
    前記第１配線材は、前記第１群のＬＥＤ素子のうち、前記任意の方向から１番目にあるＬＥＤ素子との接続部から前記第１電極パッドの方向に延在して前記第１電極パッドと前記第１群のＬＥＤ素子とを接続し、
    前記第２配線材は、前記第１配線材と前記電極パッドアレイとの間に配設され、前記前記第２群のＬＥＤ素子のうち前記任意の方向からＮ番目にあるＬＥＤ素子との接続部から前記第２電極パッドの方向に延在して前記第２電極パッドと前記第２群のＬＥＤ素子とを接続し、
    前記第３配線材は、前記第２配線材と前記電極パッドアレイとの間に配設され、前記第４配線材と前記第５配線材との間から前記第３電極パッドの方向に延在して前記第３電極パッドと前記第３群のＬＥＤ素子とを接続し、
    前記第４配線材及び前記第５配線材は、前記第３配線材と前記電極パッドアレイとの間に配設されていること
    を特徴とするＬＥＤアレイ。
  2. 前記第１配線材は、前記ＬＥＤ素子の配列方向と略直角に前記第１電極パッドの方向に延在し、
    前記第２配線材は、前記ＬＥＤ素子の配列方向と略直角に前記第２電極パッドの方向に延在し、
    前記第３配線材は、前記ＬＥＤ素子の配列方向と略直角に前記第３電極パッドの方向に延在し、
    前記第４配線材は、前記ＬＥＤ素子の配列方向と略直角に前記第４電極パッドの方向に延在し、
    前記第５配線材は、前記ＬＥＤ素子の配列方向と略直角に前記第５電極パッドの方向に延在すること
    を特徴とする請求項１記載のＬＥＤアレイ。
  3. 請求項１記載のＬＥＤアレイと、
    前記第１群、前記第２群、前記第３群、前記第４群、及び前記第５群のＬＥＤ素子の他方の電極にＬＥＤ素子の駆動信号を入力する駆動装置とを備えること
    を特徴とするＬＥＤヘッド。
  4. 請求項３記載のＬＥＤヘッドと、
    前記ＬＥＤヘッドから発光した光に基づく潜像画像を担持する像担持体と、
    前記像担持体上に担持された前記潜像画像を現像する現像装置とを備えること
    を特徴とする画像形成装置。
  5. 等間隔に配列されたＮ個（Ｎ：８の倍数）のＬＥＤ素子を８個の群に分割して時分割駆動させるＬＥＤアレイにおいて、
    前記ＬＥＤ素子の配列方向における任意の方向から（１＋ｎ×８）番目（ｎ：整数）にあるＬＥＤ素子からなり一方の電極が第１配線材によって互いに接続された第１群のＬＥＤ素子と、前記第１配線材を介して接続された第１電極パッドと、
    前記ＬＥＤ素子の配列方向における前記任意の方向から（Ｎ−ｎ×８）番目にあるＬＥＤ素子からなり一方の電極が第２配線材によって互いに接続された第２群のＬＥＤ素子と、前記第２配線材を介して接続された第２電極パッドと、
    前記ＬＥＤ素子の配列方向における前記任意の方向から（２＋ｎ×８）番目にあるＬＥＤ素子からなり一方の電極が第３配線材によって互いに接続された第３群のＬＥＤ素子と、前記第３配線材を介して接続された第３電極パッドと、
    前記ＬＥＤ素子の配列方向における任意の方向から（Ｎ−１−ｎ×８）番目にあるＬＥＤ素子からなり一方の電極が第４配線材によって互いに接続された第４群のＬＥＤ素子と、前記第４配線材を介して接続された第４電極パッドと、
    前記ＬＥＤ素子の配列方向における任意の方向から（３＋ｎ×８）番目にあるＬＥＤ素子からなり一方の電極が第５配線材によって互いに接続された第５群のＬＥＤ素子と、前記第５配線材を介して接続された第５電極パッドと、
    前記ＬＥＤ素子の配列方向における前記任意の方向から（４＋ｎ×８）番目にあるＬＥＤ素子からなる第６群のＬＥＤ素子のうち、一方の電極が第６配線材によって互いに接続されたＮ／２番目より前のＬＥＤ素子と、前記第６配線材を介して接続された第６電極パッドと、
    前記第６群のＬＥＤ素子のうち、一方の電極が第７配線材によって互いに接続されたＮ／２番目より後のＬＥＤ素子と、前記第７配線材を介して接続された第７電極パッドと、
    前記ＬＥＤ素子の配列方向における任意の方向から（６＋ｎ×８）番目にあるＬＥＤ素子からなる第７群のＬＥＤ素子のうち、一方の電極が第８配線材によって互いに接続されたＮ／４番目より前のＬＥＤ素子と、前記第８配線材を介して接続された第８電極パッドと、
    前記第７群のＬＥＤ素子のうち、一方の電極が第９配線材によって互いに接続されたＮ／４番目より後、且つＮ／２番目より前のＬＥＤ素子と、前記第９配線材を介して接続された第９電極パッドと、
    前記第７群のＬＥＤ素子のうち、一方の電極が第１０配線材によって互いに接続されたＮ／２番目より後、且つ３Ｎ／４番目より前のＬＥＤ素子と、前記第１０配線材を介して接続された第１０電極パッドと、
    前記第７群のＬＥＤ素子のうち、一方の電極が第１１配線材によって互いに接続された３Ｎ／４番目より後のＬＥＤ素子と、前記第１１配線材を介して接続された第１１の電極パッドと、
    前記ＬＥＤ素子の配列方向における前記任意の方向から（５＋ｎ×８）番目にあるＬＥＤ素子からなる第８群のＬＥＤ素子のうち、一方の電極が第１２配線材によって互いに接続されたＮ／８より前のＬＥＤ素子と、前記第１２配線材を介して接続された第１２電極パッドと、
    前記第８群のＬＥＤ素子のうち、一方の電極が第１３の配線材によって互いに接続されたＮ／８番目より後ろ、且つＮ／４番目より後のＬＥＤ素子と、前記第１３配線材を介して接続された第１３電極パッドと、
    前記第８群のＬＥＤ素子のうち、一方の電極が第１４の配線材によって互いに接続されたＮ／４番目より後ろ、且つ３Ｎ／８番目より前のＬＥＤ素子と、前記第１４配線材を介して接続された第１４電極パッドと、
    前記第８群のＬＥＤ素子のうち、一方の電極が第１５の配線材によって互いに接続された３Ｎ／８番目より後ろ、且つＮ／２番目より前のＬＥＤ素子と、前記第１５配線材を介して接続された第１５電極パッドと、
    前記第８群のＬＥＤ素子のうち、一方の電極が第１６の配線材によって互いに接続されたＮ／２番目より後ろ、且つ５Ｎ／８番目より前のＬＥＤ素子と、前記第１６配線材を介して接続された第１６電極パッドと、
    前記第８群のＬＥＤ素子のうち、一方の電極が第１７の配線材によって互いに接続された５Ｎ／８番目より後ろ、且つ３Ｎ／４番目より前のＬＥＤ素子と、前記第１７配線材を介して接続された第１７電極パッドと、
    前記第８群のＬＥＤ素子のうち、一方の電極が第１８の配線材によって互いに接続された３Ｎ／４番目より後ろ、且つ７Ｎ／８番目より前のＬＥＤ素子と、前記第１８配線材を介して接続された第１８電極パッドとを備え、
    前記第１電極パッド乃至前記第１８電極パッドは、前記任意の方向から前記第１電極パッド、前記第３電極パッド、前記第１１電極パッド、前記第７電極パッド、前記第１２電極パッド、前記第５電極パッド、前記第１３電極パッド、前記第８電極パッド、前記第１４電極パッド、前記第４電極パッド、前記第１５電極パッド、前記第９電極パッド、前記第１６電極パッド、前記第６電極パッド、前記第１７電極パッド、前記第１０電極パッド、前記第１８電極パッド、前記第３電極パッド、及び前記第２電極パッドの順で、前記配列されたＬＥＤ素子に沿って配列された電極パッドアレイを形成し、
    前記第１配線材は、前記第１群のＬＥＤ素子のうち、前記任意の方向から１番目にあるＬＥＤ素子との接続部から前記第１電極パッドの方向に延在して前記第１電極パッドと前記第１群のＬＥＤ素子とを接続し、
    前記第２配線材は、前記第１配線材と前記電極パッドアレイの間に配設され、前記第２群のＬＥＤ素子のうち、前記任意の方向からＮ番目にあるＬＥＤ素子との接続部から前記第２電極パッドの方向に延在して前記第２電極パッドと前記第２群のＬＥＤ素子とを接続し、
    前記第３配線材は、前記第２配線材と前記電極パッドアレイの間に配設され、前記第３群のＬＥＤ素子のうち、前記任意の方向から２番目にあるＬＥＤ素子との接続部から前記第３電極パッドの方向に延在して前記第３電極パッドと前記第３群のＬＥＤ素子とを接続し、
    前記第４配線材は、前記第３配線材と前記電極パッドアレイの間に配設され、前記第４群のＬＥＤ素子のうち、前記任意の方向から（Ｎ−１）番目にあるＬＥＤ素子との接続部から前記第４電極パッドの方向に延在して前記第４電極パッドと前記第４群のＬＥＤ素子とを接続し、
    前記第５配線材は、前記第４配線材と前記電極パッドアレイの間に配設され、前記第７配線材と前記第８配線材との間から前記第５電極パッドの方向に延在して前記第５電極パッドと前記第５群のＬＥＤ素子とを接続し、
    前記第６配線材は、前記第４配線材と前記電極パッドアレイの間に配設され、前記第９配線材と前記第１０配線材との間から前記第６電極パッドの方向に延在して前記第６電極パッドと前記５群のＬＥＤ素子とを接続し、
    前記第７配線材は、前記第５配線材と前記電極パッドアレイの間に配設され、前記第１１配線材と前記第１２配線材との間から前記第７電極パッドの方向に延在して前記第７電極パッドと前記第６群のＬＥＤ素子とを接続し、
    前記第８配線材は、前記第５配線材と前記電極パッドアレイの間に配設され、前記第１３配線材と前記第１４配線材との間から前記第８電極パッドの方向に延在して前記第８電極パッドと前記第６群のＬＥＤ素子とを接続し、
    前記第９配線材は、前記第５配線材と前記電極パッドアレイの間に配設され、前記第１５配線材と前記第１６配線材との間から前記第９電極パッドの方向に延在して前記第９電極パッドと前記第６群のＬＥＤ素子とを接続し、
    前記第１０配線材は、前記第５配線材と前記電極パッドアレイの間に配設され、前記第１７配線材と前記第１８配線材との間から前記第１０電極パッドの方向に延在して前記第１０電極パッドと前記第６群のＬＥＤ素子とを接続し、
    前記第１１配線材及び前記第１２配線材は、前記第７配線材と前記電極パッドアレイの間に配設され、
    前記第１３配線材及び前記第１４配線材は、前記第８配線材と前記電極パッドアレイの間に配設され、
    前記第１５配線材及び前記第１６配線材は、前記第９配線材と前記電極パッドアレイの間に配設され、
    前記第１７配線材及び前記第１８配線材は、前記第１０配線材と前記電極パッドアレイの間に配設されていること
    を特徴とするＬＥＤアレイ。
  6. 前記第１配線材は、前記ＬＥＤ素子の配列方向と略直角に前記第１電極パッドの方向に延在し、
    前記第２配線材は、前記ＬＥＤ素子の配列方向と略直角に前記第２電極パッドの方向に延在し、
    前記第３配線材は、前記ＬＥＤ素子の配列方向と略直角に前記第３電極パッドの方向に延在し、
    前記第４配線材は、前記ＬＥＤ素子の配列方向と略直角に前記第４電極パッドの方向に延在し、
    前記第５配線材は、前記ＬＥＤ素子の配列方向と略直角に前記第５電極パッドの方向に延在し、
    前記第６配線材は、前記ＬＥＤ素子の配列方向と略直角に前記第６電極パッドの方向に延在し、
    前記第７配線材は、前記ＬＥＤ素子の配列方向と略直角に前記第７電極パッドの方向に延在し、
    前記第８配線材は、前記ＬＥＤ素子の配列方向と略直角に前記第８電極パッドの方向に延在し、
    前記第９配線材は、前記ＬＥＤ素子の配列方向と略直角に前記第９電極パッドの方向に延在し、
    前記第１０配線材は、前記ＬＥＤ素子の配列方向と略直角に前記第１０電極パッドの方向に延在し、
    前記第１１配線材は、前記ＬＥＤ素子の配列方向と略直角に前記第１１電極パッドの方向に延在し、
    前記第１２配線材は、前記ＬＥＤ素子の配列方向と略直角に前記第１２電極パッドの方向に延在し、
    前記第１３配線材は、前記ＬＥＤ素子の配列方向と略直角に前記第１３電極パッドの方向に延在し、
    前記第１４配線材は、前記ＬＥＤ素子の配列方向と略直角に前記第１４電極パッドの方向に延在し、
    前記第１５配線材は、前記ＬＥＤ素子の配列方向と略直角に前記第１５電極パッドの方向に延在し、
    前記第１６配線材は、前記ＬＥＤ素子の配列方向と略直角に前記第１６電極パッドの方向に延在し、
    前記第１７配線材は、前記ＬＥＤ素子の配列方向と略直角に前記第１７電極パッドの方向に延在し、
    前記第１８配線材は、前記ＬＥＤ素子の配列方向と略直角に前記第１８電極パッドの方向に延在していること
    を特徴とする請求項５記載のＬＥＤアレイ。
  7. 前記ＬＥＤ素子の前記一方の電極から他方の電極に渡って透明電極が配設されたこと
    を特徴とする請求項５記載のＬＥＤアレイ。
  8. 請求項５乃至請求項７の何れかの項記載のＬＥＤアレイと、
    前記第１群乃至前記第８群のＬＥＤ素子の他方の電極にＬＥＤ素子の駆動信号を入力する駆動装置とを備えること
    を特徴とするＬＥＤヘッド。
  9. 請求項７記載のＬＥＤヘッドと、
    前記ＬＥＤヘッドから発光した光に基づく潜像画像を担持する像担持体と、
    前記像担持体上に担持された前記潜像画像を現像する現像装置とを備えること
    を特徴とする画像形成装置。
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