JP2009188742A - フラクショナル−n方式位相同期ループ形周波数シンセサイザ - Google Patents
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Abstract
【課題】 位相比較器の位相差に対する検波電圧特性の非線形性によって、F−N方式PLL周波数シンセサイザ出力に発生するスプリアスの抑圧を実現することを目的とする。
【解決手段】 高周波信号を生成する電圧制御発振器と、前記高周波信号より同期信号を生成する可変分周器と、基準信号を生成する基準発振源と、前記基準信号より位相差を有する2つの基準信号を生成する基準信号生成手段と、前記それぞれの基準信号と前記同期信号を入力とし、第1と第2の位相比較信号を出力する第1の位相比較器と、第3と第4の位相比較信号を出力する第2の位相比較器と、前記第1と第2の位相比較信号を差分した差分結果と、前記第3と第4の位相比較信号を差分した差分結果を合成して平滑化した合成信号を出力するループフィルタとを備え、前記合成信号に応じて電圧制御発振器を制御することにより前記高周波信号を生成する。
【選択図】 図1
【解決手段】 高周波信号を生成する電圧制御発振器と、前記高周波信号より同期信号を生成する可変分周器と、基準信号を生成する基準発振源と、前記基準信号より位相差を有する2つの基準信号を生成する基準信号生成手段と、前記それぞれの基準信号と前記同期信号を入力とし、第1と第2の位相比較信号を出力する第1の位相比較器と、第3と第4の位相比較信号を出力する第2の位相比較器と、前記第1と第2の位相比較信号を差分した差分結果と、前記第3と第4の位相比較信号を差分した差分結果を合成して平滑化した合成信号を出力するループフィルタとを備え、前記合成信号に応じて電圧制御発振器を制御することにより前記高周波信号を生成する。
【選択図】 図1
Description
本発明は、無線通信装置などに用いられるフラクショナル−N方式の位相同期ループ形周波数シンセサイザに関するものである。
図9に、従来のフラクショナル−N方式の位相同期ループ形周波数シンセサイザ(以下、F−PLLシンセサイザと称す)の構成を示す。従来、基準信号Dr(t)を生成する基準発振器(XO)1と、高周波信号Do(t)を発生する電圧制御発振器(VCO)4と、前記高周波信号より同期信号Dv(t)を生成する帰還回路と、前記基準信号と前記同期信号を入力とする位相比較器(PD)2と、前記位相比較器の出力である位相比較信号Dnu(t)およびDnd(t)を入力とし、前記電圧制御発振器の制御信号Dt(t)を出力するループフィルタ(LF)3とから構成されるF−PLLシンセサイザがある。帰還回路は、高周波信号を周波数分周し、同期信号を出力する可変分周器(FD)5と、同期信号に同期して外部からの設定データN、K、Mに応じた制御信号を可変分周器へ出力するフラクショナル制御回路6とから構成されている(例えば、特許文献1、非特許文献1参照)。
図10に、図9に示す位相比較器2とループフィルタ3の回路構成の一例を示す。位相比較器2は、基準信号Dr(t)およびAND回路12の出力信号を入力とし、基準信号Dr(t)の立ち上がりエッジを検出する第1のフリップフロップ(FF)11aと、同期信号Dv(t)およびAND回路12の出力信号を入力とし、同期信号Dv(t)の立ち上がりエッジを検出する第2のフリップフロップ11bと、第1のフリップフロップ11aと第2のフリップフロップ11bの出力信号を入力とし、AND演算の結果を第1のフリップフロップ11aと第2のフリップフロップ11bにそれぞれ出力するAND回路12と、第1のフリップフロップ11aの出力信号を入力とし、振幅の反転を行う第1のインバータ13aと、第2のフリップフロップ11bの出力信号を入力とし、振幅の反転を行う第2のインバータ13bとから構成されている(例えば、非特許文献2参照)。ループフィルタ3は、位相比較器の出力信号Dnu(t)およびDnd(t)を入力とし、差分信号(Dnd(t)−Dnu(t))の高調波成分を抑圧し、電圧制御発振器の制御信号として出力する。
図11に、位相比較器2の位相差に対する検波電圧特性の一例を示す。位相比較器2では位相差に応じて第1のフリップフロップ11aまたは第2のフリップフロップ11bのいずれかが動作し、位相差に対する検波電圧を出力する。一般的に、PLLシンセサイザで用いるループフィルタのDC利得は非常に高いため、電圧制御発振器の制御電圧によらず、位相比較器2の出力電圧は0V近傍となる。図11の場合、第1のフリップフロップ11aと第2のフリップフロップ11bの動作境界近傍(□で囲われた部分)が、位相比較器2の動作点となる(例えば、非特許文献2参照)。
従来、F−PLLシンセサイザでは、分周数の制御信号は周期性を有し、かつ時間変動している。1周期内の制御信号の時間平均naveは(N+K/M)で与えられる。従って、F−PLLシンセサイザの出力周波数foは次式となる。
fo=fr・nave=fr・(N+K/M) (1)
ここで、frは基準信号の周波数、Nは可変分周器の分周数の整数部、K/Mは可変分周器の分周数の分数部である(例えば、非特許文献1参照)。
ここで、frは基準信号の周波数、Nは可変分周器の分周数の整数部、K/Mは可変分周器の分周数の分数部である(例えば、非特許文献1参照)。
F−PLLシンセサイザの位相同期が確立すると、同期信号の周波数の平均値fv_aveはfrと同じとなるため、式(1)より、fv_ave=fr=fo/(N+K/M)となる。しかし、同期信号の周波数fvは、foを整数分周するため、fv_aveとは等しくならず、次式の条件式を満足する。ただし、K/Mは0から1までの値とする。
fo/(N+1)<fv_ave<fo/N (2)
同期信号の周波数fvがfv_aveより低い場合、基準信号に対して同期信号の立ち上がりは遅れるため、位相差は正となる。同様に、fvがfv_aveより高い場合、位相差は負となる。すなわち、F−PLLシンセサイザの位相比較器では、位相比較器の第1のフリップフロップと第2のフリップフロップのいずれかが、fvに応じて動作していることになる。
図12に、図11に示した位相比較器の位相差に対する検波電圧特性の拡大図を示す。図12(a)には理想的な線形動作時の検波電圧特性を示す。位相差が0度において、第1のフリップフロップと第2のフリップフロップが連続的に切り換わる。しかし実際には、位相比較器内の遅延によって、図12(b)に示すような不連続な切り換えが生じている(例えば、非特許文献3参照)。このような検波電圧特性の非線形性によって、シンセサイザ出力にスプリアスが発生する。本発明は上記のような課題を解決するためになされたもので、F−PLLシンセサイザにおいて、位相比較器のフリップフロップ間の誤差に起因するスプリアスの抑圧を実現することを目的とする。
この発明に係わるフラクショナル−N方式位相同期ループ形周波数シンセサイザは、高周波信号を生成する電圧制御発振器と、前記高周波信号より同期信号を生成する可変分周器と、基準信号を生成する基準発振源と、前記基準信号より位相差を有する第1の基準信号と第2の基準信号を生成する基準信号生成手段と、前記第1の基準信号と前記同期信号を入力とし、第1の位相比較信号と第2の位相比較信号を出力する第1の位相比較器と、前記第2の基準信号と前記同期信号を入力とし、第3の位相比較信号と第4の位相比較信号を出力する第2の位相比較器と、前記第1の位相比較信号と前記第2の位相比較信号を差分した第1の差分結果と、前記第3の位相比較信号と前記第4の位相比較信号を差分した第2の差分結果を合成して平滑化した合成信号を出力するループフィルタと、を備え、前記合成信号に応じて前記電圧制御発振器を制御することにより前記高周波信号を生成するものである。
この発明に係わるフラクショナル−N方式位相同期ループ形周波数シンセサイザにおいては、2つの位相比較器を有し、それぞれの位相比較器で2つの位相比較信号を生成し、それぞれの差分結果を合成して平滑化した合成信号をループフィルタから出力して電圧制御発振器を制御するので、位相比較器のフリップフロップ間の誤差に起因するスプリアスを抑圧する効果を奏する。
以下、この発明を各実施の形態に従って説明する。
実施の形態1.
図1は、この発明の実施の形態1に係わるF−PLLシンセサイザを示す構成説明図である。このF−PLLシンセサイザは、F−PLLシンセサイザの出力信号の周波数を制御するフラクショナル制御回路6と、基準信号Dr(t)を生成する基準発振器(XO)1と、高周波高周波信号Do(t)を発生する電圧制御発振器(VCO)4と、同期信号Dv(t)を生成する可変分周器(FD)5と、基準信号生成手段として、前記基準信号を入力とし、位相差を有する2つの基準信号(第1の基準信号Dr1(t)と第2の基準信号Dr2(t))を出力する移相機能付き電力分配回路31と、前記第1の基準信号と前記同期信号を入力とする第1の位相比較器(PD)2aと、前記第2の基準信号と前記同期信号を入力とする第2の位相比較器(PD)2bと、第1の位相比較器2aの出力である位相比較信号Dnu1(t)およびDnd1(t)および第2の位相比較器2bの出力である位相比較信号Dnu2(t)およびDnd2(t)を入力とし、前記位相比較信号の加算および平滑化を行ない、電圧制御発振器4の制御信号Dt(t)を出力する加算機能付きループフィルタ32とからなる。
図1は、この発明の実施の形態1に係わるF−PLLシンセサイザを示す構成説明図である。このF−PLLシンセサイザは、F−PLLシンセサイザの出力信号の周波数を制御するフラクショナル制御回路6と、基準信号Dr(t)を生成する基準発振器(XO)1と、高周波高周波信号Do(t)を発生する電圧制御発振器(VCO)4と、同期信号Dv(t)を生成する可変分周器(FD)5と、基準信号生成手段として、前記基準信号を入力とし、位相差を有する2つの基準信号(第1の基準信号Dr1(t)と第2の基準信号Dr2(t))を出力する移相機能付き電力分配回路31と、前記第1の基準信号と前記同期信号を入力とする第1の位相比較器(PD)2aと、前記第2の基準信号と前記同期信号を入力とする第2の位相比較器(PD)2bと、第1の位相比較器2aの出力である位相比較信号Dnu1(t)およびDnd1(t)および第2の位相比較器2bの出力である位相比較信号Dnu2(t)およびDnd2(t)を入力とし、前記位相比較信号の加算および平滑化を行ない、電圧制御発振器4の制御信号Dt(t)を出力する加算機能付きループフィルタ32とからなる。
図2は、この発明の実施の形態1に係わるF−PLLシンセサイザの加算機能付きループフィルタ32の一例を示す構成説明図である。加算機能付きループフィルタ32は、位相比較信号Dnu1(t)の入力端子と演算増幅器23の反転入力端子との間に設ける抵抗41a(抵抗値Rx1)と、位相比較信号Dnu2(t)の入力端子と演算増幅器23の反転入力端子との間に設ける抵抗41b(抵抗値Rx2)と、位相比較信号Dnd1(t)の入力端子と演算増幅器23の非反転入力端子との間に設ける抵抗41c(抵抗値Rx3)と、位相比較信号Dnd2(t)の入力端子と演算増幅器23の非反転入力端子との間に設ける抵抗41d(抵抗値Rx4)と、演算増幅器23の反転入力端子と演算増幅器23の出力端子との間に設ける抵抗21b(抵抗値R2)およびコンデンサ22a(容量値C1)の直列接続と、演算増幅器23の非反転入力端子とグラウンドとの間に設ける抵抗21d(抵抗値R2)およびコンデンサ22b(容量値C1)の直列接続と、演算増幅器23とからなる。
加算機能付きループフィルタ32の出力信号Dt(t)は次式で与えられる。式(3)において、fは周波数である。
Dt(t)=(α/β)・(Zf/Rx3)・Dnd1(t)
−(Zf/Rx1)・Dnu1(t)
+(α/β)・(Zf/Rx4)・Dnd2(t)
−(Zf/Rx2)・Dnu2(t) (3)
ただし、
s=j2πf (4)
Zf=R2+1/(sC1) (5)
α=1/Rx1+1/Rx2+1/Zf (6)
β=1/Rx3+1/Rx4+1/Zf (7)
−(Zf/Rx1)・Dnu1(t)
+(α/β)・(Zf/Rx4)・Dnd2(t)
−(Zf/Rx2)・Dnu2(t) (3)
ただし、
s=j2πf (4)
Zf=R2+1/(sC1) (5)
α=1/Rx1+1/Rx2+1/Zf (6)
β=1/Rx3+1/Rx4+1/Zf (7)
ここで、説明を簡略化して事象の理解を容易にするため、Rx1からRx4を同じとして説明する。Rx=Rx1=Rx2=Rx3=Rx4の場合、式(3)は次式となる。
Dt(t)=(Dnd1(t)−Dnu1(t))・Zf/Rx
+(Dnd2(t)−Dnu2(t))・Zf/Rx (8)
+(Dnd2(t)−Dnu2(t))・Zf/Rx (8)
式(8)より、図2に示す加算機能付きループフィルタ32では、ループフィルタの伝達利得(Zf/Rx)を乗算した位相比較信号の差分結果を加算していることが分かる。このことより、本発明のF−PLLシンセサイザの検波特性は、第1の位相比較器2aと第2の位相比較器2bの検波特性の加算結果となる。
図3に、本発明のF−PLLシンセサイザの検波特性の一例を示す。本説明では、移相機能付き電力分配回路31により、第1の位相比較器2a出力での基準信号の位相を−π/2シフトし、第2の位相比較器2b出力での基準信号の位相をπ/2シフトする。第1の位相比較器2aと第2の位相比較器2bに対する同期信号の位相は同じとする。結果、第1の位相比較器2aの検波特性は図3(a)に示す特性となり、第2の位相比較器2bの検波特性は図3(b)に示す特性となる。図中、□はスプリアスが発生する動作点を示す。
図3(c)に、図3(a)と図3(b)に示す2つの検波特性を合成した結果を示す。図3(c)に示すように、検波電圧が0V近傍である新しい動作点(図中、○印)はスプリアスが発生する不連続な動作点(図中、□印)と重ならない。すなわち、本発明のF−PLLシンセサイザでは、位相比較器に起因するスプリアスが発生しない。
本発明は、図4に示すように、基準信号に同期して動作するフラクショナル制御回路6でも同様の効果を奏する。
また、位相比較器は、基準信号と同期信号の位相差を検出するため、移相機能付き電力分配回路31による位相制御は、基準信号と同期信号のいずれに対して行ってもよい。
従って、本発明は、図5に示すように、同期信号生成手段として、移相機能付き電力分配回路31を可変分周器5と位相比較器2との間に設け、位相差を有する2つの同期信号を出力させた場合にも、前記説明と同様にして、同様の効果が得られる。
従って、本発明は、図5に示すように、同期信号生成手段として、移相機能付き電力分配回路31を可変分周器5と位相比較器2との間に設け、位相差を有する2つの同期信号を出力させた場合にも、前記説明と同様にして、同様の効果が得られる。
実施の形態2.
実施の形態1では、位相比較信号の差分結果を合成することで、スプリアスが発生する動作点を回避する手法について述べた。この実施の形態2では、検波電圧にオフセットがある場合について、検波電圧にオフセットがあってもスプリアスが発生しない手法について述べる。
実施の形態1では、位相比較信号の差分結果を合成することで、スプリアスが発生する動作点を回避する手法について述べた。この実施の形態2では、検波電圧にオフセットがある場合について、検波電圧にオフセットがあってもスプリアスが発生しない手法について述べる。
図6に、検波電圧にオフセットがある場合の検波特性の一例を示す。ここでは、第1の位相比較器2aの検波電圧にオフセットがあると仮定すると、第1の位相比較器2aの検波特性は図6(a)に示す特性となり、第2の位相比較器2bの検波特性は図6(b)に示す特性となる。図中、□はスプリアスが発生する動作点を示す。このようなオフセットがある場合、合成後の検波特性は図6(c)のようになり、新しい動作点(図中、○印)とスプリアスが発生する不連続な動作点(図中、□印)とが近づく結果となる。オフセットによっては、動作点が重なり、スプリアスが発生する。
図7は、この発明の実施の形態2に係わるF−PLLシンセサイザの加算機能付きループフィルタを示す構成説明図である。加算機能付きループフィルタ32は、位相比較信号Dnd1(t)の入力端子と第1の演算増幅器43aの反転入力端子との間に設ける抵抗41a(抵抗値Rx1)と、位相比較信号Dnu1(t)の入力端子と第1の演算増幅器43aの非反転入力端子との間に設ける抵抗41c(抵抗値Rx3)と、第1の演算増幅器43aの反転入力端子と第1の演算増幅器43aの出力端子との間に設ける抵抗42a(抵抗値Ry1)と、第1の演算増幅器43aの非反転入力端子とグラウンドとの間に設ける抵抗42c(抵抗値Ry3)と、位相比較信号Dnu2(t)の入力端子と第2の演算増幅器43bの反転入力端子との間に設ける抵抗41b(抵抗値Rx2)と、位相比較信号Dnd2(t)の入力端子と第2の演算増幅器43bの非反転入力端子との間に設ける抵抗41d(抵抗値Rx4)と、第2の演算増幅器43bの反転入力端子と第2の演算増幅器43bの出力端子との間に設ける抵抗42b(抵抗値Ry2)と、第2の演算増幅器43bの非反転入力端子とグラウンドとの間に設ける抵抗42d(抵抗値Ry4)と、第1の演算増幅器43aの出力端子と第3の演算増幅器43cの反転入力端子との間に設ける抵抗21a(抵抗値R1)と、第2の演算増幅器43bの出力端子と第3の演算増幅器43cの非反転入力端子との間に設ける抵抗21c(抵抗値R1)と、第3の演算増幅器43cの反転入力端子と第3の演算増幅器43cの出力端子との間に設ける抵抗21b(抵抗値R2)およびコンデンサ22a(容量値C1)と、第3の演算増幅器43cの非反転入力端子とグラウンドとの間に設ける抵抗21d(抵抗値R2)およびコンデンサ22b(容量値C1)と、第1の演算増幅器43a、第2の演算増幅器43b、第3の演算増幅器43cとからなる。
加算機能付きループフィルタ32は以上のように構成されているため、第1の演算増幅器43aの出力信号Ds1(t)は次式で与えられる。
Ds1(t)=(α1/β1)・(Ry1/Rx3)・Dnu1(t)
−(Ry1/Rx1)・Dnd1(t) (9)
ただし、
α1=1/Rx1+1/Ry1 (10)
β1=1/Rx3+1/Ry3 (11)
−(Ry1/Rx1)・Dnd1(t) (9)
ただし、
α1=1/Rx1+1/Ry1 (10)
β1=1/Rx3+1/Ry3 (11)
同様に、第2の演算増幅器43bの出力信号Ds2(t)は次式で与えられる。
Ds2(t)=(α2/β2)・(Ry2/Rx4)・Dnd2(t)
−(Ry2/Rx2)・Dnu2(t) (12)
ただし、
α2=1/Rx2+1/Ry2 (13)
β2=1/Rx4+1/Ry4 (14)
−(Ry2/Rx2)・Dnu2(t) (12)
ただし、
α2=1/Rx2+1/Ry2 (13)
β2=1/Rx4+1/Ry4 (14)
加算機能付きループフィルタ32の出力信号Dt(t)は次式で与えられる。
Dt(t)=(Zf/R1)・(Ds2(t)−Ds1(t))
=(Zf/R1)・(γ3・Dnd2(t)−γ4・Dnu2(t))
+(Zf/R1)・(γ1・Dnd1(t)−γ2・Dnu1(t))
(16)
ただし、
γ1=Ry1/Rx1 (17)
γ2=(α1/β1)・(Ry1/Rx3) (18)
γ3=(α2/β2)・(Ry2/Rx4) (19)
γ4=Ry2/Rx2 (20)
=(Zf/R1)・(γ3・Dnd2(t)−γ4・Dnu2(t))
+(Zf/R1)・(γ1・Dnd1(t)−γ2・Dnu1(t))
(16)
ただし、
γ1=Ry1/Rx1 (17)
γ2=(α1/β1)・(Ry1/Rx3) (18)
γ3=(α2/β2)・(Ry2/Rx4) (19)
γ4=Ry2/Rx2 (20)
式(16)より、γ1>γ2に設定することで第1の位相比較器2aの検波電圧に正のオフセットを、γ2>γ1に設定することで第1の位相比較器2aの検波電圧に負のオフセットを与えることができる。同様に、γ3>γ4に設定することで第2の位相比較器2bの検波電圧に正のオフセットを、γ4>γ3に設定することで第2の位相比較器2bの検波電圧に負のオフセットを与えることができる。
このように加算機能付きループフィルタ32によって検波電圧にオフセットを与えることで、位相比較器2でのオフセットを補正することができるため、検波電圧が0V近傍である新しい動作点はスプリアスが発生する不連続な動作点と重ならなくなる。
実施の形態3.
実施の形態2では、検波電圧のオフセットを補正する手法について述べた。ここでは、別構成のループフィルタによるオフセット補正について述べる。
実施の形態2では、検波電圧のオフセットを補正する手法について述べた。ここでは、別構成のループフィルタによるオフセット補正について述べる。
図8は、この発明の実施の形態3に係わるF−PLLシンセサイザの加算機能付きループフィルタを示す構成説明図である。加算機能付きループフィルタ32は、位相比較信号Dnd1(t)の入力端子と第1の演算増幅器43aの反転入力端子との間に設ける抵抗41a(抵抗値Rx1)と、位相比較信号Dnu1(t)の入力端子と第1の演算増幅器43aの非反転入力端子との間に設ける抵抗41c(抵抗値Rx3)と、第1の演算増幅器43aの反転入力端子と第1の演算増幅器43aの出力端子との間に設ける抵抗42a(抵抗値Ry1)と、第1の演算増幅器43aの非反転入力端子とグラウンドとの間に設ける抵抗42c(抵抗値Ry3)と、位相比較信号Dnd2(t)の入力端子と第2の演算増幅器43bの反転入力端子との間に設ける抵抗41b(抵抗値Rx2)と、位相比較信号Dnu2(t)の入力端子と第2の演算増幅器43bの非反転入力端子との間に設ける抵抗41d(抵抗値Rx4)と、第2の演算増幅器43bの反転入力端子と第2の演算増幅器43bの出力端子との間に設ける抵抗42b(抵抗値Ry2)と、第2の演算増幅器43bの非反転入力端子とグラウンドとの間に設ける抵抗42d(抵抗値Ry4)と、第1の演算増幅器43aの出力端子と第3の演算増幅器43cの反転入力端子との間に設ける抵抗21a(抵抗値R1)と、第2の演算増幅器43bの出力端子と第3の演算増幅器43cの反転入力端子との間に設ける抵抗21c(抵抗値R1)と、第3の演算増幅器43cの反転入力端子と第3の演算増幅器43cの出力端子との間に設ける抵抗21b(抵抗値R2)およびコンデンサ22a(容量値C1)と、第1の演算増幅器43a、第2の演算増幅器43b、第3の演算増幅器43cとからなる。なお、第3の演算増幅器43cの非反転入力端子はグラウンドに接続する。
加算機能付きループフィルタ32は以上のように構成されているため、第1の演算増幅器43aの出力信号Ds1(t)は式(9)で与えられる。また、第2の演算増幅器43bの出力信号Ds2(t)は次式で与えられる。なお、式(21)において、α2とβ2は式(13)と(14)でそれぞれ与えられる。
Ds2(t)=(α2/β2)・(Ry2/Rx4)・Dnu2(t)
−(Ry2/Rx2)・Dnd2(t) (21)
−(Ry2/Rx2)・Dnd2(t) (21)
従って、加算機能付きループフィルタ32の出力信号Dt(t)は次式で与えられる。式(22)において、γ1、γ2、γ3とγ4は式(17)から(20)でそれぞれ与えられる。
Dt(t)=(Zf/R1)・(−Ds2(t)−Ds1(t))
=(Zf/R1)・(γ3・Dnd2(t)−γ4・Dnu2(t))
+(Zf/R1)・(γ1・Dnd1(t)−γ2・Dnu1(t))
(22)
=(Zf/R1)・(γ3・Dnd2(t)−γ4・Dnu2(t))
+(Zf/R1)・(γ1・Dnd1(t)−γ2・Dnu1(t))
(22)
以上のように、式(22)は式(16)と同じであることから、図8に示す加算機能付きループフィルタ32においても、前記実施の形態2での図7に示す加算機能付きループフィルタ32についての説明と同様にして検波電圧のオフセット補正が可能であることが分かる。
1 基準発振器(XO)、2 位相比較器(PD)、3 ループフィルタ、4 電圧制御発振器(VCO)、5 可変分周器(FD)、6 フラクショナル制御回路、11 フリップフロップ、12 AND回路、13 インバータ、21 抵抗、22 コンデンサ、23 演算増幅器、31 移相機能付き電力分配回路、32 ループフィルタ、41 抵抗、42 抵抗、43 演算増幅器。
Claims (7)
- 高周波信号を生成する電圧制御発振器と、前記高周波信号より同期信号を生成する可変分周器と、基準信号を生成する基準発振源と、前記基準信号より位相差を有する第1の基準信号と第2の基準信号を生成する基準信号生成手段と、前記第1の基準信号と前記同期信号を入力とし、第1の位相比較信号と第2の位相比較信号を出力する第1の位相比較器と、前記第2の基準信号と前記同期信号を入力とし、第3の位相比較信号と第4の位相比較信号を出力する第2の位相比較器と、前記第1の位相比較信号と前記第2の位相比較信号を差分した第1の差分結果と、前記第3の位相比較信号と前記第4の位相比較信号を差分した第2の差分結果を合成して平滑化した合成信号を出力するループフィルタとを備え、前記合成信号に応じて前記電圧制御発振器を制御することにより前記高周波信号を生成することを特徴とするフラクショナル−N方式位相同期ループ形周波数シンセサイザ。
- 高周波信号を生成する電圧制御発振器と、前記高周波信号より同期信号を生成する可変分周器と、基準信号を生成する基準発振源と、前記同期信号より位相差を有する第1の同期信号と第2の同期信号を生成する同期信号生成手段と、前記第1の同期信号と前記基準信号を入力とし、第1の位相比較信号と第2の位相比較信号を出力する第1の位相比較器と、前記第2の同期信号と前記基準信号を入力とし、第3の位相比較信号と第4の位相比較信号を出力する第2の位相比較器と、前記第1の位相比較信号と前記第2の位相比較信号を差分した第1の差分結果と、前記第3の位相比較信号と前記第4の位相比較信号を差分した第2の差分結果を合成して平滑化した合成信号を出力するループフィルタとを備え、前記合成信号に応じて前記電圧制御発振器を制御することにより前記高周波信号を生成することを特徴とするフラクショナル−N方式位相同期ループ形周波数シンセサイザ。
- 前記ループフィルタは、反転入力端子と非反転入力端子及び出力端子を有する演算増幅器と、前記第1の位相比較信号の入力端子と前記反転入力端子との間に接続された第1の抵抗と、前記第2の位相比較信号の入力端子と前記非反転入力端子との間に接続された第2の抵抗と、前記第3の位相比較信号の入力端子と前記反転入力端子との間に接続された第3の抵抗と、前記第4の位相比較信号の入力端子と前記非反転入力端子との間に接続された第4の抵抗と、前記演算増幅器の反転入力端子と前記演算増幅器の出力端子との間に直列に接続された第5の抵抗及び第1のコンデンサと、前記演算増幅器の非反転入力端子とグランドとの間に直列に接続された第6の抵抗及び第2のコンデンサとを備えて構成され、前記演算増幅器で前記第1の差分結果と前記第2の差分結果を合成してから平滑化した合成信号を出力することを特徴とする請求項1、又は2記載のフラクショナル−N方式位相同期ループ形周波数シンセサイザ。
- 請求項1、又は2記載のフラクショナル−N方式位相同期ループ形周波数シンセサイザにおいて、前記ループフィルタに代えて、反転入力端子と非反転入力端子及び出力端子を有する第1の演算増幅器、第2の演算増幅器、第3の演算増幅器と、前記第2の位相比較信号の入力端子と前記第1の演算増幅器の反転入力端子との間に接続された第1の抵抗と、前記第1の位相比較信号の入力端子と前記第1の演算増幅器の非反転入力端子との間に接続された第2の抵抗と、前記第1の演算増幅器の反転入力端子と前記出力端子の間に接続された第3の抵抗と、前記第1の演算増幅器の非反転入力端子とグランドの間に接続された第4の抵抗と、前記第3の位相比較信号の入力端子と前記第2の演算増幅器の反転入力端子との間に接続された第5の抵抗と、前記第4の位相比較信号の入力端子と前記第2の演算増幅器の非反転入力端子との間に接続された第6の抵抗と、前記第2の演算増幅器の反転入力端子と前記出力端子の間に接続された第7の抵抗と、前記第2の演算増幅器の非反転入力端子とグランドの間に接続された第8の抵抗と、前記第1の演算増幅器の出力端子と前記第3の演算増幅器の反転入力端子との間に接続された第9の抵抗と、前記第2の演算増幅器の出力端子と前記第3の演算増幅器の非反転入力端子との間に接続された第10の抵抗と、前記第3の演算増幅器の反転入力端子と前記第3の演算増幅器の出力端子との間に直列に接続された第11の抵抗及び第1のコンデンサと、前記第3の演算増幅器の非反転入力端子とグランドとの間に直列に接続された第12の抵抗及び第2のコンデンサとを有し、前記第1の演算増幅器で前記第1の差分結果に前記第1から第4の抵抗に基づく所定のオフセットを与えて出力し、前記第2の演算増幅器で前記第2の差分結果に前記第5から第8の抵抗に基づく所定のオフセットを与えて出力し、前記第3の演算増幅器で前記第1の演算増幅器の出力と前記第2の演算増幅器の出力の差分結果を合成してから平滑化した合成信号を出力するループフィルタを備えたことを特徴とするフラクショナル−N方式位相同期ループ形周波数シンセサイザ。
- 請求項1、又は2記載のフラクショナル−N方式位相同期ループ形周波数シンセサイザにおいて、前記ループフィルタに代えて、反転入力端子と非反転入力端子及び出力端子を有する第1の演算増幅器、第2の演算増幅器、第3の演算増幅器と、前記第2の位相比較信号の入力端子と前記第1の演算増幅器の反転入力端子との間に接続された第1の抵抗と、前記第1の位相比較信号の入力端子と前記第1の演算増幅器の非反転入力端子との間に接続された第2の抵抗と、前記第1の演算増幅器の反転入力端子と前記出力端子の間に接続された第3の抵抗と、前記第1の演算増幅器の非反転入力端子とグランドの間に接続された第4の抵抗と、前記第4の位相比較信号の入力端子と前記第2の演算増幅器の反転入力端子との間に接続された第5の抵抗と、前記第3の位相比較信号の入力端子と前記第2の演算増幅器の非反転入力端子との間に接続された第6の抵抗と、前記第2の演算増幅器の反転入力端子と前記出力端子の間に接続された第7の抵抗と、前記第2の演算増幅器の非反転入力端子とグランドの間に接続された第8の抵抗と、前記第1の演算増幅器の出力端子と前記第3の演算増幅器の反転入力端子との間に接続された第9の抵抗と、前記第2の演算増幅器の出力端子と前記第3の演算増幅器の反転入力端子との間に接続された第10の抵抗と、前記第3の演算増幅器の反転入力端子と前記第3の演算増幅器の出力端子との間に直列に接続された第11の抵抗及び第1のコンデンサと、グランドに接続された前記第3の演算増幅器の非反転入力端子とを有し、前記第1の演算増幅器で前記第1の差分結果に前記第1から第4の抵抗に基づく所定のオフセットを与えて出力し、前記第2の演算増幅器で前記第2の差分結果に前記第5から第8の抵抗に基づく所定のオフセットを与えて出力し、前記第3の演算増幅器で前記第1の演算増幅器の出力と前記第2の演算増幅器の出力を合成してから平滑化した合成信号を出力するループフィルタを備えたことを特徴とするフラクショナル−N方式位相同期ループ形周波数シンセサイザ。
- 前記同期信号に同期して前記可変分周器の制御信号を出力するフラクショナル制御回路を備えたことを特徴とする請求項1〜5のいずれか1項に記載のフラクショナル−N方式位相同期ループ形周波数シンセサイザ。
- 前記基準信号に同期して前記可変分周器の制御信号を出力するフラクショナル制御回路を備えたことを特徴とする請求項1〜5のいずれか1項に記載のフラクショナル−N方式位相同期ループ形周波数シンセサイザ。
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